KR102645688B1 - 온 다이 터미네이션 기능을 갖는 반도체 장치 - Google Patents

온 다이 터미네이션 기능을 갖는 반도체 장치 Download PDF

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Abstract

본 기술은 입/출력 단과 공통 연결된 복수의 랭크(Rank)를 포함하며, 상기 복수의 랭크 중에서 타겟 랭크(Target Rank)의 리드 동작 시, 상기 복수의 랭크 중에서 상기 타겟 랭크를 제외한 나머지 넌 타겟 랭크(Non- Target Rank)는 터미네이션 동작을 수행하도록 구성될 수 있다.

Description

온 다이 터미네이션 기능을 갖는 반도체 장치{SEMICONDUCTOR APPARATUS WITH ON DIE TERMINATION}
본 발명은 반도체 회로에 관한 것으로서, 특히 온 다이 터미네이션 기능을 갖는 반도체 장치에 관한 것이다.
반도체 장치는 입/출력 신호의 안정성을 위하여 종단 예를 들어, 입/출력단의 저항값을 원하는 값으로 매칭(Matching) 시키는 온 다이 터미네이션(On Die Termination) 동작을 수행하기 위한 회로 구성을 포함할 수 있다.
본 발명의 실시예는 안정적인 온 다이 터미네이션 동작이 가능한 반도체 장치를 제공한다.
본 발명의 실시예는 입/출력 단과 공통 연결된 복수의 랭크(Rank)를 포함하며, 상기 복수의 랭크 중에서 타겟 랭크(Target Rank)의 리드 동작 시, 상기 복수의 랭크 중에서 상기 타겟 랭크를 제외한 나머지 넌 타겟 랭크(Non- Target Rank)는 터미네이션 동작을 수행하도록 구성될 수 있다.
본 발명의 실시예는 타겟 랭크에 대한 리드 커맨드와 상기 타겟 랭크에 대한 라이트 커맨드, 넌 타겟 랭크에 대한 리드 커맨드 및 상기 넌 타겟 랭크에 대한 라이트 커맨드의 레이턴시를 각각의 설정 값에 맞도록 조정하여 리드 인에이블 신호, 터미네이션 인에이블 신호 및 넌 타겟 터미네이션 인에이블 신호로서 출력하도록 구성된 레이턴시 회로; 상기 리드 인에이블 신호, 상기 터미네이션 인에이블 신호 및 상기 넌 타겟 터미네이션 인에이블 신호를 기 설정된 우선선위에 맞도록 조합한 결과에 따라 복수의 예비 코드 중에서 하나를 선택하여 제어 코드로서 출력하도록 구성된 터미네이션 제어 회로; 및 상기 제어 코드에 따라 터미네이션 동작이 수행되도록 구성된 입/출력 회로를 포함할 수 있다.
본 기술은 안정적인 온 다이 터미네이션 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(10)의 구성을 나타낸 도면,
도 2 및 도 3은 본 발명의 실시예에 따른 터미네이션 동작 컨셉을 나타낸 도면,
도 4는 도 1의 메모리 칩(200)의 구성을 나타낸 도면,
도 5는 도 4의 넌 타겟 레이턴시 회로(500)의 구성을 나타낸 도면,
도 6은 도 5의 넌 타겟 리드 레이턴시 회로(501)의 구성을 나타낸 도면,
도 7은 도 5의 넌 타겟 라이트 레이턴시 회로(502)의 구성을 나타낸 도면,
도 8a 및 도 8b는 도 5의 넌 타겟 리드 레이턴시 회로(501)의 파형도,
도 9a 및 도 9b는 도 5의 넌 타겟 라이트 레이턴시 회로(502)의 파형도,
도 10은 도 4의 우선순위 제어 회로(700)의 구성을 나타낸 도면이고,
도 11은 도 4의 다중화기(810)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(100)은 메모리 장치(101) 및 외부 시스템 예를 들어, 메모리 컨트롤러(102)를 포함할 수 있다.
메모리 장치(101)는 반도체 장치는 집적도를 높이기 위한 하나의 방법으로서의 복수의 메모리 칩(200)을 포함하는 메모리 모듈일 수 있다.
복수의 메모리 칩(200)은 적층 형태로 구성될 수 있으며, 관통 전극(Through-hole electrode)(미 도시) 예를 들어, TSV(Through Silicon Via)를 통해 신호 교환이 가능하도록 연결될 수 있다.
메모리 장치(101)는 랭크(Rank) 단위로 동작할 수 있다.
즉, 복수의 메모리 칩(200) 각각이 하나의 랭크(Rank)로서 구분될 수 있다.
복수의 메모리 칩(200)이 랭크 0 ~ 랭크 N으로 구분될 수 있다.
랭크 0 ~ 랭크 N는 메모리 장치(101)의 데이터 입/출력을 위한 입/출력단과 공통 연결될 수 있다.
메모리 장치(101)와 메모리 컨트롤러(102)는 채널(103)을 통해 연결될 수 있다.
메모리 장치(101)와 메모리 컨트롤러(102)는 채널(103)을 통해 데이터, 어드레스 또는/및 커맨드를 송/수신할 수 있다.
메모리 컨트롤러(102)에서 제공되는 커맨드는 랭크 선택 신호와 어드레스 신호를 포함할 수 있다. 메모리 컨트롤러(102)는 어드레스 신호를 이용하여 리드 또는 라이트를 정의할 수 있고, 랭크 선택 신호를 이용하여 타겟 랭크와 넌 타겟 랭크를 구분할 수 있다.
후술하겠지만, 메모리 컨트롤러(102)는 타겟 랭크(Target Rank)에 대한 리드 커맨드와 라이트 커맨드, 그리고 넌 타겟 랭크(Non- Target Rank)에 대한 리드 커맨드와 라이트 커맨드를 우선순위와 무관하게 메모리 장치(101)에 제공할 수 있다.
메모리 장치(101)는 타겟 랭크에 대한 라이트 동작이 수행되는 동안 타겟 랭크에 대한 터미네이션 동작을 수행할 수 있다. 또한 메모리 장치(101)는 타겟 랭크에 대한 리드 또는 라이트 동작이 수행되는 동안 넌 타겟 랭크에 대해서 터미네이션 동작을 수행할 수 있다. 또한 메모리 장치(101)는 타겟 랭크에 대한 리드 커맨드와 라이트 커맨드, 그리고 넌 타겟 랭크에 대한 리드 커맨드와 라이트 커맨드를 기 설정된 우선순위 예를 들어, 타겟 랭크에 대한 리드 커맨드, 타겟 랭크에 대한 라이트 커맨드, 넌 타겟 랭크에 대한 리드 커맨드 및 넌 타겟 랭크에 대한 라이트 커맨드 순으로 처리할 수 있다.
상술한 본 발명의 실시예에 따른 반도체 시스템(100)은 타겟 랭크에 대한 리드 또는 라이트 동작이 수행되는 동안 넌 타겟 랭크에 대해서 온 다이 터미네이션(On Die Termination) 동작을 수행할 수 있으며, 이를 도 2 및 3을 참조하여 설명하기로 한다.
도 2 및 도 3은 메모리 장치(101)의 구성 중에서 각 랭크의 입/출력단의 송신기(TX)와 수신기(RX) 만을 도시한 것이다.
메모리 장치(101)의 랭크들은 각종 커맨드를 공통적으로 제공받을 수 있다.
메모리 장치(101)의 랭크들은 각각 커맨드에 포함된 랭크 선택 신호에 따라 자신의 선택 여부를 알 수 있다.
타겟 랭크는 메모리 컨트롤러(102)로부터 리드 커맨드 또는 라이트 커맨드를 제공받으며, 랭크 선택 신호에 의해 리드 동작 또는 라이트 동작을 수행하도록 지정된 랭크이다.
넌 타겟 랭크는 메모리 컨트롤러(102)로부터 리드 커맨드 또는 라이트 커맨드를 제공받으나, 랭크 선택 신호에 의해 리드 동작 또는 라이트 동작을 수행하지 않도록 지정된 랭크이다.
예를 들어, 메모리 컨트롤러(102)가 리드 커맨드와 함께 랭크 0를 선택하는 값을 갖는 랭크 선택 신호를 제공하였다면,, 랭크 0는 타겟 랭크, 랭크 0 이외의 랭크 1 ~ 랭크 N은 넌 타겟 랭크가 될 수 있다.
이때 설명의 편의상, 도 2 및 3에서 타겟 랭크에 대한 온 다이 터미네이션 동작을 ODT, 넌 타겟 랭크에 대한 온 다이 터미네이션 동작을 NTODT로 표시할 수 있다.
도 2와 같이, 리드 동작의 경우, 타겟 랭크의 송신기(TX)는 채널(103)을 통해 데이터를 전송할 수 있다. 메모리 컨트롤러(102)의 수신기(RX)는 채널(103)을 통해 전송되는 데이터를 입력받고, 메모리 컨트롤러(102)의 송신기(TX)는 터미네이션 동작(ODT)을 수행할 수 있다.
그리고 넌 타겟 랭크의 송신기(TX) 또한 터미네이션 동작(NTODT)을 수행할 수 있다.
한편, 타겟 랭크의 수신기(RX) 및 넌 타겟 랭크의 수신기(RX)는 터미네이션 동작을 수행하지 않는다.
도 3과 같이, 라이트 동작의 경우, 메모리 컨트롤러(102)의 송신기(TX)는 채널(103)을 통해 데이터를 전송할 수 있다. 타겟 랭크의 수신기(RX)는 채널(103)을 통해 전송되는 데이터를 수신하고, 타겟 랭크의 송신기(TX)에 대한 터미네이션 동작(ODT)을 수행할 수 있다.
넌 타겟 랭크의 수신기(RX)는 터미네이션 동작을 수행하지 않는다.
그리고 타겟 랭크의 송신기(TX) 및 넌 타겟 랭크의 송신기(TX)는 각각 터미네이션 동작(ODT, NTODT)을 수행할 수 있다.
도 4 내지 도 9를 참조하면, 랭크 즉, 메모리 칩(200)의 구성을 설명하기로 한다.
도 4에 도시된 바와 같이, 메모리 칩(200)은 커맨드 디코더(201), 타겟 리드 레이턴시 회로(300), 타겟 라이트 레이턴시 회로(400) 및 넌 타겟 레이턴시 회로(500), 터미네이션 제어 회로(600) 및 입/출력 회로(900)를 포함할 수 있다. 타겟 라이트 레이턴시 회로(400)넌 타겟 레이턴시 회로(500)타겟 리드 레이턴시 회로(300)
커맨드 디코더(201)는 외부 커맨드(CMD)를 디코딩하여 내부 커맨드들을 생성할 수 있다.
외부 커맨드(CMD)는 도 1의 메모리 컨트롤러(102)로부터 채널(103)을 통해 제공받을 수 있다.
내부 커맨드들은 제 1 내지 제 4 커맨드 신호(RD, WT, NTO_RD, NTO_WT) 를 포함할 수 있다.
제 1 커맨드 신호(RD)는 타겟 랭크에 대한 리드 커맨드를 디코딩하여 생성한 신호일 수 있다. 제 2 커맨드 신호(WT)는 타겟 랭크에 대한 라이트 커맨드를디코딩하여 생성한 신호일 수 있다. 제 3 커맨드 신호(NTO_RD)는 넌 타겟 랭크에 대한 리드 커맨드를 디코딩하여 생성한 신호일 수 있다. 제 4 커맨드 신호(NTO_WT)는 넌 타겟 랭크에 대한 라이트 커맨드를 디코딩하여 생성한 신호일 수 있다.
타겟 리드 레이턴시 회로(300)는 제 1 커맨드 신호(RD)의 레이턴시를 해당 설정 값에 맞도록 조정하여 리드 인에이블 신호(ROUTEN)로서 출력할 수 있다.
타겟 라이트 레이턴시 회로(400)는 제 2 커맨드 신호(WT)의 레이턴시를 해당 설정 값에 맞도록 조정하여 터미네이션 인에이블 신호(ODTEN)로서 출력할 수 있다.
터미네이션 인에이블 신호(ODTEN)는 타겟 랭크에 대한 터미네이션 동작을 활성화시키기 위한 신호로서 사용될 수 있다.
넌 타겟 레이턴시 회로(500)는 동작 설정 정보(RL, X8, DBIEN)에 따라 제 3 커맨드 신호(NTO_RD) 및 제 4 커맨드 신호(NTO_WT)의 레이턴시를 조정하여 넌 타겟 터미네이션 인에이블 신호(NTODTEN)로서 출력할 수 있다.
넌 타겟 터미네이션 인에이블 신호(NTODTEN)는 넌 타겟 랭크에 대한 터미네이션 동작을 활성화시키기 위한 신호로서 사용될 수 있다.
동작 설정 정보로서, 리드 레이턴시(RL), 데이터 입/출력 모드 신호(X8) 및 DBI 인에이블 신호(DBIEN)이 사용될 수 있다.
데이터 입/출력 모드 신호(X8)는 예를 들어, 메모리 칩(200)이 X8 모드로 동작하는 경우와 X16 모드로 동작하는 경우 서로 다른 로직 레벨을 가질 수 있다.
DBI 인에이블 신호(DBIEN)는 DBI(Data Bus Inversion) 기능이 인에이블 상태와 디스에이블 상태일 경우 서로 다른 로직 레벨을 가질 수 있다.
입/출력 회로(900)는 메모리 장치(101)의 데이터 입/출력을 위한 입/출력단과 연결될 수 있다.
입/출력 회로(900)는 터미네이션 제어 신호(ODTENB) 및 제어 코드(NCODEB<0:5>)에 따라 터미네이션 동작이 수행될 수 있다.
입/출력 회로(900)는 도 2 및 3을 참조하여 설명한 송신기(TX) 및 수신기(RX)를 포함할 수 있으며, 터미네이션 제어 신호(ODTENB)에 따라 송신기(TX) 또는 수신기(RX)가 제어 코드(NCODEB<0:5>)에 해당하는 저항 값으로 터미네이션되도록 할 수 있다.
터미네이션 제어 회로(600)는 타겟 랭크에 대한 라이트 커맨드, 넌 타겟 랭크에 대한 리드 커맨드 및 넌 타겟 랭크에 대한 라이트 커맨드 각각에 따른 터미네이션 동작을 기 설정된 우선순위에 맞도록 선택적으로 처리하도록 구성될 수 있다.
리드 인에이블 신호(ROUTEN), 터미네이션 인에이블 신호(ODTEN) 및 넌 타겟 터미네이션 인에이블 신호(NTODTEN)는 외부 커맨드(CMD)와 타이밍 차이가 존재할 뿐, 실질적으로 타겟 랭크에 대한 리드 커맨드, 타겟 랭크에 대한 라이트 커맨드 및 넌 타겟 랭크에 대한 리드 커맨드 또는 넌 타겟 랭크에 대한 라이트 커맨드 각각 에 따라 생성된 것이다.
터미네이션 제어 회로(600)는 기 설정된 우선순위에 맞도록 리드 인에이블 신호(ROUTEN), 터미네이션 인에이블 신호(ODTEN) 및 넌 타겟 터미네이션 인에이블 신호(NTODTEN)를 조합하고, 그 조합결과에 따라 복수의 예비 코드 중에서 하나를 선택하여 제어 코드(NCODEB<0:5>)로서 출력할 수 있다.
또한 터미네이션 제어 회로(600)는 리드 인에이블 신호(ROUTEN), 터미네이션 인에이블 신호(ODTEN) 및 넌 타겟 터미네이션 인에이블 신호(NTODTEN)에 따라 터미네이션 제어 신호(ODTENB)를 생성할 수 있다.
터미네이션 제어 회로(600)는 우선순위 제어 회로(700), 다중화기(810) 및 제 1 내지 제 3 예비 코드 디코더(820 - 840)를 포함할 수 있다.
우선순위 제어 회로(700)는 리드 인에이블 신호(ROUTEN), 터미네이션 인에이블 신호(ODTEN) 및 넌 타겟 터미네이션 인에이블 신호(NTODTEN)를 조합하여 복수의 다중화 제어신호(D) 및 터미네이션 제어 신호(ODTENB)를 생성할 수 있다.
다중화기(810)는 복수의 다중화 제어신호(D)에 따라 제 1 내지 제 3 예비 코드(A - C) 중에서 하나를 선택하여 제어 코드(NCODEB<0:5>)로서 출력할 수 있다.
제 1 예비 코드 디코더(820)는 드라이버 스트랭스 코드 신호(PDDS<0:2>)를 디코딩하여 제 1 예비 코드(A)를 생성할 수 있다.
드라이버 스트랭스 코드 신호(PDDS<0:2>)는 리드 동작 시, 상술한 도 2의 송신기(TX) 또는/및 수신기(RX)의 풀 다운 드라이버의 스트랭스를 조정하기 위한 코드 신호일 수 있다.
제 2 예비 코드 디코더(830)는 터미네이션 저항 코드 신호(DQODT<0:2>)를 디코딩하여 제 2 예비 코드(B)를 생성할 수 잇다.
터미네이션 저항 코드 신호(DQODT<0:2>)는 터미네이션 동작 시, 송신기(TX) 또는/및 수신기(RX)의 터미네이션 저항의 저항 값을 조정하기 위한 코드 신호일 수 있다.
제 3 예비 코드 디코더(840)는 넌 타겟 터미네이션 저항 코드 신호(NTODT<0:1>)를 디코딩하여 제 3 예비 코드(C)를 생성할 수 잇다.
넌 타겟 터미네이션 저항 코드 신호(NTODT<0:1>)는 넌 타겟 터미네이션 동작 시, 송신기(TX) 또는/및 수신기(RX)의 터미네이션 저항의 저항 값을 조정하기 위한 코드 신호일 수 있다.
도 5에 도시된 바와 같이, 도 4의 넌 타겟 레이턴시 회로(500)는 넌 타겟 리드 레이턴시 회로(501), 넌 타겟 라이트 레이턴시 회로(502) 및 합산 회로(503)를 포함할 수 있다.
넌 타겟 리드 레이턴시 회로(501)는 동작 설정 정보(RL, X8, DBIEN)에 따라 제 3 커맨드 신호(NTO_RD)의 레이턴시를 조정하여 넌 타겟 리드 터미네이션 인에이블 신호(NTORD_EN)로서 출력할 수 있다.
넌 타겟 라이트 레이턴시 회로(502)는 동작 설정 정보(RL, X8, DBIEN)에 따라 제 4 커맨드 신호(NTO_WT)의 레이턴시를 조정하여 넌 타겟 라이트 터미네이션 인에이블 신호(NTOWT_EN)로서 출력할 수 있다.
합산 회로(503)는 넌 타겟 리드 터미네이션 인에이블 신호(NTORD_EN)와 넌 타겟 라이트 터미네이션 인에이블 신호(NTOWT_EN)를 합산 예를 들어, 논리합하여 넌 타겟 터미네이션 인에이블 신호(NTODTEN)로서 출력할 수 있다.
도 6에 도시된 바와 같이, 도 5의 넌 타겟 리드 레이턴시 회로(501)는 디코더(511), 쉬프트 레지스터 어레이(512), 다중화기 어레이(513) 및 조합회로(514)를 포함할 수 있다.
디코더(511)는 동작 설정 정보 즉, 리드 레이턴시(RL), 데이터 입/출력 모드 신호(X8) 및 DBI 인에이블 신호(DBIEN)를 디코딩하여 복수의 디코딩 신호 세트(NTODT_on, NTODT_off)를 생성할 수 있다.
복수의 디코딩 신호 세트(NTODT_on, NTODT_off) 각각은 리드 레이턴시(RL), 데이터 입/출력 모드 신호(X8) 및 DBI 인에이블 신호(DBIEN)의 조합에 따라 서로 다른 타이밍을 갖는 신호들을 포함할 수 있다.
쉬프트 레지스터 어레이(512)는 클럭 신호(CLK)를 기준으로 제 3 커맨드 신호(NTO_RD)를 쉬프트시켜 복수의 쉬프트 신호(NTOE_shift)를 생성할 수 있다.
다중화기 어레이(513)는 복수의 디코딩 신호 세트(NTODT_on, NTODT_off)에 따라 복수의 쉬프트 신호(NTOE_shift) 중에서 일부를 선택하여 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)를 생성할 수 있다.
복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off) 중에서 NTOE_on은 넌 타겟 터미네이션 동작의 시작 타이밍을 정의하기 위한 신호, NTOE_off는 넌 타겟 터미네이션 동작의 종료 타이밍을 정의하기 위한 신호이며, NTOE_mid는 NTOE_on과 NTOE_on의 중간 타이밍을 정의하는 신호일 수 있다.
조합 회로(514)는 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)를 이용하여 넌 타겟 리드 터미네이션 인에이블 신호(NTORD_EN)를 생성할 수 있다.
조합 회로(514)는 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)의 펄스 폭에 따라 SR 래치 또는 합산회로로 구성하거나, SR 래치 및 합산회로를 같이 설계한 후 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)의 펄스 폭에 적합한 하나를 사용하고 나머지는 비 활성화시킬 수 있다.
도 7에 도시된 바와 같이, 도 5의 넌 타겟 라이트 레이턴시 회로(502)는 디코더(521), 쉬프트 레지스터 어레이(522), 다중화기 어레이(523) 및 조합회로(524)를 포함할 수 있다.
디코더(521)는 동작 설정 정보 즉, 리드 레이턴시(RL), 데이터 입/출력 모드 신호(X8) 및 DBI 인에이블 신호(DBIEN)를 디코딩하여 복수의 디코딩 신호 세트(NTODT_on, NTODT_off)를 생성할 수 있다.
복수의 디코딩 신호 세트(NTODT_on, NTODT_off) 각각은 리드 레이턴시(RL), 데이터 입/출력 모드 신호(X8) 및 DBI 인에이블 신호(DBIEN)의 조합에 따라 서로 다른 타이밍을 갖는 신호들을 포함할 수 있다.
쉬프트 레지스터 어레이(522)는 클럭 신호(CLK)를 기준으로 제 4 커맨드 신호(NTO_WT)를 쉬프트시켜 복수의 쉬프트 신호(NTOE_shift)를 생성할 수 있다.
다중화기 어레이(523)는 복수의 디코딩 신호 세트(NTODT_on, NTODT_off)에 따라 복수의 쉬프트 신호(NTOE_shift) 중에서 일부를 선택하여 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)를 생성할 수 있다.
복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off) 중에서 NTOE_on은 넌 타겟 터미네이션 동작의 시작 타이밍을 정의하기 위한 신호, NTOE_off는 넌 타겟 터미네이션 동작의 종료 타이밍을 정의하기 위한 신호이며, NTOE_mid는 NTOE_on과 NTOE_on의 중간 타이밍을 정의하는 신호일 수 있다.
조합 회로(524)는 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)를 이용하여 넌 타겟 라이트 터미네이션 인에이블 신호(NTOWT_EN)를 생성할 수 있다.
조합 회로(524)는 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)의 펄스 폭에 따라 SR 래치 또는 합산회로로 구성하거나, SR 래치 및 합산회로를 같이 설계한 후 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)의 펄스 폭에 적합한 하나를 사용하고 나머지는 비 활성화시킬 수 있다.이하, 넌 타겟 리드 레이턴시 회로(501)의 동작을 도 8a 및 도 8b를 참조하여 설명하기로 한다.
먼저, NTODT_on/off = 14/32(CLK 기준), RL= 20, DBI disable, X16 모드인 경우라 가정한다.
이때 제 3 커맨드 신호(NTO_RD)는 회로 설계에 따라 그 펄스 폭이 클럭 신호(CLK)의 한 주기 이하이거나, 클럭 신호(CLK)의 한 주기 보다 클 수 있다.
도 8a와 같이, 리드 커맨드(RD1) 이후, 넌 타겟 터미네이션 커맨드(NTODT)가 입력되면 제 3 커맨드 신호(NTO_RD)가 활성화될 수 있다.
제 3 커맨드 신호(NTO_RD)에 따라 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)가 활성화되고, 그에 따라 넌 타겟 리드 터미네이션 인에이블 신호(NTORD_EN)가 활성화될 수 있다.
이때 제 3 커맨드 신호(NTO_RD)의 펄스 폭이 클럭 신호(CLK)의 한 주기 이하로 정해인 경우, 제 3 커맨드 신호(NTO_RD)를 소스 신호로 생성되는 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off) 또한 동일한 펄스 폭을 가지게 된다. 따라서 조합 회로(514)를 SR 래치로 구성하여 클럭 신호(CLK)의 라이징 엣지로 NTOE_on의 라이징 엣지와 NTOE_off의 폴링 엣지를 래치하여 넌 타겟 리드 터미네이션 인에이블 신호(NTORD_EN)를 생성하도록 할 수 있다.한편, 도 8b와 같이, 제 3 커맨드 신호(NTO_RD)의 펄스 폭이 클럭 신호(CLK)의 한 주기 보다 큰 경우, 조합 회로(514)를 합산 회로로 구성하고 NTOE_on, NTOE_mid 및 NTOE_off를 합산하여 넌 타겟 리드 터미네이션 인에이블 신호(NTORD_EN)를 생성하도록 할 수 있다.
이하, 넌 타겟 라이트 레이턴시 회로(502)의 동작을 도 9a 및 도 9b를 참조하여 설명하기로 한다.
먼저, NTODT_on/off = 14/32(CLK 기준), WL= 20, DBI disable, X16 모드인 경우라 가정한다.
이때 제 4 커맨드 신호(NTO_WT)는 회로 설계에 따라 그 펄스 폭이 클럭 신호(CLK)의 한 주기 이하이거나, 클럭 신호(CLK)의 한 주기 보다 클 수 있다.
도 9a와 같이, 라이트 커맨드(WT1) 이후, 넌 타겟 터미네이션 커맨드(NTODT)가 입력되면 제 4 커맨드 신호(NTO_WT)가 활성화될 수 있다.
제 4 커맨드 신호(NTO_ WT)에 따라 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off)가 활성화되고, 그에 따라 넌 타겟 라이트 터미네이션 인에이블 신호(NTOWT_EN)가 활성화될 수 있다.
이때 제 4 커맨드 신호(NTO_ WT)의 펄스 폭이 클럭 신호(CLK)의 한 주기 이하로 정해인 경우, 제 4 커맨드 신호(NTO_ WT)를 소스 신호로 생성되는 복수의 타이밍 신호(NTOE_on, NTOE_mid, NTOE_off) 또한 동일한 펄스 폭을 가지게 된다. 따라서 조합 회로(524)를 SR 래치로 구성하여 클럭 신호(CLK)의 라이징 엣지로 NTOE_on의 라이징 엣지와 NTOE_off의 폴링 엣지를 래치하여 넌 타겟 라이트 터미네이션 인에이블 신호(NTOWT_EN)를 생성하도록 할 수 있다.한편, 도 8b와 같이, 제 3 커맨드 신호(NTO_RD)의 펄스 폭이 클럭 신호(CLK)의 한 주기 보다 큰 경우, 조합 회로(514)를 합산 회로로 구성하고 NTOE_on, NTOE_mid 및 NTOE_off를 합산하여 넌 타겟 라이트 터미네이션 인에이블 신호(NTOWT_EN)를 생성하도록 할 수 있다.
도 10에 도시된 바와 같이, 우선순위 제어 회로(700)는 제 1 내지 제 8 로직 게이트(701 - 708)를 포함할 수 있다.
제 1 로직 게이트(701)는 리드 인에이블 신호(ROUTEN)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(702)는 제 1 로직 게이트(701)의 출력과 터미네이션 인에이블 신호(ODTEN)를 논리곱하여 출력 신호(ODT_on)를 생성할 수 있다.
제 3 로직 게이트(703)는 제 1 로직 게이트(701)의 출력과 넌 타겟 터미네이션 인에이블 신호(NTODTEN)를 논리곱하여 출력 신호(NTODT_on)를 생성할 수 있다.
제 4 로직 게이트(704)는 제 2 로직 게이트(702)의 출력 신호(ODT_on)와 제 3 로직 게이트(703)의 출력 신호(NTODT_on)를 부정 논리합하여 복수의 다중화 제어신호(D) 중에서 RD_PATH를 생성할 수 있다.
제 5 로직 게이트(705)는 RD_PATH를 반전시켜 복수의 다중화 제어신호(D) 중에서 RDB_PATH를 생성할 수 있다.
제 6 로직 게이트(706)는 제 2 로직 게이트(702)의 출력 신호(ODT_on)를 반전시켜 출력할 수 있다.
제 7 로직 게이트(707)는 제 6 로직 게이트(706)의 출력과 제 3 로직 게이트(703)의 출력 신호(NTODT_on)를 부정 논리곱하여 복수의 다중화 제어신호(D) 중에서 NTODT_PATH를 생성할 수 있다.
제 8 로직 게이트(708)는 NTODT_PATH를 반전시켜 복수의 다중화 제어신호(D) 중에서 NTODTB_PATH를 생성할 수 있다.
도 11에 도시된 바와 같이, 다중화기(810)는 제 1 내지 제 5 로직 게이트 어레이(811 - 815)를 포함할 수 있다.
제 1 로직 게이트 어레이(811)는 제 1 예비 코드(A: RD_CODE<0:5>)를 반전시켜 출력할 수 있다.
제 2 로직 게이트 어레이(812)는 NTODT_PATH가 하이 레벨인 경우 제 2 예비 코드(B: ODT_CODE<0:5>)를 반전시켜 출력할 수 있다.
제 3 로직 게이트 어레이(813)는 NTODT_PATH가 로우 레벨인 경우 제 3 예비 코드(C: NTODT_CODE<0:5>)를 반전시켜 출력할 수 있다.
제 4 로직 게이트 어레이(814)는 RD_PATH가 하이 레벨인 경우 제 1 로직 게이트 어레이(811)의 출력을 반전시켜 제어 코드(NCODEB<0:5>)로서 출력할 수 있다.
제 5 로직 게이트 어레이(815)는 RD_PATH가 로우 레벨인 경우 제 2 로직 게이트 어레이(812) 및 제 3 로직 게이트 어레이(813)의 출력을 반전시켜 제어 코드(NCODEB<0:5>)로서 출력할 수 있다.
도 10 및 도 11에 도시된 바와 같이, 리드 인에이블 신호(ROUTEN)가 하이 레벨로 활성화되면 즉, 리드 동작 시에는 RD_PATH가 하이 레벨이 되어 제 1 예비 코드(A: RD_CODE<0:5>)를 제어 코드(NCODEB<0:5>)로서 입/출력 회로(900)에 제공한다.
제 1 예비 코드(A)는 이미 언급한 바와 같이, 도 2의 송신기(TX) 또는/및 수신기(RX)의 풀 다운 드라이버의 스트랭스를 조정하기 위한 드라이버 스트랭스 코드 신호(PDDS<0:2>)를 디코딩하여 생성한 신호이다.
따라서 제어 코드(NCODEB<0:5>)에 따라 도 2의 송신기(TX) 또는/및 수신기(RX)의 풀 다운 드라이버의 스트랭스가 조정되어 리드 동작이 이루어질 수 있다.
한편, 리드 인에이블 신호(ROUTEN)가 로우 레벨로 비 활성화된 상태에서, 터미네이션 인에이블 신호(ODTEN)가 하이 레벨로 활성화되면 NTODT_PATH가 로우 레벨이되어 제 2 예비 코드(B: ODT_CODE<0:5>)를 제어 코드(NCODEB<0:5>)로서 입/출력 회로(900)에 제공한다.
따라서 제어 코드(NCODEB<0:5>)에 따라 타겟 랭크에 대한 터미네이션 동작이 이루어질 수 있다.
리드 인에이블 신호(ROUTEN) 및 터미네이션 인에이블 신호(ODTEN)가 모두 로우 레벨로 비 활성화된 상태에서, 넌 타겟 터미네이션 인에이블 신호(NTODTEN)가 하이 레벨로 활성화되면 NTODT_PATH가 하이 레벨이되어 제 3 예비 코드(C: NTODT_CODE<0:5>)를 제어 코드(NCODEB<0:5>)로서 입/출력 회로(900)에 제공한다.
따라서 제어 코드(NCODEB<0:5>)에 따라 넌 타겟 랭크에 대한 터미네이션 동작이 이루어질 수 있다.
상술한 바와 같이, 본 발명은 리드 동작 중에 터미네이션 커맨드 또는 넌 타겟 터미네이션 커맨드가 입력되더라도 리드 동작을 최우선으로 처리할 수 있으며, 터미네이션 동작 중에 리드 커맨드가 입력되는 경우에도 터미네이션 동작에 우선하여 리드 동작을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 타겟 랭크에 대한 리드 커맨드의 레이턴시를 해당 설정 값에 맞도록 조정하여 리드 인에이블 신호로서 출력하도록 구성된 타겟 리드 레이턴시 회로;
    상기 타겟 랭크에 대한 라이트 커맨드의 레이턴시를 해당 설정 값에 맞도록 조정하여 터미네이션 인에이블 신호로서 출력하도록 구성된 타겟 라이트 레이턴시 회로;
    동작 설정 정보에 따라 넌 타겟 랭크에 대한 리드 커맨드의 레이턴시를 조정하여 넌 타겟 리드 터미네이션 인에이블 신호로서 출력하도록 구성된 넌 타겟 리드 레이턴시 회로;
    상기 동작 설정 정보에 따라 상기 넌 타겟 랭크에 대한 라이트 커맨드의 레이턴시를 조정하여 넌 타겟 라이트 터미네이션 인에이블 신호로서 출력하도록 구성된 넌 타겟 라이트 레이턴시 회로;
    상기 넌 타겟 리드 터미네이션 인에이블 신호와 상기 넌 타겟 라이트 터미네이션 인에이블 신호를 합산한 결과를 넌 타겟 터미네이션 인에이블 신호로서 출력하도록 구성된 합산 회로;
    상기 리드 인에이블 신호, 상기 터미네이션 인에이블 신호 및 상기 넌 타겟 터미네이션 인에이블 신호를 기 설정된 우선순위에 맞도록 조합한 결과에 따라 복수의 예비 코드 중에서 하나를 선택하여 제어 코드로서 출력하도록 구성된 터미네이션 제어 회로; 및
    상기 제어 코드에 따라 터미네이션 동작이 수행되도록 구성된 입/출력 회로를 포함하는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 넌 타겟 리드 레이턴시 회로는
    리드 레이턴시, 데이터 입/출력 모드 신호를 디코딩하여 복수의 디코딩 신호 세트를 생성하도록 구성된 디코더,
    클럭 신호를 기준으로 상기 넌 타겟 랭크에 대한 리드 커맨드 또는 상기 넌 타겟 랭크에 대한 라이트 커맨드를 쉬프트시켜 복수의 쉬프트 신호를 생성하도록 구성된 쉬프트 레지스터 어레이,
    상기 복수의 디코딩 신호 세트에 따라 상기 복수의 쉬프트 신호 중에서 일부를 선택하여 복수의 타이밍 신호를 생성하도록 구성된 다중화기 어레이, 및
    상기 복수의 타이밍 신호를 이용하여 상기 넌 타겟 터미네이션 인에이블 신호를 생성하도록 구성된 조합 회로를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 조합 회로는
    상기 복수의 타이밍 신호의 펄스 폭에 맞도록 래치 또는 합산회로를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 터미네이션 제어 회로는
    상기 리드 인에이블 신호, 상기 터미네이션 인에이블 신호 및 상기 넌 타겟 터미네이션 인에이블 신호를 조합하여 복수의 다중화 제어신호를 생성하도록 구성된 우선순위 제어 회로, 및
    상기 복수의 다중화 제어신호에 따라 상기 복수의 예비 코드 중에서 하나를 선택하여 상기 제어 코드로서 출력하도록 구성된 다중화기를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 입/출력 회로는
    송신기 및 수신기를 포함하며,
    자신이 리드 동작을 수행하지 않는 경우, 상기 송신기에 대한 터미네이션 동작을 수행하도록 구성되는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    자신이 리드 동작 및 라이트 동작을 수행하지 않는 경우, 상기 송신기에 대한 터미네이션 동작을 수행하도록 구성되는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 입/출력 회로의 드라이버의 스트랭스를 조정하기 위한 코드 신호, 리드 동작 또는 라이트 동작이 수행되지 않는 경우 상기 입/출력 회로의 터미네이션 저항의 저항값을 조정하기 위한 코드 신호 및 상기 리드 동작 또는 상기 라이트 동작이 이루어지는 경우 상기 입/출력 회로의 터미네이션 저항의 저항값을 조정하기 위한 코드 신호를 디코딩하여 상기 복수의 예비 코드를 생성하도록 구성된 복수의 디코더를 더 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 터미네이션 제어 회로는
    리드 동작 중에 상기 터미네이션 인에이블 신호와 상기 넌 타겟 터미네이션 인에이블 신호가 입력되더라도 상기 리드 동작을 최우선 순위로 유지시키도록 구성되는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 반도체 장치는
    상기 터미네이션 동작 중에 상기 리드 인에이블 신호가 입력되면 상기 터미네이션 인에이블 신호 및 상기 넌 타겟 인에이블 신호를 근거로 상기 터미네이션 동작에 비해 상기 리드 동작을 우선적으로 수행하도록 구성되는 반도체 장치.
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US10318464B1 (en) * 2018-06-28 2019-06-11 Montage Technology Co., Ltd. Memory system and method for accessing memory system
US10797700B2 (en) 2018-12-21 2020-10-06 Samsung Electronics Co., Ltd. Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
KR20200088650A (ko) 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치
US11126216B2 (en) 2019-01-15 2021-09-21 SK Hynix Inc. Signal generation circuit synchronized with a clock signal and a semiconductor apparatus using the same
CN112817884A (zh) * 2019-11-15 2021-05-18 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
KR20210070557A (ko) 2019-12-05 2021-06-15 삼성전자주식회사 온-다이 터미네이션의 제어 방법 및 이를 수행하는 메모리 시스템
CN111562888B (zh) * 2020-05-14 2023-06-23 上海兆芯集成电路有限公司 存储器自更新的调度方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050204094A1 (en) * 2004-03-15 2005-09-15 Rotithor Hemant G. Memory post-write page closing apparatus and method
KR100857854B1 (ko) * 2007-01-10 2008-09-10 주식회사 하이닉스반도체 효과적으로 온다이 터미네이션 동작 타이밍 조절이 가능한반도체 메모리 장치
KR100936806B1 (ko) * 2008-07-03 2010-01-14 주식회사 하이닉스반도체 도메인 크로싱 회로 및 방법
US20130002291A1 (en) * 2011-06-30 2013-01-03 Joon-Young Park Semiconductor memory device, memory controller and memory system having on die termination and on die termination controlling method
US20160028395A1 (en) * 2014-07-23 2016-01-28 Kuljit S. Bains On-die termination control without a dedicated pin in a multi-rank system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
US9536626B2 (en) * 2013-02-08 2017-01-03 Intel Corporation Memory subsystem I/O performance based on in-system empirical testing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050204094A1 (en) * 2004-03-15 2005-09-15 Rotithor Hemant G. Memory post-write page closing apparatus and method
KR100857854B1 (ko) * 2007-01-10 2008-09-10 주식회사 하이닉스반도체 효과적으로 온다이 터미네이션 동작 타이밍 조절이 가능한반도체 메모리 장치
KR100936806B1 (ko) * 2008-07-03 2010-01-14 주식회사 하이닉스반도체 도메인 크로싱 회로 및 방법
US20130002291A1 (en) * 2011-06-30 2013-01-03 Joon-Young Park Semiconductor memory device, memory controller and memory system having on die termination and on die termination controlling method
US20160028395A1 (en) * 2014-07-23 2016-01-28 Kuljit S. Bains On-die termination control without a dedicated pin in a multi-rank system

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