KR20150025763A - 메모리 시스템 - Google Patents

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KR20150025763A KR20130103769A KR20130103769A KR20150025763A KR 20150025763 A KR20150025763 A KR 20150025763A KR 20130103769 A KR20130103769 A KR 20130103769A KR 20130103769 A KR20130103769 A KR 20130103769A KR 20150025763 A KR20150025763 A KR 20150025763A
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Abstract

본 기술은 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서, 상기 복수의 슬라이스는 설정수 단위마다 커맨드를 공유하며, 제어 신호에 응답하여 선택된 슬라이스가 상기 커맨드에 응답하여 데이터 입출력 동작을 수행하도록 구성되며, 상기 컨트롤러는 상기 복수의 슬라이스 중에서 상기 설정수 단위의 슬라이스들을 선택하기 위한 상기 제어 신호와 상기 커맨드를 생성하도록 구성될 수 있다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 메모리 시스템에 관한 것이다.
종래의 기술에 따른 메모리 칩은 단일 채널 또는 서로 독립적으로 동작하는 2개의 채널로 구성할 수 있다.
도 1은 종래의 기술에 따른 반도체 메모리 칩(10)의 레이아웃도이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 칩(10)은 2개의 채널(CH_A, CH_B)로 구성된 예를 도시한 것으로서, 각 채널은 복수의 메모리 뱅크(11), 복수의 글로벌 아이오 라인, 직/병렬화기(SERDES: Serializer/Deserializer)(12) 및 TSV를 포함한다.
이때 메모리 칩(10)은 적층 구조에서 슬라이스(Slice)로 칭할 수 있다.
그리고 메모리 칩(10)은 각 채널의 글로벌 아이오 라인이 256개(256 Global I/O Line), 128 DQ(데이터 입/출력단)가 적용된 예를 든 것으로서, 이 경우 직/병렬화기(12)는 2:1 SERDES가 될 수 있으며, 128 DQ에 해당하는 TSV 또한 128개가 구성될 수 있다.
도 2는 종래의 기술에 따른 적층형 반도체 메모리(20)의 구조를 나타낸 도면이다.
도 2에 도시된 바와 같이, 종래의 적층형 반도체 메모리(20)는 도 1과 같은 구조의 슬라이스를 적층하여 제조될 수 있다.
이때 도 2는 4개의 슬라이스(S0-S3)를 적층한 예를 든 것이다.
적층된 4개의 슬라이스(S0-S3)에는 어드레스 신호/커맨드/칩 선택 신호 버스(ADD/CMD/CS)가 채널 별로 할당되고, 데이터 버스(128 DQ) 또한 채널 별로 할당된다.
이때 적층된 4개의 슬라이스(S0-S3)는 각각 하나의 채널만으로 구성된 예를 든 것이다.
어드레스 신호/커맨드/칩 선택 신호 버스(ADD/CMD/CS)와 데이터 버스(128 DQ)는 TSV를 통해 컨트롤러(도시 생략)와 연결된다.
도 3은 도 2에 따른 라이트/리드 타이밍도이다.
상술한 종래의 적층형 반도체 메모리(20)는 2 비트 프리페치 방식(Prefetch = 2)으로 동작한다.
이때 라이트 레이턴시(WL) = 2, 카스 레이턴시(CL) = 3, tCCD(CAS to CAS delay) = 1tCK가 되며, 버스트 랭스(BL) = 2가 된다.
따라서 적층된 4개의 슬라이스(S0-S3)는 1tCK 간격으로 연속적으로 입력된 2회의 라이트 명령(WT) 또는 2회의 리드 명령(RD)에 따라 각각의 데이터 버스(128 DQ)를 통해 데이터를 입력 받거나 출력 한다.
상술한 종래 기술은 2 비트 프리페치 방식이므로 tCCD = 1tCK가 된다. 즉, 로컬 아이오 투 로컬 아이오 타이밍(Local I/O to Local I/O) 및 글로벌 아이오 투 글로벌 아이오 타이밍(Global I/O to Global I/O) 또한 1tCK 단위로 이루어지므로 고주파 동작의 혼합을 초래하게 된다.
대역폭(Bandwidth)을 증가시키기 위해서는 프리페치 값을 증가시키거나, 아이오 폭(I/O Width)을 크게 해야 한다.
그러나, 프리페치 값을 증가시키는 것은 로컬 아이오, 글로벌 아이오 등의 입출력 관련 회로 구성의 증가로 초래하고, 이는 전류 증가 및 회로 면적 증가를 초래하는 문제가 있다. 아이오 폭을 증가시키는 것 또한 동일한 문제를 유발하게 된다.
본 발명의 실시예는 입출력 관련 회로의 면적 증가 없이 대역폭을 증가시킬 수 있는 메모리 시스템을 제공한다.
본 발명의 실시예는 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서, 상기 복수의 슬라이스는 설정수 단위마다 커맨드를 공유하며, 제어 신호에 응답하여 선택된 슬라이스가 상기 커맨드에 응답하여 데이터 입출력 동작을 수행하도록 구성되며, 상기 컨트롤러는 상기 복수의 슬라이스 중에서 상기 설정수 단위의 슬라이스들을 선택하기 위한 상기 제어 신호와 상기 커맨드를 생성하도록 구성될 수 있다.
본 발명의 실시예는 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서, 상기 컨트롤러는 상기 복수의 슬라이스를 설정수 단위로 선택하기 위한 제 1 제어 신호와 제 2 제어 신호 및 커맨드를 생성하도록 구성되며, 상기 설정수 단위의 슬라이스들은 각각 상기 제 1 제어 신호와 상기 제 2 제어 신호에 응답하여 복수의 데이터 입출력단 중에서 이븐 데이터 입출력단들 또는 오드 데이터 입출력단들을 통해 상기 커맨드에 상응하는 데이터 입출력 동작을 수행하도록 구성될 수 있다.
본 발명의 실시예는 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서, 상기 적층된 복수의 슬라이스 중에서 서로 다른 두 슬라이스 단위로 하나의 채널을 구성하며, 상기 컨트롤러가 상기 서로 다른 두 슬라이스를 선택하여 상기 하나의 채널에 해당하는 데이터 입출력 동작이 이루어지도록 제어 신호를 생성할 수 있다.
본 기술은 입출력 관련 회로의 면적 증가 없이 대역폭을 증가시킬 수 있으며, 그에 따라 고주파 동작 성능을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 메모리 칩(10)의 레이아웃도,
도 2는 종래의 기술에 따른 적층형 반도체 메모리(20)의 구조를 나타낸 도면,
도 3은 도 2에 따른 라이트/리드 타이밍도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 칩(100)의 레이아웃도,
도 5는 본 발명의 실시예에 따른 메모리 시스템(200)의 구조를 나타낸 도면,
도 6은 도 5의 제 1 슬라이스 그룹(S0-S3)의 입출력 회로 구조를 나타낸 블록도,
도 7은 도 5의 제 2 슬라이스 그룹(S4-S7)의 입출력 회로 구조를 나타낸 블록도,
도 8 내지 도 10은 도 5에 따른 라이트/리드 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 칩(100)의 레이아웃도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 칩(100)은 2개의 채널(CH_A, CH_B)로 구성된 예를 도시한 것으로서, 각 채널은 복수의 메모리 뱅크(101), 복수의 글로벌 아이오 라인, 직/병렬화기(SERDES: Serializer/Deserializer) 및 비아(예를 들어, TSV: Through Silicon Via)를 포함할 수 있다.
이때 메모리 칩(100)은 적층 구조에서 슬라이스(Slice)로 칭할 수 있다.
각 슬라이스는 채널 별로, 글로벌 아이오 라인(예를 들어, 256 Global I/O Line), 데이터 입출력단(예를 들어, 64 DQ), 직/병렬화기(4:1 SERDES) 및 64 DQ와 각각 연결된 64개의 TSV를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템(200)의 구조를 나타낸 도면이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(200)은 적층된 복수의 슬라이스(S0-S7) 및 컨트롤러(210)를 포함한다.
이때 복수의 슬라이스(S0-S7)는 도 4와 같은 구조의 슬라이스를 8개 적층한 예를 든 것이다.
적층된 복수의 슬라이스(S0-S7)는 각각 하나의 채널만으로 구성된 예를 든 것이다.
적층된 복수의 슬라이스(S0-S7)는 어드레스 신호/커맨드 세트(ADD/CMD)를 서로 다른 두 슬라이스가 공유하도록 구성된다. 이때 상술한 바와 같이, 각 슬라이스가 하나의 채널만으로 구성되는 경우, 두 슬라이스 마다 하나씩의 독립적인 어드레스 신호/커맨드 세트(ADD/CMD)를 공유한다.
어드레스 신호/커맨드 세트(ADD/CMD)를 공유하는 두 슬라이스 즉, 두 채널은 실질적으로 하나의 채널에 해당한다. 즉, 하나의 채널을 두 개의 서브 채널로 수직 할당한 것이다.
제어 신호/데이터 입출력단 세트(CS/64 DQ)는 채널 별로 각각 할당된다.
컨트롤러(210)는 어드레스 신호(ADD), 커맨드(CMD) 및 제어 신호(CS)를 적층된 복수의 슬라이스(S0-S7)에 제공하고, 데이터 입출력단(64 DQ)을 통해 데이터를 적층된 복수의 슬라이스(S0-S7)에 제공하며, 그에 따른 데이터 송/수신 동작을 수행하도록 구성된다.
이때 제어 신호(CS)는 칩 선택 신호(Chip Select Signal: CS)를 사용한 예를 든 것이며, 복수의 슬라이스(S0-S7)를 선택할 수 있도록 CS<0:7>를 사용할 수 있다.
도 6은 도 5의 제 1 슬라이스 그룹(S0-S3)의 입출력 회로 구조를 나타낸 블록도이다.
도 6에 도시된 바와 같이, 제 1 슬라이스 그룹(S0-S3) 각각은 전체 DQ(DQ<0:63>) 중에서 이븐(even) DQ들(DQ<0>, DQ<2>, ...)에 해당하는 TSV들과 각각 연결된 복수의 직/병렬화기(102)(4:1 SERDES)를 포함한다.
예를 들어, DQ<0>와 연결된 직/병렬화기(102)는 4:1 Serializer(103) 및 1:4 Deserializer(104)를 포함한다.
4:1 Serializer(103)의 출력단과 1:4 Deserializer(104)의 입력단은 DQ<0>에 해당하는 TSV와 공통 연결된다.
4:1 Serializer(103)의 입력단과 1:4 Deserializer(104)의 출력단은 글로벌 아이오(G_IO<0>_EVEN - G_IO<1>_ODD)와 공통 연결된다.
도 7은 도 5의 제 2 슬라이스 그룹(S4-S7)의 입출력 회로 구조를 나타낸 블록도이다.
도 7에 도시된 바와 같이, 제 2 슬라이스 그룹(S4-S7) 각각은 전체 DQ(DQ<0:63>) 중에서 오드(odd) DQ들(DQ<1>, DQ<3>, ...)에 해당하는 TSV들과 각각 연결된 복수의 직/병렬화기(106)를 포함한다.
예를 들어, DQ<1>와 연결된 직/병렬화기(106)는 4:1 Serializer(107) 및 1:4 Deserializer(108)를 포함한다.
4:1 Serializer(107)의 출력단과 1:4 Deserializer(108)의 입력단은 DQ<1>에 해당하는 TSV와 공통 연결된다.
4:1 Serializer(107)의 입력단과 1:4 Deserializer(108)의 출력단은 글로벌 아이오(G_IO<0>_EVEN - G_IO<1>_ODD)와 공통 연결된다.
도 6 및 도 7과 같이, 4:1 SERDES 구조를 사용하므로 tCCD(CAS to CAS delay) = 2tCK가 된다.
도 8 내지 도 10은 도 5에 따른 라이트/리드 타이밍도이다.
본 발명의 실시예에 따른 메모리 시스템(200)은 채널 인터리브(Channel Interleave) 방식은 물론이고, 채널 인터리브 방식을 적용하지 않은 4 비트 프리페치 방식 및 2 비트 프리페치 방식도 호환 가능하다.
도 8은 채널 인터리브 방식에 따른 라이트/리드 타이밍도이다.
컨트롤러(210)가 복수의 슬라이스(S0-S7) 중에서 어드레스 신호/커맨드 세트(ADD/CMD)를 공유하는 두 슬라이스(S0, S4) 즉, 두 서브 채널을 선택하기 위한 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)를 제공한 것으로 가정한다.
이때 본 발명의 실시예에 따른 메모리 시스템(200)의 동작 조건은, 4 비트 프리페치(Prefetch = 4), 라이트 레이턴시(WL) = 2, 카스 레이턴시(CL) = 3 및 버스트 랭스(BL) = 4이며, tCCD = 2tCK이다.
먼저, 라이트 동작을 설명하기로 한다.
컨트롤러(210)는 제 1 타이밍에 라이트 명령(WT)과 어드레스 신호(ADD) 및 제 1 제어 신호(CS0)를 출력하고, 연속되는 제 2 타이밍에 라이트 명령(WT)과 어드레스 신호(ADD) 및 제 2 제어 신호(CS4)를 출력한다.
이때 제 1 타이밍은 클럭 신호(CLK)의 특정 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다. 따라서 제 2 타이밍은 제 1 타이밍에 이어지는 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다.
또한 컨트롤러(210)는 제 2 타이밍에 이어지는 제 3 타이밍 및 제 4 타이밍에 각각 스트로브 신호(WDQS<0:1>)를 출력한다.
제 1 타이밍의 제 1 제어 신호(CS0)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0))가 스트로브 신호(WDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 데이터를 입력 받는다.
그리고 제 2 타이밍의 제 2 제어 신호(CS4)에 응답하여 선택된 제 2 서브 채널에 해당하는 슬라이스(S4)가 스트로브 신호(WDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 데이터를 입력 받는다.
결국, 컨트롤러(210)는 연속적인 라이트 명령 각각에 대해 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)를 번갈아가며 생성함으로써 제 1 서브 채널과 제 2 서브 채널 각각에 해당하는 슬라이스들(S0, S4) 각각에 데이터가 입력되도록 한다.
다음으로, 리드 동작을 설명하기로 한다.
컨트롤러(210)는 제 1 타이밍에 리드 명령(RD)과 어드레스 신호(ADD) 및 제 1 제어 신호(CS0)를 출력하고, 연속되는 제 2 타이밍에 리드 명령(RD)과 어드레스 신호(ADD) 및 제 2 제어 신호(CS4)를 출력한다.
이때 제 1 타이밍은 클럭 신호(CLK)의 특정 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다. 따라서 제 2 타이밍은 제 1 타이밍에 이어지는 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다.
또한 컨트롤러(210)는 제 2 타이밍에 이어지는 제 3 타이밍 및 제 4 타이밍에 각각 스트로브 신호(RDQS<0:1>)를 출력한다.
제 1 타이밍의 제 1 제어 신호(CS0)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0)가 스트로브 신호(RDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 어드레스 신호(ADD)에 해당하는 데이터를 출력한다.
그리고 제 2 타이밍의 제 2 제어 신호(CS4)에 응답하여 선택된 제 2 서브 채널에 해당하는 슬라이스(S4)가 스트로브 신호(RDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 어드레스 신호(ADD)에 해당하는 데이터를 출력한다.
결국, 컨트롤러(210)는 연속적인 리드 명령 각각에 대해 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)를 번갈아가며 생성함으로써 제 1 서브 채널과 제 2 서브 채널 각각에 해당하는 슬라이스들(S0, S4)에서 각각 데이터가 출력되도록 한다.
도 9는 채널 인터리브 방식을 적용하지 않은 4 비트 프리페치 방식의 라이트/리드 타이밍도이다.
본 발명의 실시예에 따른 메모리 시스템(200)은 채널 인터리브 방식을 적용하지 않는 4 비트 프리페치 방식의 동작도 호환 가능하다.
컨트롤러(210)는 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)가 동일한 타이밍 및 동일한 값을 갖도록 제공할 수 있다. 이는 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)를 전송하기 위한 신호 라인을 메탈 옵션 등을 이용하여 연결함으로써 가능하다.
이때 본 발명의 실시예에 따른 메모리 시스템(200)의 동작 조건은, 4 비트 프리페치(Prefetch = 4), 라이트 레이턴시(WL) = 2, 카스 레이턴시(CL) = 3 및 버스트 랭스(BL) = 4가 될 수 있다.
먼저, 라이트 동작을 설명하기로 한다.
컨트롤러(210)는 제 1 타이밍에 라이트 명령(WT)과 어드레스 신호(ADD), 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)를 출력한다.
이때 제 1 타이밍은 클럭 신호(CLK)의 특정 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다.
그리고 컨트롤러(210)는 제 3 타이밍에 스트로브 신호(WDQS<0:1>)를 출력한다.
제 1 타이밍의 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)에 응답하여 동시에 선택된 제 1 서브 채널에 해당하는 슬라이스(S0) 및 제 2 서브 채널에 해당하는 슬라이스(S4)가 각각 스트로브 신호(WDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 데이터를 입력 받는다.
다음으로, 리드 동작을 설명하기로 한다.
컨트롤러(210)는 제 1 타이밍에 리드 명령(RD)과 어드레스 신호(ADD), 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)
이때 제 1 타이밍은 클럭 신호(CLK)의 특정 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다. 그리고 컨트롤러(210)는 제 3 타이밍에 스트로브 신호(RDQS<0:1>)를 출력한다.
제 1 타이밍의 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0) 및 제 2 서브 채널에 해당하는 슬라이스(S4)가 각각 스트로브 신호(RDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 데이터를 출력한다.
도 10은 채널 인터리브 방식을 적용하지 않은 2 비트 프리페치 방식의 라이트/리드 타이밍도이다.
본 발명의 실시예에 따른 메모리 시스템(200)은 채널 인터리브 방식을 적용하지 않는 2 비트 프리페치 방식의 동작도 호환 가능하다.
컨트롤러(210)는 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)가 동일한 타이밍 및 동일한 값을 갖도록 제공할 수 있다. 이는 제 1 제어 신호(CS0)와 제 2 제어 신호(CS4)를 전송하기 위한 신호 라인을 메탈 옵션 등을 이용하여 연결함으로써 가능하다.
이때 본 발명의 실시예에 따른 메모리 시스템(200)의 동작 조건은, 2 비트 프리페치(Prefetch = 4), 라이트 레이턴시(WL) = 2, 카스 레이턴시(CL) = 3 및 버스트 랭스(BL) = 2가 될 수 있다.
먼저, 라이트 동작을 설명하기로 한다.
제 1 타이밍에 라이트 명령(WT)과 어드레스 신호(ADD), 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)를 출력하고, 연속되는 제 2 타이밍에 라이트 명령(WT)과 어드레스 신호(ADD), 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)를 출력한다.
이때 제 1 타이밍은 클럭 신호(CLK)의 특정 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다. 따라서 제 2 타이밍은 제 1 타이밍에 이어지는 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다.
그리고 컨트롤러(210)는 제 3 타이밍에 스트로브 신호(WDQS<0:1>)를 출력한다.
제 1 타이밍의 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0) 및 제 2 서브 채널에 해당하는 슬라이스(S4)가 스트로브 신호(WDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 각각 데이터를 입력 받는다.
이어서 제 2 타이밍의 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0) 및 제 2 서브 채널에 해당하는 슬라이스(S4)가 스트로브 신호(WDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 각각 64*2 비트(BL = 2)의 데이터를 입력 받는다.
다음으로, 리드 동작을 설명하기로 한다.
제 1 타이밍에 리드 명령(RD)과 어드레스 신호(ADD), 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)를 출력하고, 연속되는 제 2 타이밍에 리드 명령(RD)과 어드레스 신호(ADD), 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)를 출력한다.
이때 제 1 타이밍은 클럭 신호(CLK)의 특정 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다. 따라서 제 2 타이밍은 제 1 타이밍에 이어지는 클럭 펄스의 라이징 엣지(또는 폴링 엣지)가 될 수 있다.
그리고 컨트롤러(210)는 제 3 타이밍에 스트로브 신호(RDQS<0:1>)를 출력한다.
제 1 타이밍의 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0) 및 제 2 서브 채널에 해당하는 슬라이스(S4)가 각각 스트로브 신호(RDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 어드레스 신호(ADD)에 해당하는 데이터를 출력한다.
이어서 제 2 타이밍의 제 1 제어 신호(CS0) 및 제 2 제어 신호(CS4)에 응답하여 선택된 제 1 서브 채널에 해당하는 슬라이스(S0) 및 제 2 서브 채널에 해당하는 슬라이스(S4)가 각각 스트로브 신호(RDQS<0:1>)에 따라 데이터 버스(64 DQ)를 통해 어드레스 신호(ADD)에 해당하는 데이터를 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 복수의 슬라이스는 설정수 단위마다 커맨드를 공유하며, 제어 신호에 응답하여 선택된 슬라이스가 상기 커맨드에 응답하여 데이터 입출력 동작을 수행하도록 구성되며,
    상기 컨트롤러는 상기 복수의 슬라이스 중에서 상기 설정수 단위의 슬라이스들을 선택하기 위한 상기 제어 신호와 상기 커맨드를 생성하도록 구성되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 슬라이스는
    상기 설정수 단위마다 상기 커맨드 및 어드레스를 공유하도록 구성되는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 설정수 단위의 슬라이스들 중에서 어느 하나는
    상기 커맨드에 응답하여 복수의 데이터 입출력단 중에서 이븐 데이터 입출력단들 또는 오드 데이터 입출력단들 중에서 하나를 통해 상기 데이터 입출력 동작을 수행하도록 구성되는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 설정수 단위의 슬라이스들 중에서 다른 하나는
    상기 커맨드에 응답하여 복수의 데이터 입출력단 중에서 오드 데이터 입출력단들 또는 이븐 데이터 입출력단들 중에서 하나를 통해 상기 데이터 입출력 동작을 수행하도록 구성되는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 복수의 슬라이스는
    비아(Via)를 통해 상기 컨트롤러와 연결되는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 복수의 슬라이스는
    각각 하나 또는 그 이상의 채널을 포함하며,
    상기 채널은 복수의 메모리 뱅크,
    상기 복수의 메모리 뱅크와 연결된 복수의 글로벌 아이오 라인,
    상기 복수의 글로벌 아이오 라인과 연결된 복수의 직/병렬화기를 포함하는 메모리 시스템.
  7. 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 컨트롤러는 상기 복수의 슬라이스를 설정수 단위로 선택하기 위한 제 1 제어 신호와 제 2 제어 신호 및 커맨드를 생성하도록 구성되며,
    상기 설정수 단위의 슬라이스들은 각각 상기 제 1 제어 신호와 상기 제 2 제어 신호에 응답하여 복수의 데이터 입출력단 중에서 이븐 데이터 입출력단들 또는 오드 데이터 입출력단들을 통해 상기 커맨드에 상응하는 데이터 입출력 동작을 수행하도록 구성되는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 복수의 슬라이스는
    한 쌍 단위마다 상기 커맨드 및 어드레스를 공유하도록 구성되는 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 설정수 단위의 슬라이스들 중에서 어느 하나는
    상기 이븐 데이터 입출력단을 통해 상기 데이터 입출력 동작을 수행하도록 구성되는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 설정수 단위의 슬라이스들 중에서 다른 하나는 상기 오드 데이터 입출력단들을 통해 상기 데이터 입출력 동작을 수행하도록 구성되는 메모리 시스템.
  11. 제 7 항에 있어서,
    상기 복수의 슬라이스는
    비아(Via)를 통해 상기 컨트롤러와 연결되는 메모리 시스템.
  12. 제 7 항에 있어서,
    상기 복수의 슬라이스는
    각각 하나 또는 그 이상의 채널을 포함하며,
    상기 채널은 복수의 메모리 뱅크,
    상기 복수의 메모리 뱅크와 연결된 복수의 글로벌 아이오 라인,
    상기 복수의 글로벌 아이오 라인과 연결된 복수의 직/병렬화기를 포함하는 메모리 시스템.
  13. 적층된 복수의 슬라이스 및 상기 복수의 슬라이스와 연결된 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 적층된 복수의 슬라이스 중에서 서로 다른 두 슬라이스 단위로 하나의 채널을 구성하며,
    상기 컨트롤러가 상기 서로 다른 두 슬라이스를 선택하여 상기 하나의 채널에 해당하는 데이터 입출력 동작이 이루어지도록 제어 신호를 생성하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 하나의 채널에 해당하는 서로 다른 두 슬라이스는
    커맨드 및 어드레스를 공유하도록 구성되는 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 복수의 슬라이스는
    서로 독립적인 데이터 입출력단을 포함하는 메모리 시스템.
  16. 제 13 항에 있어서,
    상기 컨트롤러는
    제 1 제어 신호를 이용하여 상기 서로 다른 두 슬라이스 중에서 어느 하나를 선택하고, 제 2 제어 신호를 이용하여 상기 서로 다른 두 슬라이스 중에서 다른 하나를 선택하도록 구성되는 메모리 시스템.
  17. 제 13 항에 있어서,
    상기 컨트롤러는
    커맨드 및 제 1 제어 신호를 이용하여 상기 서로 다른 두 슬라이스 중에서 어느 하나의 데이터 입출력 동작이 이루어지도록 하고, 상기 커맨드 및 제 2 제어 신호를 이용하여 상기 서로 다른 두 슬라이스 중에서 다른 하나의 데이터 입출력 동작이 이루어지도록 하는 메모리 시스템.
  18. 제 13 항에 있어서,
    상기 복수의 슬라이스는
    비아(Via)를 통해 상기 컨트롤러와 연결되는 메모리 시스템.
  19. 제 13 항에 있어서,
    상기 복수의 슬라이스는
    복수의 메모리 뱅크,
    상기 복수의 메모리 뱅크와 연결된 복수의 글로벌 아이오 라인,
    상기 복수의 글로벌 아이오 라인과 연결된 복수의 직/병렬화기를 포함하는 메모리 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020061318A1 (en) * 2018-09-20 2020-03-26 Micron Technology, Inc. Stacked memory routing techniques

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527510B2 (en) 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
KR102438390B1 (ko) * 2017-06-12 2022-08-31 마이크론 테크놀로지, 인크 미세 입도의 동적 랜덤 액세스 메모리
TW201923378A (zh) * 2017-11-15 2019-06-16 美商蝴蝶網路公司 超音波設備及製造超音波裝置的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7111110B1 (en) * 2002-12-10 2006-09-19 Altera Corporation Versatile RAM for programmable logic device
DE102006045248A1 (de) * 2005-09-29 2007-04-19 Hynix Semiconductor Inc., Ichon Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabeschnittstelle
KR100933806B1 (ko) * 2008-09-22 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치
US8949520B2 (en) * 2009-01-22 2015-02-03 Rambus Inc. Maintenance operations in a DRAM
US8811110B2 (en) * 2012-06-28 2014-08-19 Intel Corporation Configuration for power reduction in DRAM

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020061318A1 (en) * 2018-09-20 2020-03-26 Micron Technology, Inc. Stacked memory routing techniques
US11233034B2 (en) 2018-09-20 2022-01-25 Micron Technology, Inc. Stacked memory routing techniques

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