JP2010015666A - ドメイン・クロッシング回路および方法。 - Google Patents

Abstract

【課題】本発明は、ドメイン・クロッシング回路の電流消費を減少させるための技術に関するものである。
【解決手段】本発明のドメイン・クロッシング回路は、リセット信号の解除に応答して内部クロックをカウントし内部コードを出力する内部カウンタ６１０と、リセット信号の入力を受けて内部クロックと外部クロックのタイミング差の分だけ遅延させ出力するレプリカ遅延部６０２と、レプリカ遅延部６０２から出力される遅延リセット信号の解除に応答して外部クロックをカウントし外部コードを出力する外部カウンタ６２０と、内部コードおよび外部コードを利用して外部クロックに同期され入力された外部信号を内部クロックに同期された内部信号に変換する内部信号生成部６３０と、を含む。
【選択図】図６

Description

本発明は、ドメイン・クロッシング（ｄｏｍａｉｎ ｃｒｏｓｓｉｎｇ）回路に関し、より詳細にドメイン・クロッシング回路の消費電流を減少させる技術に関するものである。

一般的にＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体装置は外部クロックに同期して印加される各種命令（ｃｏｍｍａｎｄ）の入力を受け、内部クロック（内部クロック信号）に同期して動作をし、その結果データを出力する。

すなわち、メモリ装置外部から入力される各種命令は、外部クロックに同期して印加されるのに反して、自体が動作をする時には内部クロックに同期して動作をし、データもやはり内部クロックに同期して出力することになる。したがってメモリ装置内部には外部クロックに同期して入力される各種外部命令を内部クロックに同期した内部命令に変換するための回路を備えなければならず、このような回路をドメイン・クロッシング回路という。

メモリ装置では、外部から入力されるターミネーション（終端）命令に応答して入・出力パッドをターミネーションさせるターミネーション動作のオン・オフを制御する。したがって外部のターミネーション命令を内部命令に変更しなければならない。

また、ＪＥＤＥＣで定められたスペックに応じてＤＤＲ３ ＳＤＲＡＭからはダイナミックターミネーション（Ｄｙｎａｍｉｃ ＯＤＴ）動作が支援されなければならない。ダイナミックターミネーション動作とは、モードレジスタセット等を改めて設定しなくても、ライト命令が入力されるとチップ内部のターミネーション抵抗の抵抗値がデータ入力時に必要なターミネーション抵抗値を有するように設定する動作をいう。そのため外部命令のライト命令もまた内部命令に変更する必要がある。

図１は、外部から入力されたターミネーション命令を内部命令に変換する従来のドメイン・クロッシング回路を図示した図である。

同図に図示されたように、ドメイン・クロッシング回路は、クロック分配部１０１、レプリカ遅延部１０２、内部カウンタ１１０、外部カウンタ１２０、および内部信号生成部１３０を備える。

クロック分配部１０１は、遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を介して供給される内部クロックＤＬＬＣＬＫ１の入力を受け、リセット信号ＲＳＴが解除されるまで内部クロックＤＬＬＣＬＫ２のトグル（ｔｏｇｇｌｉｎｇ）を防ぐ。そしてリセット信号ＲＳＴが解除されるとトグルされる内部クロックＤＬＬＣＬＫ２を出力する。すなわち、ＤＬＬＣＬＫ１とＤＬＬＣＬＫ２は、同一の内部クロックであるが、ＤＬＬＣＬＫ２は、リセット信号ＲＳＴの解除時まではトグルせず、一定のレベルを維持するという点だけが相異する。リセット信号ＲＳＴとは、ドメイン・クロッシング回路が動作しないときはイネーブル（活性化）されていて、ドメイン・クロッシング回路が動作をするときに、ディセーブル（非活性化）される信号をいう。例えば、非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）モードでは、ドメイン・クロッシング回路が動作する必要がないが、この時はリセット信号ＲＳＴがイネーブルされ、ドメイン・クロッシング回路が動作を止め、内部のコード値ＤＬＬＣＮＴ＜２：０＞、ＥＸＴＣＮＴ＜２：０＞等が初期化されるようにする。

レプリカ遅延部１０２は、内部クロックＤＬＬＣＬＫ２と外部クロックＥＸＴＣＬＫとの間に存在する時間差をモデリング（ｍｏｄｅｌｉｎｇ）しておくブロックであり、入力される内部クロックＤＬＬＣＬＫ２に外部クロックＥＸＴＣＬＫとの時間差を反映して、外部クロックＥＸＴＣＬＫを出力する。

内部カウンタ１１０は、リセット信号ＲＳＴによって初期化されており、リセット信号ＲＳＴの解除時点から内部クロックＤＬＬＣＫＬ２をカウントし内部コードＤＬＬＣＮＴ＜２：０＞を出力する。内部コードＤＬＬＣＮＴ＜２：０＞の初期値は、キャスライトレイテンシ（ＣＷＬ：Ｃａｓ Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）によって決定される初期値を有する。キャスライトレイテンシＣＷＬによって外部命令の印加時点から内部ターミネーション動作の開始時点が変わるためである。キャスライトレイテンシＣＷＬは、その値自体が動作周波数に応じて制限された値を有するようにスペックに規定されているため、キャスライトレイテンシＣＷＬによって初期値が決定されるというのは、動作周波数に応じて初期値が決定されるということと同じ意味を有する。

外部カウンタ１２０は、リセット信号ＲＳＴによって初期化されており、リセット信号ＲＳＴの解除時点から外部クロックＥＸＴＣＬＫをカウントし外部コードＥＸＴＣＮＴ＜２：０＞を出力する。外部コードＥＸＴＣＮＴ＜２：０＞の初期値は０に設定される。

内部信号生成部１３０は、内部命令であるノーマルターミネーション命令ＯＤＴＥＮを生成するノーマル制御部１３２と、内部命令であるダイナミックターミネーション命令ＤＹＮＡＭＩＣ ＯＤＴＥＮを生成するダイナミック制御部１３１を備え構成される。

ダイナミック制御部１３１は、ライト命令（ＷＴ＿ｓｔａｒｔｐ、ライト命令によって生成される信号で詳しい事項は後述する）に応答して内部命令であるダイナミックターミネーション命令を生成する。メモリ装置は、内部命令であるダイナミックターミネーション命令ＤＹＮＡＭＩＣ ＯＤＴＥＮがイネーブルされると、これに応答してダイナミックターミネーション動作を開始し、ダイナミックターミネーション命令ＤＹＮＡＭＩＣ ＯＤＴＥＮがディセーブルされると、これに応答してダイナミックターミネーション動作を止める。

ノーマル制御部１３２は、外部メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）からの命令（ＯＤＴ＿ＳＡＲＴＰ、ＯＤＴ＿ＥＮＤＰ、外部コマンドによって生成される信号）に応答してノーマル（ｎｏｒｍａｌ）ターミネーション命令ＯＤＴＥＮを生成する。メモリ装置は、内部命令であるノーマルターミネーション命令ＯＤＴＥＮに応答してターミネーション動作の開始時点および終了時点を定めることになる。

図２は、図１のダイナミック制御部１３１の動作を説明するための図である。

リセット信号ＲＳＴの解除前に内部カウンタ１１０は動作せず、内部コードＤＬＬＣＮＴ＜０：２＞は５の初期値（前述したように、ＣＷＬにより決定される）を有する。同様にリセット信号ＲＳＴの解除前に外部カウンタ１２０も動作せず、外部コードＥＸＴＣＮＴ＜２：０＞は０の初期値を有する。リセット信号ＲＳＴが解除されると内部カウンタ１１０と外部カウンタ１２０がイネーブルされ、内部クロックＤＬＬＣＬＫ２もトグルし始める。外部クロックＥＸＴＣＬＫは、内部クロックＤＬＬＣＬＫ２を遅延させて生成するため、内部クロックＤＬＬＣＬＫ２より遅くトグルされる。したがって内部コードＤＬＬＣＮＴ＜２：０＞が先にカウントされ始め、レプリカ遅延部１０２の遅延値の分だけ時間が過ぎた後に外部コードＥＸＴＣＮＴ＜２：０＞がカウントされ始める。

内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞がカウントされているうちに外部からライト命令が入力されると、これに応答してＷＴ＿ｓｔａｒｔｐパルス信号がイネーブルされる。そしてＷＴ＿ｓｔａｒｔｐパルス信号のイネーブル時点の外部コードＥＸＴＣＮＴ＜２：０＞が保存される（図の場合１を保存）。そして、内部コードＤＬＬＣＮＴ＜２：０＞の値が上記保存された外部コードＥＸＴＣＮＴ＜２：０＞の値（図の場合１）と同じになる時、ＷＴ＿ＤＬＬ＿ｓｔａｒｔｂｐ信号が「ロー」にイネーブルされ、この信号は内部命令であるダイナミックターミネーション命令ＤＹＮＡＭＩＣ ＯＤＴＥＮをイネーブルさせる。

ダイナミックターミネーション命令ＤＹＮＡＭＩＣ ＯＤＴＥＮがイネーブルされると、メモリ装置のダイナミックターミネーション動作が始まる。

続いて、ダイナミックターミネーション命令のディセーブルについて説明する。ライト命令に応答して保存された外部コードＥＸＴＣＮＴ＜２：０＞の値（図の場合１）にはバースト長（ＢＬ：Ｂｕｒｓｔ Ｌｅｎｇｔｈ）により一定値が加えられる。バースト長（ＢＬ）が８の場合、８個のデータがクロックの立ち上がり／立ち下がりで入力されるため、データが入力されるために４クロックが必要であり、前後にタイミングマージンを考慮して、全部で６クロックが要求される（スペックに規定される）。また、バースト長（ＢＬ）が４の場合にはデータ入力のための２クロックと、前後のマージン２クロックとを加えて、全部で４クロックが要求される（スペックにて規定される）。

したがってバースト長（ＢＬ）が８の場合には、保存された外部コードＥＸＴＣＮＴ＜２：０＞の値（図の場合１）に６が加えられ（図はＢＬ＝８を例示しており、したがって１＋６＝７の値を有するようになる）、バースト長が４の場合には、保存された外部コードＥＸＴＣＮＴ＜２：０＞に４が加えられる（すなわち、（ＢＬ／２）＋２の分だけ値が加えられる）。そして一定値が加えられた外部コードＥＸＴＣＮＴ＜２：０＞の値７と内部コードＤＬＬＣＮＴ＜２：０＞との値が比較され、内部コードＤＬＬＣＮＴ＜２：０＞の値が、一定値が加えられた外部コードＥＸＴＣＮＴ＜２：０＞の値７と同じになる時、ＷＴ＿ＤＬＬ＿ｅｎｄｂｐ信号が「ロー」にイネーブルされてＤＹＮＡＭＩＣ ＯＤＴ命令をディセーブルするようになる。これに伴いダイナミックターミネーション動作が終了する。

このような方式でダイナミック制御部１３１は、ライト命令入力時、一定時間後にダイナミックターミネーション動作をイネーブルさせて、データ入力に必要な時間と一定のマージンを確保した後、ダイナミックターミネーション動作をディセーブルさせる。

図３は、図２のＷＴ＿ｓｔａｒｔｐパルス信号に対する理解を助けるための図である。

ＷＴ＿ｓｔａｒｔｐパルス信号は、基本的にライト命令に応答してイネーブルされる信号である。図に図示されたように、ライト命令に該当する外部キャス命令（ＣＡＳ：Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）が入力され、アディクティブレイテンシ（ＡＬ、Ａｄｄｉｃｔｉｖｅ Ｌａｔｅｎｃｙ）が反映された若干の時間の後にイネーブルされる。

詳細にライト命令に該当する外部キャス命令（ＣＡＳ）が入力されると、コマンド入力バッファでこれをクロック（ＣＬＫ）に同期して入力を受け、その後、内部回路によって一定の遅延をさせた後にＷＴ＿ｓｔａｒｔｐパルス信号がイネーブルされる。

すなわち、ＷＴ＿ｓｔａｒｔｐパルス信号は、外部からライト命令が入力され、この命令が若干遅延されて生成される信号としてみなすことができる。参考としてＷＴ＿ｓｔａｒｔｐパルス信号のパルス幅はマージン等に応じて適切に設定すれば良い。

図４は、図１のノーマル制御部１３２の動作を説明するための図である。

リセット信号ＲＳＴの解除前に内部カウンタ１１０は動作せず、内部コードＤＬＬＣＮＴ＜０：２＞は５の初期値（前述したように、ＣＷＬに応じて決定される）を有する。同様にリセット信号ＲＳＴの解除前に外部カウンタ１２０も動作せず、外部コードＥＸＴＣＮＴ＜２：０＞は０の初期値を有する。リセット信号ＲＳＴが解除されると内部カウンタ１１０と外部カウンタ１２０とがイネーブルされ、内部クロックＤＬＬＣＬＫ２もトグルし始める。外部クロックＥＸＴＣＬＫは、内部クロックＤＬＬＣＬＫ２を遅延させて生成するため、内部クロックＤＬＬＣＬＫ２より遅れてトグルされる。したがって内部コードＤＬＬＣＮＴ＜２：０＞が先にカウントされ始め、レプリカ遅延部１０２の遅延値の分だけ時間が過ぎた後に外部コードＥＸＴＣＮＴ＜２：０＞がカウントされ始める。

その間に外部メモリコントローラの命令によって生成されるＯＤＴ＿ｓｔａｒｔｐ信号がイネーブルされる。そしてＯＤＴ＿ｓｔａｒｔｐパルス信号のイネーブル時点の外部コードＥＸＴＣＮＴ＜２：０＞が保存される（図の場合１が保存）。そして内部コードＤＬＬＣＮＴ＜２：０＞が、保存された外部コード（ＥＸＴＣＮＴ＜２：０＞、１）の値と同じになるとＯＤＴ＿ＤＬＬ＿ｓｔａｒｔｂｐ信号が、「ロー」にイネーブルされる。このイネーブルされたＯＤＴ＿ＤＬＬ＿ｓｔａｒｔｂｐ信号は、ノーマルターミネーション動作を制御する信号であるノーマルターミネーション命令ＯＤＴＥＮをイネーブルさせて、ノーマルターミネーション動作が始まるようにする。ノーマルターミネーション動作は、ダイナミックターミネーション動作でない既存の動作を意味する。

ノーマルターミネーション命令ＯＤＴＥＮのディセーブルもイネーブルと同じ方式でなされる。外部コントローラの命令によって生成されるＯＤＴ＿ｅｎｄｐ信号によって、そのイネーブル時点の外部コードＥＸＴＣＮＴ＜２：０＞を保存して（図の場合６を保存）、内部コードＤＬＬＣＮＴ＜２：０＞の値が、保存された外部コードＥＸＴＣＮＴ＜２：０＞の値（図の場合６）と同じになると、ＯＤＴ＿ＤＬＬ＿ｅｎｄｂｐ信号が「ロー」にイネーブルされ、この信号は、ノーマルターミネーション命令をディセーブルさせてノーマルターミネーション動作が終了するようにする。

すなわち、ノーマルターミネーション動作の開始と終了は共に根本的に外部メモリコントローラによって制御される。

図５は、図４のＯＤＴ＿ｓｔａｒｔｐ信号とＯＤＴ＿ｅｎｄｐ信号の理解を助けるための図である。

ＯＤＴ＿ｓｔａｒｔｐ信号とＯＤＴ＿ｅｎｄｐ信号は、基本的に外部メモリコントローラ（Ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ、外部ｃｈｉｐｓｅｔともいう）からの入力によって生成される。外部ＯＤＴ命令は、セットアップホールド条件等を満たすことができるように外部メモリコントローラから入力される信号であり、これはクロックに同期した後、アディティブ（ａｄｄｉｃｔｉｖｅ）レイテンシが反映され、一定時間遅延されたＯＤＴ＿ＣＯＭ信号を生成する。そしてＯＤＴ＿ＣＯＭ信号のイネーブル時点とディセーブル時点でパルス形態の信号であるＯＤＴ＿ｓｔａｒｔｐ信号とＯＤＴ＿ｅｎｄｐ信号が各々イネーブルされる。

改めて図１を参照すれば、従来のドメイン・クロッシング回路は、内部クロックを遅延させて外部クロックを生成する方式を使用している。そしてリセット信号が解除されて内部クロックがトグリングし始めたとき、外部クロックは、レプリカ遅延部の遅延値の分だけ遅延された後にトグリングが始まるように制御することによって、内部コードおよび外部コードがカウントされ始める時点を調節していた。

非同期モードでない同期モードでは、外部コードおよび内部コードが継続してカウントされなければならない。外部命令がいつ入力されるのかを知ることができず、外部命令が入力されれば、すぐに内部命令に変換する動作を行わなければならないためである。したがって同期モードでは外部から命令が入力されても、入力されなくても、レプリカ遅延部では常にトグリングする内部クロックが入力される。

内部クロックがトグリングする毎に、レプリカ遅延部は、多くの電流を消費することになり、これは外部から命令が印加されない時にもドメイン・クロッシング回路が消費する電流を大きくするという問題がある。

本発明は、前記した従来技術の問題を改善するために提案されたもので、ドメイン・クロッシング回路で消費する電流を減少させることにその目的がある。

前記した目的を達成するための本発明によるドメイン・クロッシング回路は、リセット信号の解除に応答して内部クロックをカウントし内部コードを出力する内部カウンタと、前記リセット信号の入力を受けて前記内部クロックと外部クロックとのタイミング差の分だけ遅延させて遅延リセット信号を出力するレプリカ遅延部と、該レプリカ遅延部から出力される遅延リセット信号の解除に応答して前記外部クロックをカウントし外部コードを出力する外部カウンタと、前記内部コードおよび前記外部コードを用いて外部信号を内部信号に変換する内部信号生成部を備えることができる。

また、本発明によるドメイン・クロッシング回路は、リセット信号の解除に応答して内部クロックをカウントし内部コードを出力する内部カウンタと、前記リセット信号の入力を受けて前記内部クロックと外部クロックとのタイミング差の分だけ遅延させ出力するレプリカ遅延部と、該レプリカ遅延部から出力される遅延リセット信号の解除に応答して前記外部クロックをカウントし外部コードを出力する外部カウンタと、前記内部コードおよび前記外部コードを利用して外部ターミネーション命令を内部ターミネーション命令に変換する内部信号生成部を備えることができる。

また、本発明によるドメイン・クロッシング方法は、内部クロックと外部クロックとのタイミング差の分だけリセット信号を遅延させ、遅延リセット信号を生成するステップと、リセット信号の解除に応答して内部クロックをカウントし内部コードを生成するステップと、遅延リセット信号の解除に応答して外部クロックをカウントし外部コードを生成するステップと、内部コードおよび外部コードを利用して外部信号を内部信号に変換するステップを含むことができる。

従来のドメイン・クロッシング回路では、レプリカ遅延部にトグリングする信号である内部クロックが入力されたため、この部分で多くの電流消費が生じた。

しかし本発明のドメイン・クロッシング回路では、レベル信号のリセット信号がレプリカ遅延部に入力される。したがってレプリカ遅延部で消費する電流量が減少し、ドメイン・クロッシング回路全体の電流消費が減少するという長所がある。

また、トグリングする信号でなく、レベル信号であるリセット信号を、レプリカ遅延部を介して遅延させる方式で、内部カウンタと外部カウンタとの動作タイミングを設定するため、パワーノイズ等が発生したとしてもレプリカ遅延部の遅延値には格別の影響がないという長所がある。

外部から入力されたターミネーション命令を内部命令に変換する従来のドメイン・クロッシング回路を図示した図である。 図１のダイナミック制御部１３１の動作を説明するための図である。 図２のＷＴ＿ｓｔａｒｔｐパルス信号に対する理解のための図である。 図１のノーマル制御部１３２の動作を説明するための図である。 図４のＯＤＴ＿ｓｔａｒｔｐ信号とＯＤＴ＿ｅｎｄｐ信号の理解のための図である。 本発明によるドメイン・クロッシング回路の一実施形態の構成図である。 図６のレプリカ遅延部６０２の一実施形態を図示した図である。 本発明によるドメイン・クロッシング回路の動作を図示したタイミング図である。 本発明によるドメイン・クロッシング回路の非同期モード時の動作を図示したタイミング図である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の好ましい実施形態を、添付した図を参照して説明する。

図６は、本発明によるドメイン・クロッシング回路の一実施形態の構成図である。

本発明によるドメイン・クロッシング回路は、クロック分配部６０１、レプリカ遅延部６０２、内部カウンタ６１０、外部カウンタ６２０、および内部信号生成部６３０を備え構成される。

クロック分配部６０１は、内部クロックＤＬＬＣＬＫ１の入力を受けて、リセット信号ＲＳＴが解除されるまでクロックＤＬＬＣＬＫ２のトグルを止める。そしてリセット信号ＲＳＴが解除されるとトグリングする内部クロックＤＬＬＣＬＫ２を出力する。すなわち、ＤＬＬＣＬＫ１とＤＬＬＣＬＫ２は、同一の内部クロックであるが、ＤＬＬＣＬＫ２は、リセット信号ＲＳＴの解除まではトグルせず、一定のレベルを維持するという点だけが相異する。

背景技術の部分で説明した従来のドメイン・クロッシング回路では、内部クロックＤＬＬＣＬＫ２および外部クロックＥＸＴＣＬＫがトグルし始める時点の差によって、内部カウンタ１１０と外部カウンタ１２０との動作時点の差を調整した。したがってリセット時に内部クロックＤＬＬＣＬＫ２をトグリングできないようにし、リセット信号ＲＳＴの解除と同時に内部クロックＤＬＬＣＬＫ２をトグリングさせるクロック分配部１０１が必須の構成要素であった。

しかし、本発明のドメイン・クロッシング回路は、リセット信号ＲＳＴと遅延されたリセット信号ＲＳＴ＿ＤＬＹ（本発明における「遅延リセット信号」に相当する）の解除時点の差によって、内部カウンタ６１０と外部カウンタ６２０との動作時点の差を調整する。したがって、本発明によるドメイン・クロッシング回路は、クロック分配部６０１なく実施することもできる。すなわち、内部クロックＤＬＬＣＬＫ１を直接内部カウンタ６１０に入力してもかまわない。ただし、クロック分配部６０１が備えられると、リセット時に内部カウンタ６１０で入力される内部クロックＤＬＬＣＬＫ２のトグリングを防ぎ、むだな電流消費を減少させるため、クロック分配部６０１を備えるのが電流消費の側面で有利である。

レプリカ遅延部６０２は、リセット信号ＲＳＴを内部クロックＤＬＬＣＬＫ２と外部クロックＥＸＴＣＬＫのタイミング差の分だけ遅延させ出力する。すなわち、レプリカ遅延部６０２は、内部クロックＤＬＬＣＬＫ２と外部クロックＥＸＴＣＬＫとのタイミング差をモデリング（ｍｏｄｅｌｉｎｇ）しておく遅延回路である。従来のレプリカ遅延部１０２は、トグリングするクロックＤＬＬＣＬＫ２を遅延させたため、多くの電流を消費したが、本発明のレプリカ遅延部６０２は、レベル信号のリセット信号ＲＳＴを遅延させる。したがって電流をほとんど消費せず、パワーノイズ（ｐｏｗｅｒ ｎｏｉｓｅ）等が印加されても遅延値には格別の影響がないという長所がある。リセット信号ＲＳＴは、ドメイン・クロッシング回路が動作しない期間ではイネーブルされ、ドメイン・クロッシング回路が動作する期間ではディセーブルされる信号である。例えば、メモリ装置がクロックと関係なく動作する非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）モードでは、ドメイン・クロッシング回路が動作する必要がないためリセット信号ＲＳＴはイネーブルされる。

内部カウンタ６１０は、リセット信号ＲＳＴの解除に応答して内部クロックＤＬＬＣＬＫ２をカウントし内部コードＤＬＬＣＮＴ＜２：０＞を出力する。

リセット信号ＲＳＴがイネーブルされている間は、内部カウンタ６１０は、内部クロックＤＬＬＣＬＫ２をカウントせず、内部コードＤＬＬＣＮＴ＜２：０＞は、初期値に初期化されている。内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞は、ドメイン・クロッシング回路が適用されるシステムのタイミングパラメータ値に応じて定められる値の分だけ初期値の差を有する。図示された実施形態では、外部コードＥＸＴＣＮＴ＜２：０＞の初期値は０で固定したまま、内部コードＤＬＬＣＮＴ＜２：０＞の初期値をタイミングパラメータに応じて調整するように構成した。タイミングパラメータとは、レイテンシ（ｌａｔｅｎｃｙ）情報などを意味するが、これは内部信号生成部６３０で変換する信号がいかなる信号なのかによって異なり得る。例えば、内部信号生成部６３０が、外部ＯＤＴ命令を内部ＯＤＴ命令に変換する場合にはキャスライトレイテンシ（ＣＷＬ：Ｃａｓ Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）がタイミングパラメータになるものであり、内部信号生成部６３０が外部リード（ｒｅａｄ）命令を内部リード命令に変換する場合にはキャスレイテンシ（ＣＬ：Ｃａｓ Ｌａｔｅｎｃｙ）がタイミングパラメータになるものである。

外部カウンタ６２０は、レプリカ遅延部６０２を介して遅延されたリセット信号ＲＳＴ＿ＤＬＹの解除に応答して外部クロックＥＸＴＣＬＫをカウントし外部コードを出力する。リセット信号ＲＳＴ＿ＤＬＹがイネーブルされている間は外部クロックＥＸＴＣＬＫをカウントせず、外部コードＥＸＴＣＮＴ＜２：０＞もやはり初期値に初期化されている。本発明での外部カウンタは、レプリカ遅延部を介して遅延されたリセット信号の解除に応答して外部クロックをカウントし始める。したがって、外部カウンタ６２０は、内部カウンタ６１０が動作を始めて外部クロックＥＸＴＣＬＫと内部クロックＤＬＬＣＬＫ２とのタイミング差が反映された時間が経過した後にカウントされ始める。

外部クロックＥＸＴＣＬＫは、外部から入力されるクロックを、クロックバッファ回路を介してＣＭＯＳレベルに変更させたクロックを意味する。例えば、メモリ装置のコマンドバッファ（ｃｏｍｍａｎｄ ｂｕｆｆｅｒ）等では外部から入力されるクロックを利用してコマンド（命令）を受けるが、外部クロックＥＸＴＣＬＫとは、外部から入力されコマンドバッファ等で使用される前記クロックのことである。内部クロックＤＬＬＣＬＫ１は外部から入力されたクロックが遅延ロックループ（ＤＬＬ）等を介して加工されたクロックであるのに反して、外部クロックＥＸＴＣＬＫは、そのような加工がなされていないという点で内部クロックＤＬＬＣＬＫ１と外部クロックＥＸＴＣＬＫとは互いに異なる。

メモリ装置内には種々の外部クロックが使用されるが、外部カウンタに入力される外部クロックＥＸＴＣＬＫとしては、非同期モード時にはトグルしないクロックを使用するのが好ましい。非同期モード時にもトグルするクロックを使用するとクロックのトグルによって、むだな電流が浪費され得るためである。

内部信号生成部６３０内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞を利用し外部信号を内部信号に変換して出力する。

外部信号は、チップ外部から入力される外部クロック基準のタイミング情報を有している信号を意味し、内部信号は、そのような外部信号を内部クロック基準のタイミングに変換した信号を意味する。

例えば、メモリ装置の外部から外部クロックに同期したリード命令が印加されると、メモリ装置はこれに応じてリード動作を行わなければならないが、メモリ装置は内部クロックを基準として動作をするため、リード動作の時点を内部的に規定するための内部リード命令が必要である。ここでの外部リード命令が前記外部信号に対応し、内部リード命令が前記内部信号に対応する。

ドメイン・クロッシング回路が、外部ＯＤＴ命令を内部ＯＤＴ命令に変換するドメイン・クロッシング回路であれば、背景技術の部分で説明したように内部信号生成部は、内部命令のノーマルターミネーション命令ＯＤＴＥＮを生成するノーマル制御部１３２と、内部命令であるダイナミックターミネーション命令ＤＹＮＡＭＩＣ ＯＤＴＥＮを生成するダイナミック制御部１３１とを備え構成され得る。

ドメイン・クロッシング回路が、どのような外部の信号を内部の信号に変換するのかに応じて内部信号生成部６３０の構成は種々に変わり得る。どのような信号を変換したとしても一般的に内部信号生成部は、内部コードＤＬＬＣＮＴ＜２：０＞が、外部信号の印加時点での外部コードＥＸＴＣＮＴ＜２：０＞と同じになる時点で内部信号を活性化する方法を使用して、外部信号を内部信号に変換する。カウントされた内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞を利用して外部の信号命令等を内部の信号命令等に変換する内部信号生成部６３０を、変換しようとする信号にふさわしく構成するのは、本発明が属する技術分野で通常の知識を有する者ならば容易にできるものに該当するため、ここではこれ以上の詳細な説明を省略する。

図７は、図６のレプリカ遅延部６０２の一実施形態を図示した図である。

図に示された通り、レプリカ遅延部６０２は、リセット信号ＲＳＴを内部クロックＤＬＬＣＬＫ１に同期させて出力する同期化部７１０と、同期化部７１０から出力される信号ＲＳＴ＿ＡＬＩＧＮを遅延させ出力する遅延部７２０を備え構成され得る。

レプリカ遅延部６０２は、内部クロックＤＬＬＣＬＫ１と外部クロックＥＸＴＣＬＫとのタイミング差を反映する所で、内部クロックＤＬＬＣＬＫ１のカウント開始時点からどれだけの時間後に外部クロックＥＸＴＣＬＫのカウントを開始するのかを決定する所である。したがって同期化部７１０を利用してリセット信号ＲＳＴを内部クロックに同期させた後、遅延部７２０を利用して遅延をさせると、内部クロックＤＬＬＣＬＫ１と外部クロックＥＸＴＣＬＫとの時間差は、一層正確に反映され得る。

レプリカ遅延部６０２の同期化部７１０は、図示されたようにＤフリップフロップＤＦＦと同じ回路で構成され得る。

図８は、本発明によるドメイン・クロッシング回路の動作を図示したタイミング図である。

リセット信号ＲＳＴ、ＲＳＴ＿ＤＬＹがイネーブルされている間、内部カウンタ６１０および外部カウンタ６２０はカウント動作をせず、内部コードＤＬＬＣＮＴ＜２：０＞は５の値に、外部コードＥＸＴＣＮＴ＜２：０＞は０の値に初期化される。まず内部カウンタ６１０に入力されるリセット信号ＲＳＴがディセーブルされ、内部コードＤＬＬＣＮＴ＜２：０＞がカウントされ始める。そしてレプリカ遅延部６０２を経たリセット信号ＲＳＴ＿ＤＬＹがディセーブルされ、これに応答して外部コードＥＸＴＣＮＴ＜２：０＞がカウントされ始める。

本発明は、従来と異なりリセット信号ＲＳＴがレプリカ遅延部６０２を介するようにする方式を使用し内部カウンタ６１０および外部カウンタ６２０の動作時点を決定するが、結局、内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞は従来と同様に生成される。したがってこのような内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞を使用すれば、従来のように外部信号を内部信号に変換することができる。

図９は、本発明によるドメイン・クロッシング回路の非同期モード時の動作を図示したタイミング図である。

ドメイン・クロッシング回路が内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞をカウントする間に、ドメイン・クロッシング回路が適用されたメモリ装置が非同期モード（ａｓｙｎｃｈｒｏｎｏｕｓ ｍｏｄｅ）に入ると、リセット信号（ＲＳＴ、ＲＳＴ＿ＤＬＹ）はイネーブルされる。その結果、内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞は、５と０の初期値に初期化される。

そして、非同期モードが終了し、改めて同期モード（ｓｙｎｃｈｒｏｎｏｕｓ ｍｏｄｅ）に入ると、リセット信号ＲＳＴ、ＲＳＴ＿ＤＬＹが順にディセーブルされ、内部コードＤＬＬＣＮＴ＜２：０＞が先にカウントされ始め、次いで外部コードＥＸＴＣＮＴ＜２：０＞がカウントされ始める。

すなわち、本発明の内部カウンタ６１０および外部カウンタ６２０は、動作中に非同期モードに入り、改めて同期モードに入ったとしても、内部コードＤＬＬＣＮＴ＜２：０＞および外部コードＥＸＴＣＮＴ＜２：０＞を正しく生成することが可能である。その結果、本発明のドメイン・クロッシング回路は、同期モードにおいて、常に、外部信号を内部信号に正しく変換することができる。

本発明の技術思想は、前記望ましい実施形態によって具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためであるものではないことを注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。

６０１ クロック分配部
６０２ レプリカ遅延部
６１０ 内部カウンタ
６２０ 外部カウンタ
６３０ 内部信号生成部
７２０ 遅延部

Claims (19)

1. リセット信号の解除に応答して内部クロックをカウントし内部コードを出力する内部カウンタと、
   前記リセット信号の入力を受けて、前記リセット信号を前記内部クロックと外部クロックとのタイミング差の分だけ遅延させた遅延リセット信号を出力するレプリカ遅延部と、
   該レプリカ遅延部から出力される前記遅延リセット信号の解除に応答して前記外部クロックをカウントし外部コードを出力する外部カウンタと、
   前記内部コードおよび前記外部コードを利用して外部信号を内部信号に変換する内部信号生成部と、
   を備えることを特徴とするドメイン・クロッシング回路。
2. 前記内部コードの初期値と前記外部コードの初期値とには差があり、
   前記初期値の差は、前記ドメイン・クロッシング回路が適用されるシステムのタイミングパラメータに応じて定められることを特徴とする請求項１に記載のドメイン・クロッシング回路。
3. 前記タイミングパラメータは、レイテンシ情報であることを特徴とする請求項２に記載のドメイン・クロッシング回路。
4. 前記レプリカ遅延部は、
   前記リセット信号を前記内部クロックに同期させて出力する同期化部と、
   前記同期化部から出力される信号を遅延させる遅延部と、
   を備えることを特徴とする請求項１に記載のドメイン・クロッシング回路。
5. 前記内部信号生成部は、前記内部コードの値が前記外部信号の印加時点での外部コードの値と同一となる時点で、前記内部信号をイネーブルすることを特徴とする請求項１に記載のドメイン・クロッシング回路。
6. 前記リセット信号の解除前には前記内部カウンタに前記内部クロックを供給せず、前記リセット信号の解除以後に前記内部カウンタに前記内部クロックを供給するクロック分配部をさらに備えることを特徴とする請求項１に記載のドメイン・クロッシング回路。
7. 前記外部クロックは、非同期モードの動作時にはディセーブルされて前記外部カウンタに入力されることを特徴とする請求項１に記載のドメイン・クロッシング回路。
8. 前記リセット信号は、前記ドメイン・クロッシング回路が動作しない期間の間にイネーブルされ、該期間は非同期モードの期間を含むことを特徴とする請求項１に記載のドメイン・クロッシング回路。
9. リセット信号の解除に応答して内部クロックをカウントし内部コードを出力する内部カウンタと、
   前記リセット信号の入力を受けて、前記リセット信号を前記内部クロックと外部クロックとのタイミング差の分だけ遅延させた遅延リセット信号を出力するレプリカ遅延部と、
   該レプリカ遅延部から出力される前記遅延リセット信号の解除に応答して前記外部クロックをカウントし外部コードを出力する外部カウンタと、
   前記内部コードおよび前記外部コードを利用して外部ターミネーション命令を内部ターミネーション命令に変換する内部信号生成部と、
   を備えるドメイン・クロッシング回路。
10. 前記内部コードの初期値と前記外部コードの初期値とには差があり、
    前記初期値の差は、キャスライトレイテンシ（ＣＷＬ）に応じて定められることを特徴とする請求項９に記載のドメイン・クロッシング回路。
11. 前記レプリカ遅延部は、
    前記リセット信号を前記内部クロックに同期させ出力する同期化部と、
    前記同期化部から出力される信号を遅延させる遅延部と、
    を備えることを特徴とする請求項９に記載のドメイン・クロッシング回路。
12. 前記内部信号生成部は、
    外部ノーマルターミネーション命令を変換してノーマルターミネーション命令を生成し、
    外部ライト命令を変換して内部ダイナミックターミネーション命令を生成することを特徴とする請求項９に記載のドメイン・クロッシング回路。
13. 前記リセット信号の解除前には前記内部カウンタに前記内部クロックを供給せず、前記リセット信号の解除以後に前記内部カウンタに前記内部クロックを供給するクロック分配部をさらに備えることを特徴とする請求項９に記載のドメイン・クロッシング回路。
14. 前記外部クロックは、非同期モードの動作時には非活性化されて前記外部カウンタに入力されることを特徴とする請求項９に記載のドメイン・クロッシング回路。
15. 前記リセット信号は、前記ドメイン・クロッシング回路が動作しない期間の間にイネーブルされ、該期間は非同期モードの期間を含むことを特徴とする請求項９に記載のドメイン・クロッシング回路。
16. 内部クロックと外部クロックとのタイミング差の分だけリセット信号を遅延させた遅延リセット信号を生成する第ａステップと、
    前記リセット信号の解除に応答して前記内部クロックをカウントし内部コードを生成する第ｂステップと、
    前記遅延リセット信号の解除に応答して前記外部クロックをカウントし外部コードを生成する第ｃステップと、
    前記内部コードおよび前記外部コードを利用して外部信号を内部信号に変換する第ｄステップと、
    を含むことを特徴とするドメイン・クロッシング方法。
17. 前記内部コードの初期値と前記外部コードの初期値とには差があり、
    前記初期値の差は、システムのタイミングパラメータに応じて定められることを特徴とする請求項１６に記載のドメイン・クロッシング方法。
18. 前記タイミングパラメータは、レイテンシ情報であることを特徴とする請求項１７に記載のドメイン・クロッシング方法。
19. 前記第ｄステップでは、前記内部コードの値が前記外部信号の印加時点での前記外部コードの値と同一となる時点で、前記内部信号をイネーブルすることを特徴とする請求項１６に記載のドメイン・クロッシング方法。

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