JP5096721B2

JP5096721B2 - 同期式半導体メモリ素子の遅延固定ループ及びその駆動方法。

Info

Publication number: JP5096721B2
Application number: JP2006269572A
Authority: JP
Inventors: 泳峻丘; 錫徹尹
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2005-09-29
Filing date: 2006-09-29
Publication date: 2012-12-12
Anticipated expiration: 2026-09-29
Also published as: KR100815185B1; JP2007095283A; KR20070036643A; US7489170B2; US20070069783A1

Description

本発明は、半導体回路の技術に関し、特に同期式半導体メモリ素子の遅延固定ループ（ＤＬＬ）に関する。

最近の半導体メモリ分野の主なイシューは、集積度から動作速度へと変化している。これに応じて、ＤＤＲＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａＲａｔｅＳｙｎｃｈｒｏｎｏｕｓＤＲＡＭ），ＲＡＭＢＵＳＤＲＡＭ等の高速同期式メモリが、半導体メモリ分野の新しい代表として浮上している。

同期式メモリは、外部のシステムクロックに同期して動作するメモリを称し、ＤＲＡＭのうちでは、現在、量産メモリ市場の主流をなしているＳＤＲＡＭがこれに属する。ＳＤＲＡＭは、入／出力動作をクロックの立ち上がりエッジに同期し、クロック周期毎に一回のデータアクセスを行うようになる。一方、ＤＤＲＳＤＲＡＭ等の高速同期式メモリは、クロックの立ち上がりエッジだけでなく、立ち下がりエッジにも、入／出力動作が同期し、クロック周期毎に２回のデータアクセスが可能である。

通常、半導体メモリを始め、各種のシステムや回路において、クロックは動作タイミングを合せるためのレファレンスとして用いられており、エラーなくより速い動作を補償するために用いられることもある。

外部から入力されるクロックが内部回路で用いられるとき、内部回路による時間遅延（クロックスキュー）がやむを得ず発生するが、このようなクロックスキューを補うため、ＰＬＬ，ＤＬＬ等のクロック同期化のための回路が広く用いられている。

特にＤＬＬは、既存に用いられてきた位相固定ループ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ，ＰＬＬ）に比べ、雑音の影響が少ないという長所があり、ＤＤＲＳＤＲＡＭを始めとする、同期式半導体メモリにおいて広く用いられている。同期式半導体メモリ素子で、ＤＬＬは、基本的に外部クロックを受けてクロック経路の遅延成分を補償して予め遅延値を反映することによって、データの出力が外部クロックと同期するようにする機能を有する（例えば、特許文献１参照）。
特開２００３‐１１４７３４号公報

図１は、従来技術に係るＤＤＲＳＤＲＡＭのＤＬＬを示すブロック図である。

同図に示すように、従来技術に係るＤＤＲＳＤＲＡＭのＤＬＬは、クロックイネーブル信号ｃｋｅに応答し、マイナス外部クロック／ＣＬＫの立ち上がりエッジを受け、内部クロックｆｃｌｋｔ２を生成する第１クロックバッファ１１０と、プラス外部クロックＣＬＫの立ち上がりエッジを受けて内部クロックｒｃｌｋｔ２を生成する第２クロックバッファ１２０と、内部クロックｆｃｌｋｔ２を入力とする第１遅延ライン１３０と、内部クロックｒｃｌｋｔ２を入力とする第２遅延ライン１４０と、第２遅延ライン１４０の出力クロックに対して実際のクロック経路及びデータ経路と同じ遅延条件を反映する遅延モデル１９０と、遅延モデル１９０から出力されたフィードバッククロックｆｂ＿ｃｌｋ、及び内部クロックｒｃｌｋｔ２の位相を比較する位相コンパレータ１７０と、位相コンパレータ１７０の出力信号に応答して第１遅延ライン１３０及び第２遅延ライン１４０の遅延量を決定する遅延ラインコントローラ１８０と、第１遅延ライン１３０の出力クロックを受信し、ＤＬＬクロックｆｃｌｋ＿ｄｌｌとして駆動する第１ＤＬＬドライバー１５０と、第２遅延ライン１４０の出力クロックを受信し、ＤＬＬクロックｒｃｌｋ＿ｄｌｌとして駆動する第２ＤＬＬドライバー１６０とを備える。

ここで、遅延モデル１９０は、ダミークロックバッファ、ダミー出力バッファ、ダミーロード等を備え、メモリ素子内のクロックパースと同じ遅延条件を有しており、レプリカ回路（ｒｅｐｌｉｃａｃｉｒｃｕｉｔ）ともよく呼ばれている。

以下、上記のように構成された従来のＤＬＬの動作を説明する。

まず、第１クロックバッファ１１０は、マイナス外部クロック／ＣＬＫの立ち上がりエッジを受けてパルシングする内部クロックｆｃｌｋｔ２を発生させ、第２クロックバッファ１２０は、プラス外部クロックＣＬＫの立ち上がりエッジを受けてパルシングする内部クロックｒｃｌｋｔ２を発生させる。

初期動作の際、内部クロックｒｃｌｋｔ２は、初期遅延値を有する第２遅延ライン１４０を経た後、再び遅延モデル１９０を経て予定した遅延値の分遅延され、フィードバッククロックｆｂ＿ｃｌｋとして出力される。

一方、位相コンパレータ１７０は、基準クロックである内部クロックｒｃｌｋｔ２のクロックエッジとフィードバッククロックｆｂ＿ｃｌｋのクロックエッジとを比較してその結果を出力し、遅延ラインコントローラ１８０は、位相コンパレータ１７０の出力信号に応答して第１遅延ライン１３０及び第２遅延ライン１４０の遅延量を調節する。

その後、遅延量が制御されたフィードバッククロックｆｂ＿ｃｌｋ及び内部クロックｒｃｌｋｔ２の位相を周期的に比較し、両クロックが最小のジッター（ｊｉｔｔｅｒ）を有する瞬間、遅延固定（ｌｏｃｋｉｎｇ）が実行されるようになる。

一方、従来のＤＬＬの第１クロックバッファ１１０は、クロックイネーブル信号ｃｋｅの制御を受けている。すなわち、第２クロックバッファ１２０は、クロックイネーブル信号ｃｋｅが論理レベルローへと非アクティブとなるプリチャージパワーダウンモードでイネーブル状態を維持するが、第１クロックバッファ１１０は、ディセーブルされて内部クロックｆｃｌｋｔ２の不要なトグルによる電流の消耗を低減させるようにしている。

プリチャージパワーダウンモードで、ＤＬＬにおける電流の消耗を最低化するためには、第２クロックバッファ１２０も同様にターンオフさせることが好ましい。しかしながら、プリチャージパワーダウンモードで、第２クロックバッファ１２０をターンオフさせると、セルフリフレッシュ脱出の後、２００クロック周期（通常、位相固定に必要とする時間）の以前に再びプリチャージパワーダウンモードに進入する場合、セルフリフレッシュ脱出の後、ＤＬＬ回路がリセットされた場合なら、遅延固定をなしていない状態で基準クロックを生成する第２クロックバッファ１２０がターンオフされるため、２００クロック周期以後も遅延固定をなすことができないという結果を招く。従って、第２クロックバッファ１２０は、プリチャージパワーダウンモードにおいてもイネーブル状態を維持せざるをえず、これに応じてプリチャージパワーダウンモードにおいてもＤＬＬ回路の電流の消耗量が大きく低減されなくなる。

本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、プリチャージパワーダウンモードにおける電流の消耗を最小化できる同期式半導体メモリ素子の遅延固定ループ及びその駆動方法を提供することにある。

上記の技術的な課題を達成するために本発明のうち請求項１に記載の発明は、プリチャージパワーダウンモードを示す第１信号と、ＤＬＬリセットの可否を示す第２信号とに応答して、クロックバッファイネーブル信号を生成するバッファ制御手段と、前記クロックバッファイネーブル信号を受信して外部クロックをバッファリングして基準クロックを生成するクロックバッファリング手段と、遅延固定となるまで前記基準クロックを遅延させ、遅延固定ループクロックとして出力するフィードバックループとを備えたことを特徴とする同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項２に記載の発明は、前記第１信号が、クロックイネーブル信号又はラスアイドル信号、又はその両信号であることを特徴とする請求項１に記載の同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項３に記載の発明は、前記第２信号が、前記フィードバックループから生成されたファーストモード信号であることを特徴とする請求項２に記載の同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項４に記載の発明は、クロックイネーブル信号及びファーストモード信号に応答し、クロックバッファイネーブル信号を生成するバッファ制御手段と、前記クロックバッファイネーブル信号に制御され、第１外部クロックをバッファリングして基準クロックを生成する第１クロックバッファリング手段と、前記クロックイネーブル信号に制御され、第２外部クロックをバッファリングして内部クロックを生成する第２クロックバッファリング手段と、前記クロックイネーブル信号及びファーストモード信号を生成し、遅延固定となるときまで、前記基準クロック及び前記内部クロックを遅延させ、遅延固定ループクロックとして出力するフィードバックループとを備えたことを特徴とする同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項５に記載の発明は、前記バッファ制御手段が、前記クロックイネーブル信号、前記ファーストモード信号と一緒にラスアイドル信号をさらに受信することを特徴とする請求項４に記載の同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項６に記載の発明は、前記バッファ制御手段が、前記クロックイネーブル信号を入力とする第１インバータと、前記ファーストモード信号を入力とする第２インバータと、前記第第１インバータ及び第２インバータの出力信号と前記ラスアイドル信号とを入力として前記バッファイネーブル信号を出力するＮＡＮＤゲートとを備えたことを特徴とする請求項５に記載の同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項７に記載の発明は、前記第１外部クロックが、プラス外部クロックであり、前記第２外部クロックが、マイナス外部クロックであることを特徴とする請求項４に記載の同期式半導体メモリ素子の遅延固定ループを提供する。また、請求項８に記載の発明は、クロックイネーブル信号及びファーストモード信号に応答してクロックバッファイネーブル信号を生成するステップと、前記クロックバッファイネーブル信号に制御され、第１外部クロックをバッファリングして基準クロックを生成するステップと、前記クロックイネーブル信号に制御され、第２外部クロックをバッファリングして内部クロックを生成するステップと、遅延固定となるまで前記基準クロック及び前記内部クロックを遅延させ、遅延固定ループクロックとして出力するステップとを含み、前記基準クロック及び前記内部クロックの遅延にあたって、前記ファーストモード信号を生成することを特徴とする同期式半導体メモリ素子の遅延固定ループの駆動方法を提供する。また、請求項９に記載の発明は、プリチャージパワーダウンモードを示す第１制御信号及びＤＬＬリセットの可否を示す第２制御信号に応答し、クロックバッファイネーブル信号を生成するバッファ制御手段と、前記クロックバッファイネーブル信号に制御されたクロックバッファとを含む遅延固定ループを備えたことを特徴とする同期式半導体メモリ素子を提供する。また、請求項１０に記載の発明は、前記クロックバッファが、外部クロックをバッファリングし、基準クロックを生成することを特徴とする請求項９に記載の同期式半導体メモリ素子を提供する。また、請求項１１に記載の発明は、前記第１制御信号が、クロックイネーブル信号又はラスアイドル信号、又はその両信号であることを特徴とする請求項９に記載の同期式半導体メモリ素子を提供する。また、請求項１２に記載発明は、前記第２制御信号が、前記フィードバックループから生成されたファーストモード信号であることを特徴とする請求項１１に記載の同期式半導体メモリ素子を提供する。

最近の半導体素子の開発において、最も重要な消耗電力の観点において、本発明は、プリチャージパワーダウンモードにおける不要な電流の消耗を最小化することができるため、モバイル装置用の低電力メモリの開発に大きな効果を与えると期待される。

以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。

図２は、本発明の実施形態に係るＤＤＲＳＤＲＡＭのＤＬＬを示すブロック図である。

同図に示すように、本実施形態に係るＤＤＲＳＤＲＡＭのＤＬＬは、第１クロックバッファ２１０及び第２クロックバッファ２２０、第１遅延ライン２３０及び第２遅延ライン２４０、第１ＤＬＬドライバー２５０及び第２ＤＬＬドライバー２６０、遅延モデル２９０、位相コンパレータ２７０、遅延ラインコントローラ２８０を備えており、前記図１に示した従来のＤＬＬと類似した構成を成している。従って、これらのそれぞれの構成及び動作については詳細な説明を省略することにする。

但し、本実施形態に係るＤＤＲＳＤＲＡＭのＤＬＬは、クロックバッファイネーブル信号ｂｕｆ＿ｅｎを生成するためのクロックバッファコントローラ２００をさらに備えている。

クロックバッファコントローラ２００は、クロックイネーブル信号ｃｋｅ及びファーストモード信号ｆａｓｔ＿ｍｏｄｅに応答してクロックバッファイネーブル信号ｂｕｆ＿ｅｎを生成し、動作モード及びＤＬＬ回路の動作状態に応じて前記第１クロックバッファ２１０及び第２クロックバッファ２２０をイネーブル／ディセーブルさせる役割を果す。

クロックバッファコントローラ２００に入力されるファーストモード信号ｆａｓｔ＿ｍｏｄｅは、ＤＬＬ加速化動作を制御する信号であり、位相コンパレータ２７０から出力される。位相コンパレータ２７０で、内部クロックｒｃｌｋｔ２とフィードバッククロックｆｂ＿ｃｌｋとの位相を比較した結果、両クロックの位相の差が大きいと判断されると、ファーストモード信号ｆａｓｔ＿ｍｏｄｅを論理レベルハイにアクティブにさせ、第１遅延ライン２３０及び第２遅延ライン２４０の遅延の程度を一気に大きく増加させて両クロックの位相差をさらに早く合わせ、両クロックの位相差が特定の値以下となる場合、ファーストモード信号ｆａｓｔ＿ｍｏｄｅを論理レベルローに非アクティブにさせ、遅延固定となるまで第１遅延ライン２３０及び第２遅延ライン２４０の遅延量をファーストモードの場合より少なくする。セルフフレッシュ脱出の後、ＤＬＬ回路がリセットされる場合には、ＤＬＬ加速化動作が進行するため、ファーストモード信号ｆａｓｔ＿ｍｏｄｅは、ＤＬＬ回路のリセット可否を判断することができる指標となる。

図３は、図２のクロックバッファコントローラ２００のロジック実現例を示す回路図である。

同図に示すように、クロックバッファコントローラ２００は、クロックイネーブル信号ｃｋｅを入力とするインバータＩＮＶ１０と、ファーストモード信号ｆａｓｔ＿ｍｏｄｅを入力とするインバータＩＮＶ１１と、インバータＩＮＶ１０の出力信号、インバータＩＮＶ１１の出力信号及びラスアイドル信号ｒａｓｉｄｌｅを入力としてバッファイネーブル信号ｂｕｆ＿ｅｎを出力するＮＡＮＤゲートＮＡＮＤ１０を備える。

ここで、ラスアイドル信号ｒａｓｉｄｌｅは、ロー（ｒｏｗ）がアイドル状態にある場合、論理レベルがハイにアクティブになる信号であり、場合によっては、ラスアイドル信号ｒａｓｉｄｌｅを用いずに、クロックイネーブル信号ｃｋｅ及びファーストモード信号ｆａｓｔ＿ｍｏｄｅのみでバッファイネーブル信号ｂｕｆ＿ｅｎを生成することができる。

まず、ＤＬＬ回路が位相固定に達した後、チップがプリチャージパワーダウンモードに進入した場合を説明する。このとき、クロックイネーブル信号ｃｋｅは論理レベルローを示し、ラスアイドル信号ｒａｓｉｄｌｅは論理レベルハイを示し、ファーストモード信号ｆａｓｔ＿ｍｏｄｅは論理レベルローを示す。従って、バッファイネーブル信号ｂｕｆ＿ｅｎは、論理レベルローに非アクティブとなり、結局、バッファイネーブル信号ｂｕｆ＿ｅｎに制御される第２クロックバッファ２２０−基準クロックである内部クロックｒｃｌｋｔ２を生成する−が、ディセーブルされて不要な電流の消耗を防止する。もちろん、クロックイネーブル信号ｃｋｅは、論理レベルローであるため、第１クロックバッファ２１０もまたディセーブルされる状態である。

一方、セルフリフレッシュ脱出の後、ＤＬＬ回路がリセットされた後、２００クロック周期を過ぎる前に、チップがプリチャージパワーダウンモードに進入した場合には、ＤＬＬ回路が加速化動作を行う状態である。このとき、ファーストモード信号ｆａｓｔ＿ｍｏｄｅは、論理レベルハイにアクティブになった状態であるため、チップがプリチャージパワーダウンモードに進入することによってクロックイネーブル信号ｃｋｅは、論理レベルローに遷移し、ラスアイドル信号ｒａｓｉｄｌｅは、論理レベルハイを示してもバッファイネーブル信号ｂｕｆ＿ｅｎは、論理レベルハイを維持するようになる。バッファイネーブル信号ｂｕｆ＿ｅｎは、ファーストモード信号ｆａｓｔ＿ｍｏｄｅが論理レベルローに遷移する時までＤＬＬ回路が正常に動作するようにすることによってチップの誤動作を防止できる。

以上で、説明したように、本実施形態によると、チップがプリチャージパワーダウンモードに進入した場合、チップの誤動作を防止し、かつ、ＤＬＬ回路の不要な電流の消耗を最小化できる。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、前述した実施形態では、ＤＤＲＳＤＲＡＭのＤＬＬを一例として説明したが、本発明のＤＬＬは、他の同期式半導体メモリにも適用することができる。

また、前述した実施形態で実現されたクロックバッファコントローラ２００は、その入力の種類及びアクティブ極性の変化につれて、その実現形態が変わることになる。例えば、前述した実施形態では、プリチャージパワーダウンモードを示す信号としてクロックイネーブル信号ｃｋｅ及びラスアイドル信号ｒａｓｉｄｌｅを利用したが、プリチャージパワーダウンモードを示すことのできるその他の信号を利用することもできる。また、前述した実施形態では、ＤＬＬ回路のリセット可否を示す指標信号としてファーストモード信号ｆａｓｔ＿ｍｏｄｅを利用したが、ＤＬＬ回路のリセット可否を示す指標信号としてその他の信号を利用することもできる。

<予備情報>
なお、本発明の課題解決のためには、プリチャージパワーダウンモードを示す第１制御信号及びＤＬＬリセットの可否を示す第２制御信号に応答し、クロックバッファイネーブル信号を生成するバッファ制御手段と、前記クロックバッファイネーブル信号に制御されたクロックバッファを含む遅延固定ループとを備えたことを特徴とする同期式半導体メモリ素子も考えられる。

従来技術に係るＤＤＲＳＤＲＡＭのＤＬＬを示すブロック図である。本発明の実施形態に係るＤＤＲＳＤＲＡＭのＤＬＬを示すブロック図である。図２のクロックバッファコントローラのロジックの実現例を示す回路図である。

符号の説明

２００クロックバッファコントローラ
ｆａｓｔ＿ｍｏｄｅファーストモード信号
ｃｋｅクロックイネーブル信号
ｒａｓｉｄｌｅラスアイドル信号

Claims

プリチャージパワーダウンモードを示す第１信号と、ＤＬＬリセットの可否を示す第２信号とに応答して、クロックバッファイネーブル信号を生成するバッファ制御手段と、
前記クロックバッファイネーブル信号により制御され、外部クロックをバッファリングして基準クロックを生成する第１クロックバッファリング手段と、
前記第１信号により制御され、外部クロックをバッファリングして内部クロックを生成する第２クロックバッファリング手段と、
遅延固定となるまで前記基準クロックを遅延させ、遅延固定ループクロックとして出力するフィードバックループと
を備えたことを特徴とする同期式半導体メモリ素子の遅延固定ループ。
前記第１信号が、クロックイネーブル信号又はラスアイドル信号、又はその両信号であることを特徴とする請求項１に記載の同期式半導体メモリ素子の遅延固定ループ。
前記第２信号が、前記フィードバックループから生成されたファーストモード信号であることを特徴とする請求項２に記載の同期式半導体メモリ素子の遅延固定ループ。
クロックイネーブル信号及びファーストモード信号に応答し、クロックバッファイネーブル信号を生成するバッファ制御手段と、
前記クロックバッファイネーブル信号に制御され、第１外部クロックをバッファリングして基準クロックを生成する第１クロックバッファリング手段と、
前記クロックイネーブル信号に制御され、第２外部クロックをバッファリングして内部クロックを生成する第２クロックバッファリング手段と、
前記ファーストモード信号を生成し、遅延固定となるときまで、前記基準クロック及び前記内部クロックを遅延させ、遅延固定ループクロックとして出力するフィードバックループと
を備えたことを特徴とする同期式半導体メモリ素子の遅延固定ループ。
前記バッファ制御手段が、前記クロックイネーブル信号、前記ファーストモード信号と一緒にラスアイドル信号をさらに受信することを特徴とする請求項４に記載の同期式半導体メモリ素子の遅延固定ループ。
前記バッファ制御手段が、
前記クロックイネーブル信号を入力とする第１インバータと、
前記ファーストモード信号を入力とする第２インバータと、
前記第１インバータ及び第２インバータの出力信号と前記ラスアイドル信号とを入力として前記バッファイネーブル信号を出力するＮＡＮＤゲートと
を備えたことを特徴とする請求項５に記載の同期式半導体メモリ素子の遅延固定ループ。
前記第１外部クロックが、プラス外部クロックであり、前記第２外部クロックが、マイナス外部クロックであることを特徴とする請求項４に記載の同期式半導体メモリ素子の遅延固定ループ。
クロックイネーブル信号及びファーストモード信号に応答してクロックバッファイネーブル信号を生成するステップと、
前記クロックバッファイネーブル信号に制御され、第１外部クロックをバッファリングして基準クロックを生成するステップと、
前記クロックイネーブル信号に制御され、第２外部クロックをバッファリングして内部クロックを生成するステップと、
遅延固定となるまで前記基準クロック及び前記内部クロックを遅延させ、遅延固定ループクロックとして出力するステップと
を含み、
前記基準クロック及び前記内部クロックの遅延にあたって、前記ファーストモード信号を生成することを特徴とする同期式半導体メモリ素子の遅延固定ループの駆動方法。
プリチャージパワーダウンモードを示す第１制御信号及びＤＬＬリセットの可否を示す第２制御信号に応答し、クロックバッファイネーブル信号を生成するバッファ制御手段と、
前記クロックバッファイネーブル信号に制御された第１クロックバッファと、
前記第１制御信号に制御された第２クロックバッファと
を含む遅延固定ループを備えたことを特徴とする同期式半導体メモリ素子。
前記クロックバッファが、外部クロックをバッファリングし、基準クロックを生成することを特徴とする請求項９に記載の同期式半導体メモリ素子。
前記第１制御信号が、クロックイネーブル信号又はラスアイドル信号、又はその両信号であることを特徴とする請求項９に記載の同期式半導体メモリ素子。
前記第２制御信号が、前記フィードバックループから生成されたファーストモード信号であることを特徴とする請求項１１に記載の同期式半導体メモリ素子。