KR101883652B1 - 반도체 장치 및 그 구동방법 - Google Patents

반도체 장치 및 그 구동방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치는, 준비 모드에서 노말 동작 모드로 신속하게 이행할 수 있고, 외부의 명령신호를 사용하지 않고 서로 다른 주파수를 가진 복수의 클럭을 동기시킬 수 있다.
본원 발명에 따른 반도체 장치는, 외부로부터 입력되는 서로 다른 주파수를 가진 복수의 클럭의 위상을 비교하여 위상비교신호를 출력하는 비교수단; 상기 복수의 클럭의 위상이 상이하면 상기 비교수단 내 복수의 클럭 중 어느 하나의 위상을 반전시키기 위한 위상 반전 제어신호를 생성하는 위상반전제어수단; 및 외부로부터 인가되는 클럭 인에이블 신호를 이용하여 상기 비교수단을 기동시키는 기동제어신호를 생성하는 기동제어수단을 포함한다.

Description

반도체 장치 및 그 구동방법{SEMICONDUCTOR DEVICE AND ITS DRIVING METHOD}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히 고속으로 동작하는 반도체 메모리 장치에서 요구되는 서로 다른 주파수를 가진 복수의 클럭을 신속하게 동기시킬 수 있는 회로에 관한 것이다.
복수의 반도체 메모리 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Control Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
이를 위해서, 최근에 개발되는 고속으로 동작하는 메모리 장치에서는 외부에서 인가되는 시스템 클럭의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계된다. 즉, 시스템 클럭의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.
하지만, 시스템 클럭은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클럭보다 두 배 빠른 주파수를 갖는 데이터 클럭이 필요하다. 즉, 데이터 입/출력을 위한 전용 클럭이 있어야 한다.
따라서, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클럭을 기준 클럭으로 사용하고, 데이터를 입/출력할 때에는 데이터 클럭을 기준 클럭으로 사용하여 데이터 클럭이 시스템 클럭보다 두 배의 주파수를 가지도록 제어한다.
즉, 시스템 클럭의 한 주기에서 데이터 클럭이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클럭의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클럭의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.
이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클럭을 기준으로 사용했던 종래의 DDR 동기식 메모리 장치와 달리 고속으로 동작하는 반도체 메모리 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클럭을 사용하여 데이터를 주고 받는다.
그러나, 만약 시스템 클럭과 데이터 클럭의 위상이 정렬되어 있지 않다면, 동작 커맨드와 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미하고 이는 곧 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작할 수 없다는 것을 의미한다.
따라서, 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 메모리 장치와 데이터 처리 장치 간 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.
여기서, 인터페이스 트레이닝(Interface Training)은 반도체 메모리 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.
이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클럭 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training), 및 쓰기 트레이닝(Write Training) 등으로 나누어진다. 이 중 클럭 정렬 트레이닝(Clock Alignment Training, WCK2CK training)에서 데이터 클럭과 시스템 클럭을 정렬하는 동작을 수행한다.
한편, 반도체 장치가 셀프 리프레쉬 모드시 시스템 클럭과 데이터 클럭은 외부에서 인가되지 않고 절전을 위하여 시스템 클럭 버퍼와 데이터 클럭 버퍼는 디저블되어 초기화되는 경우에 클럭 정렬 트레이닝 정보가 소멸된다. 따라서, 종래기술에 따르면, 셀프 리프레쉬 모드에서 이탈하게 되면, 클럭 정렬 트레이닝 모드 또는 자동 동기화 모드를 수행하여 노말 동작을 위하여 시스템 클럭과 데이터 클럭간의 위상을 비교한다. 이때, 클럭 정렬 트레이닝 모드 또는 자동 동기화 모드는 외부로부터의 명령 신호에 의하여 수행되고, 예컨대, 외부로부터의 명령 신호는 셀프 리프레쉬 모드에서 이탈하고 소정 시간 경과 후에 인가될 수 있으므로 클럭 정렬 트레이닝 모드시 노말 동작을 수행할 수 없어 반도체 메모리 장치의 성능에 영향을 준다.
본 발명은 준비 모드에서 노말 동작 모드로 신속하게 이행할 수 있는 반도체 장치 및 그 구동방법을 제공한다.
또한, 본 발명은 외부의 명령신호를 사용하지 않고 서로 다른 주파수를 가진 복수의 클럭을 동기시킬 수 있는 반도체 장치 및 그 구동방법을 제공한다.
본원의 제1 발명에 따른 반도체 장치는, 외부로부터 입력되는 시스템 클럭과 데이터 클럭을 입력받기 위한 클럭 입력부; 데이터 분주 클럭이 상기 시스템 클럭과 동일한 주파수를 갖도록 상기 데이터 클럭의 주파수를 분주하여 상기 데이터 분주 클럭을 생성하되, 위상 반전 제어신호에 따라 상기 데이터 분주 클럭의 위상을 반전시켜 출력하기 위한 클럭 분주부; 상기 클럭 입력부로부터 출력되는 내부 시스템 클럭과 상기 데이터 분주 클럭의 위상을 비교하여 위상비교신호를 출력하는 비교부; 상기 내부 시스템 클럭과 상기 데이터 분주 클럭의 위상이 상이하면 상기 위상 반전 제어신호를 생성하는 위상반전제어수단; 외부로부터 인가되는 클럭 인에이블 신호를 이용하여 상기 클럭 분주부를 기동시키는 기동제어신호를 생성하는 기동제어수단; 및 상기 내부 시스템 클럭에 동기하는 신호를 출력하는 비교종료수단을 포함한다.
삭제
또한, 본원의 제2 발명에 따른 반도체 장치는, 서로 다른 주파수를 가진 복수의 클럭의 위상을 비교하는 위상비교수단; 복수의 클럭의 위상이 상이하면 위상비교수단 내 복수의 클럭 중 어느 하나의 위상을 반전시키기 위한 위상 반전 제어신호를 생성하는 위상반전제어수단; 외부로부터 인가되는 클럭 인에이블 신호를 이용하여 위상비교수단을 기동시키는 기동제어신호를 생성하는 기동제어수단; 및 위상비교수단으로부터 생성되는 내부 시스템 클럭에 동기하여 자신의 출력인 비교종료신호에 응답하는 복수의 신호를 순차적으로 출력하는 비교종료수단을 포함한다.
본원 발명에 따른 반도체 장치는, 휘발성 메모리 소자 또는 마이크로 콘트롤러 유닛이다.
또한, 본원의 제3 발명에 따른 반도체 장치의 구동방법은, 외부로부터 입력되는 서로 다른 주파수를 가진 복수의 클럭의 위상을 비교하여 위상비교신호를 출력하는 단계; 복수의 클럭의 위상이 상이하면 데이터 클럭의 위상을 반전시키기 위한 위상 반전 제어신호를 생성하는 단계; 및 외부로부터 인가되는 클럭 인에이블 신호를 이용하여 위상비교신호를 출력하는 단계를 기동시키는 기동제어신호를 생성하는 단계를 포함한다.
본원의 제3 발명에 따른 반도체 장치의 구동방법은, 복수의 클럭의 위상이 동상이면 기동제어신호의 출력을 종료하도록 제어하는 비교종료신호를 출력하는 단계를 더 포함한다.
본 발명에 따르면, 반도체 장치를 준비 모드에서 노말 동작 모드로 신속하게 이행할 수 있도록 하고, 외부의 명령신호를 사용하지 않고 서로 다른 주파수를 가진 복수의 클럭을 동기시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 클럭 동기용 블럭도,
도 2는 본 발명의 제1 실시예에 따른 기동제어수단 회로도,
도 3은 본 발명의 제2 실시예에 따른 클럭 동기용 블럭도,
도 4는 본 발명의 제2 실시예에 따른 위상 합성기 회로도,
도 5는 본 발명의 제2 실시예에 따른 위상 반전 제어신호 발생기 회로도,
도 6은 본 발명의 제2 실시예에 따른 위상 반전시 위상 반전 제어신호 발생기의 타이밍도,
도 7은 본 발명의 제2 실시예에 따른 셀프 제어신호 발생기의 타이밍도,
도 8은 본 발명의 제2 실시예에 따른 클럭 동기 모드시 타이밍도, 및
도 9는 본 발명의 제2 실시예에 따른 위상 비반전시 위상 반전 제어신호 발생기의 타이밍도이다.
이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 클럭 동기용 블럭도이다.
본 발명의 제1 실시예에 따른 클럭 동기용 블럭도는, 서로 다른 주파수를 가진 복수의 클럭의 위상을 비교하여 위상비교신호(PDout)를 출력하는 비교수단(110); 복수의 클럭의 위상이 상이하면 비교수단 내 복수의 클럭 중 어느 하나의 위상을 반전시키기 위한 위상 반전 제어신호를 생성하는 위상반전제어수단(120); 및 외부로부터 인가되는 클럭 인에이블 신호를 이용하여 비교수단을 기동시키는 기동제어신호를 생성하는 기동제어수단(130)을 포함한다.
본 발명의 일실시예에 따른 비교수단(110)은 시스템 클럭(HCK)과 데이터 클럭(WCK)을 외부의 컨트롤러로부터 입력받기 위한 클럭 입력부(111, 113), 데이터 분주클럭(iWCLK)이 시스템 클럭(HCK)과 동일한 주파수를 갖도록 데이터 클럭(WCK)의 주파수를 분주하여 데이터 분주클럭(iWCLK)을 생성하되, 위상반전제어신호(Reverse)에 따라 데이터 분주클럭(iWCLK)의 위상을 반전시켜 출력하기 위한 클럭분주부(115, 117), 클럭 입력부(111)로부터 출력되는 내부 시스템 클럭(iCLK)과 데이터 분주클럭(iWCLK)의 위상을 비교하여 위상비교신호(PDout)를 출력하는 비교부(119)를 포함한다.
클럭 입력부(111, 113)는 시스템 클럭(HCK)을 입력받아 버퍼링하여 출력하는 클럭 버퍼(111)와 데이터 클럭(WCK)을 입력받아 버퍼링하여 출력하는 클럭 버퍼(113)를 포함한다.
클럭분주부(115, 117)는 시스템 클럭(HCK)과 동일한 주파수를 갖도록 데이터 클럭(WCK)의 주파수를 분주하는 분주기(115)와, 분주기(115)의 출력을 이용하여 위상이 서로 다른 복수의 데이터 분주클럭(iCLK)을 출력하는 다중 위상 클럭 발생기(117)를 포함한다.
비교부(119)는 복수의 데이터 분주클럭(iWCLK) 중 어느 하나와 내부 시스템 클럭(iCLK)의 위상을 비교하여 같으면 "H"레벨신호를, 다르면 "L"레벨신호를 출력한다.
여기서, 시스템 클럭(HCK)은 어드레스 신호 및 커맨드 신호의 입력시점을 동기시키는 데에 사용되며, 데이터 클럭(WCK)은 데이터 신호의 입력시점을 동기시키는 데에 사용된다. 그리고, 데이터 클럭(WCK)은 시스템 클럭(HCK)보다 높은 주파수를 가진다.
본 발명의 일실시예에 따른 위상반전제어수단(120)은 기수개의 인버터로 구현될 수 있고, 비교부(119)의 출력을 반전시킨 위상반전제어신호(Reverse)를 출력한다.
본 발명의 일실시예에 따른 비교종료수단(140)은 내부 시스템 클럭(iCLK)에 동기하여 자신의 출력인 비교종료신호(PDEnd)에 응답하는 신호를 출력하는 플립플롭(F/F)을 포함한다.
도 2는 본 발명의 제1 실시예에 따른 기동제어수단(130) 회로도이다.
본 발명의 일실시예에 따른 기동제어수단(130)은 클럭 인에이블 신호(CKE)가 입력되면 제1 레벨(예컨대, "H"신호)의 위상 검출 인에이블 신호(PDenable)를 출력하고, 비교종료신호(PDEnd)가 입력되면 제2 레벨(예컨대, "L"신호)의 위상 검출 인에이블 신호(PDenable)를 출력하는 위상 검출 인에이블 신호 출력부(210)와 위상 검출 인에이블 신호(PDenable)를 이용하여 소정폭을 가진 리셋신호(Reset)로 출력하는 리셋신호출력부(220)를 포함한다.
본 발명의 제1 실시예에 따른 위상 검출 인에이블 신호 출력부(210)는, 클럭 인에이블 신호(CKE)를 반전시켜 클럭 인에이블 반전 신호(CKEB)를 출력하는 인버터(211), 클럭 인에이블 반전 신호(CKEB) 또는 비교종료신호(PDEnd)에 제어되어 전원전압 또는 접지전압을 출력하는 한쌍의 PMOS 및 NMOS(213, 215)를 포함하고, 소정의 제1 지연시간 후 전원전압 또는 접지전압을 위상 검출 인에이블 신호(PDenable)로 출력하는 버퍼(216, 217, 219)를 포함한다.
본 발명의 제1 실시예에 따른 리셋신호출력부(220)는 위상 검출 인에이블 신호(PDenable)를 이용하여 소정폭을 가진 리셋신호(Reset)를 출력한다. 여기서, 소정폭은 인버터(221, 222, 223)의 개수에 따라 다르며, 인버터의 개수는 복수의 기수개이면 족하다.
도 3은 본 발명의 제2 실시예에 따른 클럭 동기용 블럭도이고, 도 4는 본 발명의 제2 실시예에 따른 위상 검출 합성기 회로도이며, 도 5는 본 발명의 제2 실시예에 따른 위상 반전 제어신호 발생기 회로도이다.
본 발명의 제2 실시예에 따른 클럭 동기용 블럭도는, 서로 다른 주파수를 가진 복수의 클럭의 위상을 비교하는 비교수단(310); 복수의 클럭의 위상이 상이하면 비교수단 내 복수의 클럭 중 어느 하나의 위상을 반전시키기 위한 위상 반전 제어신호를 생성하는 위상반전제어수단(320-1, 320-2); 외부로부터 인가되는 클럭 인에이블 신호를 이용하여 비교수단을 기동시키는 기동제어신호를 생성하는 기동제어수단(330); 및 내부 시스템 클럭(iCLK)에 동기하여 자신의 출력인 비교종료신호(PDEnd)에 응답하는 신호를 출력하는 직렬연결된 복수의 플립플롭(F/F)을 포함하는 비교종료수단(340)을 포함한다.
본 발명의 다른 실시예에 따른 위상반전제어수단(320-1, 320-2)은 내부 시스템 클럭(iCLK)에 동기하여 비교수단(310)으로부터 출력되는 위상비교신호(PDout)에 응답하는 복수의 신호(PD1, PD2, ... , PDn)를 순차적으로 출력하는 위상 검출 유지부(320-1)와, 입력되는 복수의 신호(PD1, PD2, ... , PDn)가 모두 동일 위상이면 제1 레벨(예컨대, "H"레벨)의 위상 검출 합성 신호(PDSUMout)를 출력하는 위상 검출 합성기(Phase SUM)와, 위상 검출 합성 신호(PDSUMout)와 위상비교신호(PDout)를 이용하여 위상 반전 제어신호를 생성하는 위상 반전 제어신호 발생기(PD Reverse Gen.)를 포함한다.
본 발명의 다른 실시예에 따른 위상 검출 유지부(320-1)는 직렬연결된 제1 내지 제n 플립플롭(320-1, F/F1, F/F2, ... , F/Fn)을 포함하되, 제1 내지 제n 플립플롭(320-1, F/F1, F/F2, ... , F/Fn) 각각은 위상비교신호(PDout)를 내부 시스템 클럭(iCLK)에 동기하여 순차적으로 출력한다.
본 발명의 다른 실시예에 따른 위상 검출 합성기(Phase SUM)는 위상 검출 유지부(320-1) 내 제1 내지 제n 플립플롭(320-1, F/F1, F/F2, ... , F/Fn)의 각각의 출력(PD1, PD2, ... , PDn)을 입력받아 이들 출력 모두가 동일 위상이면 제1 레벨의 위상 검출 합성 신호(PDSUMout)를 출력한다.
본 발명의 다른 실시예에 따른 위상 반전 제어신호 발생기(PD Reverse Gen.)는 위상 검출 합성 신호(PDSUMout) 및 위상비교신호(PDout)의 위상이 상이하면 제1 레벨(예컨대, "H"레벨)의 위상 반전 제어신호(Reverse)를 출력하고, 위상 검출 합성 신호(PDSUMout) 및 위상비교신호(PDout)의 위상이 동일하면 제2 레벨의 위상 반전 제어신호(Reverse)를 출력한다.
본 발명에 따른 비교종료수단(340)은 하나 이상의 플립플롭을 포함할 수 있으며, 플립플롭의 개수는 위상반전제어수단(320) 내 플립플롭의 개수와 동일하게 구성함이 바람직하다.
도 6은 본 발명의 제2 실시예에 따른 위상 반전시 위상 반전 제어신호 발생기의 타이밍도, 도 7은 본 발명의 제2 실시예에 따른 셀프 제어신호 발생기의 타이밍도, 도 8은 본 발명의 제2 실시예에 따른 클럭 동기 모드시 타이밍도, 및 도 9는 본 발명의 제2 실시예에 따른 위상 비반전시 위상 반전 제어신호 발생기의 타이밍도이다.
외부로부터 인가되는 클럭 인에이블 신호(CKE)를 이용하여 위상 검출 인에이블 신호 출력부(210)는 위상 검출 인에이블 신호(PDenable)를 생성하고, 리셋신호출력부(220)는 리셋신호(Reset)를 생성한다. 분주기(115)는 리셋신호(Reset)에 제어되어 데이터 클럭(WCK)의 주파수를 분주하여 출력하고, 비교기(119)는 위상 검출 인에이블 신호(PDenable)에 인에이블되어 데이터 분주클럭(iWCK)와 내부 시스템 클럭(iCLK)의 위상을 비교하여 출력한다.
도 6을 참조하면, 비교기(119)는 두 위상이 상이하면, "L"레벨의 위상비교신호(PDout)를 출력하고, 위상 검출 유지부(320-1) 내 제1 내지 제n 플립플롭(320-1, F/F1, F/F2, ... , F/Fn) 각각은 위상비교신호(PDout)를 내부 시스템 클럭(iCLK)에 동기하여 순차적으로 출력한다.
위상 검출 합성기(Phase SUM)는 위상 검출 유지부(320-1) 내 제1 내지 제n 플립플롭(320-1, F/F1, F/F2, ... , F/Fn)의 출력 모두(PD1, PD2, ..., PDn)가 동일 레벨이면 "H"레벨의 위상 검출 합성 신호(PDSUMout)를 출력한다.
도 6 및 도 9를 참조하면, 위상 반전 제어신호 발생기(PD Reverse Gen.)는 위상 검출 합성 신호(PDSUMout) 및 위상비교신호(PDout)의 위상이 상이하면 제1 레벨(예컨대, "H"레벨)의 위상 반전 제어신호(Reverse)를 출력하고, 위상 검출 합성 신호(PDSUMout) 및 위상비교신호(PDout)의 위상이 동일하면 제2 레벨의 위상 반전 제어신호(Reverse)를 출력한다.
도 7을 참조하면, 비교종료수단(340)이 비교종료신호(PDEnd)를 출력하면 위상 검출 인에이블 신호(PDenable)를 디저블시킨다.
한편, 본 발명에 따른 외부의 명령신호를 사용하지 않고 클럭 인에이블 신호를 이용하여 서로 다른 주파수를 가진 복수의 클럭을 동기시킬 수 있는 기술은 셀프 리프레쉬 모드, 오토 리프레쉬 모드, 액티브 파워 다운 모드, 프리차지 모드 등 저전력 상태로부터 탈출하는 경우에 활용 가능하다.
또한, 본 발명은 반도체 메모리 소자의 구동뿐만 아니라 MCU(Micro Controller Unit)와 같이 서로 다른 주파수를 가진 클럭을 사용하여 고속으로 구동하는 반도체 소자에 유용하다.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예(들)에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 비교수단 120: 위상반전수단
130: 기동제어수단 140: 비교종료수단
310: 위상비교수단 320-1, 320-2: 위상반전수단
330: 기동제어수단 340: 비교종료수단

Claims (16)

  1. 외부로부터 입력되는 시스템 클럭과 데이터 클럭을 입력받기 위한 클럭 입력부;
    데이터 분주 클럭이 상기 시스템 클럭과 동일한 주파수를 갖도록 상기 데이터 클럭의 주파수를 분주하여 상기 데이터 분주 클럭을 생성하되, 위상 반전 제어신호에 따라 상기 데이터 분주 클럭의 위상을 반전시켜 출력하기 위한 클럭 분주부;
    상기 클럭 입력부로부터 출력되는 내부 시스템 클럭과 상기 데이터 분주 클럭의 위상을 비교하여 위상비교신호를 출력하는 비교부;
    상기 내부 시스템 클럭과 상기 데이터 분주 클럭의 위상이 상이하면 상기 위상 반전 제어신호를 생성하는 위상반전제어수단;
    외부로부터 인가되는 클럭 인에이블 신호를 이용하여 상기 클럭 분주부를 기동시키는 기동제어신호를 생성하는 기동제어수단; 및
    상기 내부 시스템 클럭에 동기하는 신호를 출력하는 비교종료수단
    을 포함하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서, 상기 클럭 입력부는,
    상기 시스템 클럭을 입력받아 버퍼링하여 출력하는 시스템 클럭 버퍼; 및
    상기 데이터 클럭을 입력받아 버퍼링하여 출력하는 데이터 클럭 버퍼
    를 포함하는 반도체 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서, 상기 클럭 분주부는,
    상기 시스템 클럭과 동일한 주파수를 갖도록 상기 데이터 클럭의 주파수를 분주하는 분주기; 및
    상기 분주기의 출력을 이용하여 위상이 서로 다른 복수의 데이터 분주 클럭을 출력하는 다중 위상 클럭 발생기
    를 포함하는 반도체 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 위상반전제어수단은 기수개의 인버터인 것을 특징으로 하는 반도체 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 비교종료수단은 상기 내부 시스템 클럭에 동기하여 상기 비교종료수단의 출력인 비교종료신호에 응답하는 신호를 출력하는 플립플롭을 포함하는 반도체 장치.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서, 상기 기동제어수단은,
    클럭 인에이블 신호가 입력되면 제1 레벨의 위상 검출 인에이블 신호를 출력하고, 비교종료신호가 입력되면 제2 레벨의 위상 검출 인에이블 신호를 출력하는 위상 검출 인에이블 신호 출력부; 및
    상기 위상 검출 인에이블 신호를 이용하여 소정폭을 가진 리셋신호로 출력하는 리셋신호출력부
    를 포함하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제1항 및 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 휘발성 메모리 소자 또는 마이크로 콘트롤러 유닛인 것을 특징으로 하는 반도체 장치.
  14. 외부로부터 입력되는 시스템 클럭과 데이터 클럭을 입력받아 내부 시스템 클럭을 출력하는 단계;
    데이터 분주 클럭이 상기 시스템 클럭과 동일한 주파수를 갖도록 상기 데이터 클럭의 주파수를 분주하여 상기 데이터 분주 클럭을 생성하되, 위상 반전 제어신호에 따라 상기 데이터 분주 클럭의 위상을 반전시켜 출력하는 단계;
    상기 내부 시스템 클럭과 상기 데이터 분주 클럭의 위상을 비교하여 위상비교신호를 출력하는 단계;
    상기 내부 시스템 클럭과 상기 데이터 분주 클럭의 위상이 상이하면 상기 위상 반전 제어신호를 생성하는 단계; 및
    외부로부터 인가되는 클럭 인에이블 신호를 이용하여 상기 위상비교신호를 출력하는 단계를 기동시키는 기동제어신호를 생성하는 단계
    을 포함하는 반도체 장치의 구동방법.
  15. 삭제
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제14항에 있어서, 상기 기동제어신호를 생성하는 단계는,
    클럭 인에이블 신호가 입력되면 제1 레벨의 위상 검출 인에이블 신호를 출력하고, 비교종료신호가 입력되면 제2 레벨의 위상 검출 인에이블 신호를 출력하는 단계; 및
    상기 위상 검출 인에이블 신호를 이용하여 소정폭을 가진 리셋신호로 출력하는 단계
    를 포함하는 반도체 장치의 구동방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031064B1 (en) 2019-12-19 2021-06-08 SK Hynix Inc. Semiconductor devices
US11688442B2 (en) 2021-04-07 2023-06-27 SK Hynix Inc. Clock signal processing circuit, semiconductor apparatus, and semiconductor system

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272259B1 (ko) 2015-07-01 2021-07-06 삼성전자주식회사 커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치
KR20190006721A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 메모리 장치
KR102530884B1 (ko) * 2018-04-06 2023-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11901039B2 (en) * 2021-12-20 2024-02-13 Micron Technology, Inc. Multiple differential write clock signals with different phases

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070120587A1 (en) 2005-02-03 2007-05-31 Dieter Haerle Delay locked loop circuit and method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004326B2 (en) * 2006-12-21 2011-08-23 Icera Canada ULC Digital charge pump PLL architecture
US7474136B2 (en) * 2007-05-08 2009-01-06 Promos Technologies Pte.Ltd. Use of multiple voltage controlled delay lines for precise alignment and duty cycle control of the data output of a DDR memory device
US8032778B2 (en) * 2008-03-19 2011-10-04 Micron Technology, Inc. Clock distribution apparatus, systems, and methods
KR100942978B1 (ko) * 2008-07-10 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 소자
KR101004664B1 (ko) * 2009-06-03 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
JP5598161B2 (ja) * 2010-08-26 2014-10-01 ヤマハ株式会社 クロック発生回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070120587A1 (en) 2005-02-03 2007-05-31 Dieter Haerle Delay locked loop circuit and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031064B1 (en) 2019-12-19 2021-06-08 SK Hynix Inc. Semiconductor devices
US11688442B2 (en) 2021-04-07 2023-06-27 SK Hynix Inc. Clock signal processing circuit, semiconductor apparatus, and semiconductor system

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