JP2010020754A

JP2010020754A - 半導体装置

Info

Publication number: JP2010020754A
Application number: JP2009072206A
Authority: JP
Inventors: Sang-Sic Yoon; 相植尹; Kyung-Hoon Kim; 敬 ▲フン▼ 金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2008-07-10
Filing date: 2009-03-24
Publication date: 2010-01-28
Also published as: KR20100006873A; US20100007372A1; KR100948067B1; US7834664B2

Abstract

【課題】ノイズ又はジッタの影響により不安定な位相比較結果が出ても、クロック整合トレーニング動作の安定した結果を外部コントローラに伝送することができる回路を提供する。
【解決手段】第１クロックＨＣＫの位相を基準として第２クロックＷＣＫの位相を検出し、当該検出結果に対応する第１検出信号ＤＥＴ＿ＳＩＧ１を生成する第１位相検出手段４３０と、第２クロックＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相を、第１クロックＨＣＫの位相を基準として検出し、当該検出結果に対応する第２検出信号ＤＥＴ＿ＳＩＧ２を生成する第２位相検出手段４４０と、出力信号を出力し、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びフィードバックされた出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧに応答して、出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを決定する論理レベル決定手段４５０と、を備える。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、高速で動作する半導体装置に要求されるクロック整合トレーニング動作に関し、より詳細には、クロック整合トレーニング動作中にデータクロックの位相とシステムクロックの位相とを比較する過程において、ノイズまたはジッタなどの影響により不安定な位相比較結果が出ても、これを安定した状態に転換して外部コントローラに伝送するための回路に関する。

複数の半導体素子で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、ＭＣＵ（ＭｅｍｏｒｙＣｏｎｔｒｏｌＵｎｉｔ）などがデータを要求すると、半導体メモリ装置は、データ要求装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。

このため、最近開発されている高速動作メモリ装置では、外部から入力されるシステムクロックの立ち上がりエッジと立ち下がりエッジとの間で２つのデータを入出力し、立ち下がりエッジと次の立ち上がりエッジとの間で２つのデータを入出力するように設計される。すなわち、システムクロックの１周期で４つのデータを入出力するように設計される。

しかし、システムクロックは、２つの状態（論理ハイまたは論理ロー）しか表現できないため、１周期で４つのデータが入出力されるためには、システムクロックの２倍の高さの周波数を有するデータクロックが必要になる。すなわち、データを入出力する専用のクロックがなければならない。

したがって、高速で動作する半導体メモリ装置は、アドレス及びコマンドを送受信するときにはシステムクロックを基準クロックとして用い、データを入出力するときにはデータクロックを基準クロックとして用いることにより、データクロックがシステムクロックの２倍の周波数を有するように制御する。

すなわち、システムクロックの１周期内でデータクロックが２周期繰り返されるようにし、データの入出力を、データクロックの立ち上がりエッジ及び立ち下がりエッジでそれぞれ発生させることにより、システムクロックの１周期で４つのデータが入出力できるようにする。

このように、高速で動作する半導体メモリ装置は、１つのシステムクロックを基準として読み出し動作または書き込み動作を行う従来のＤＤＲ同期式メモリ装置とは異なり、読み出し動作または書き込み動作を行うために、互いに異なる周波数を有する２つのクロックを用いてデータのやり取りを行う。

しかし、もしもシステムクロックの位相とデータクロックの位相とが整合（一致）していなければ、動作コマンド及びアドレスを伝達する基準と、データを伝達する基準とが整合していないことを意味する。これは、つまり、高速で動作する半導体メモリ装置が正常に動作できないことを意味する。

したがって、高速で動作する半導体メモリ装置が正常に動作するためには、動作初期に必ず、半導体メモリ装置とデータ処理装置との間で「インタフェーストレーニング（ＩｎｔｅｒｆａｃｅＴｒａｉｎｉｎｇ）」という動作が行われなければならない。

ここで、インタフェーストレーニングとは、半導体メモリ装置とデータ処理装置との間の正常動作が行われる前に、それらの間でコマンド、アドレス、およびデータを伝達するためのインタフェースが最適化されたタイミングで動作するようにトレーニングすることを意味する。

このようなインタフェーストレーニングは、アドレストレーニング、クロック整合トレーニング（ＷＣＫ２ＣＫトレーニング）、読み出しトレーニング、及び書き込みトレーニングなどに分類される。このうち、クロック整合トレーニングでは、データクロックとシステムクロックとを整合させる動作を行う。

図１は、従来技術に係るクロック整合トレーニングを行うための回路を示すブロック図である。

まず、クロック整合トレーニングの基本的な原理を説明すると、高速で動作する半導体装置は、上述のように、システムクロックＨＣＫを基準として、アドレス信号及びコマンド信号が外部コントローラから入力され、データクロックＷＣＫを基準として、半導体装置の内部に格納されていたデータを外部コントローラに出力する。

したがって、システムクロックＨＣＫとデータクロックＷＣＫとの間に位相差があった場合、それに対応する時間だけ、半導体装置の内部に格納されていたデータが、より遅く或いはより早く外部コントローラに到着することになる。

そこで、高速で動作する半導体装置の動作初期において、外部コントローラから入力されるシステムクロックＨＣＫとデータクロックＷＣＫとの位相差を検出し、検出結果を外部コントローラに伝送することにより、システムクロックＨＣＫとデータクロックＷＣＫとの位相差を低減するための動作が、クロック整合トレーニングである。

すなわち、図１に示す従来技術に係るクロック整合トレーニングを行うための回路は、外部コントローラからシステムクロックＨＣＫとデータクロックＷＣＫとを受信してその位相差を検出し、検出結果を外部コントローラに伝送する動作を行うための回路である。

図１に示すように、この回路は、アドレス信号及びコマンド信号の入力時点を同期させるためのシステムクロックＨＣＫと、データ信号の入力時点を同期させるためのデータクロックＷＣＫ（システムクロックＨＣＫより高い周波数を有する）とが外部コントローラから入力されるクロック入力部１００と、データクロックＷＣＫがシステムクロックＨＣＫと同じ周波数を有するようにデータクロックＷＣＫの周波数を変換する周波数変換部１２０と、周波数変換部１２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を、システムクロックＨＣＫの位相を基準として検出し、その検出結果に対応する検出信号ＤＥＴ＿ＳＩＧを生成する位相検出部１４０と、検出信号ＤＥＴ＿ＳＩＧをトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして外部コントローラに伝送する信号伝送部１６０とを備える。

図２は、図１に示す従来技術に係るクロック整合トレーニングを行うための回路が、正常なクロック整合トレーニングを行う場合の動作タイミングを示すタイミング図である。

図２に示すように、外部コントローラから従来技術に係るクロック整合トレーニングを行うための回路に入力されるデータクロックＷＣＫの周波数は、システムクロックＨＣＫの周波数より高い状態であるが、周波数変換部１２０でデータクロックＷＣＫの周波数を変換してシステムクロックＨＣＫの周波数と等しくするため、周波数変換部１２０から出力されるデータクロックＤＩＶ＿ＷＣＫの周波数は、システムクロックＨＣＫの周波数と等しい状態になることがわかる。

また、クロック整合トレーニング動作が始まる前（ａ）は、クロックのエッジが互いに同期していない状態であることがわかる。すなわち、クロック整合トレーニング動作が始まる前（ａ）は、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが同期していない状態であることがわかる。

そして、クロック整合トレーニング動作が始まった後（ｂ、ｃ、ｄ、ｅ、ｆ）、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とを同期させる方法として、システムクロックＨＣＫの位相を固定した状態で、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相を変化させていることがわかる。

このとき、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫは、信号伝送部１６０により外部コントローラに伝送されるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルに対応して、その位相が変化することがわかる。

さらに、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが同期せずに、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相が変化する期間（ｂ、ｃ、ｄ、ｅ、ｆ）では、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが論理ロー状態を維持し続けるが、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが同期して、それ以上データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相が変化する必要のない期間（ｇ）では、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが論理ハイ状態を維持し続けることがわかる。

結論的に、クロック整合トレーニングを行うための回路は、クロック整合トレーニング動作により、外部コントローラから入力されるデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期するまで、位相検出部１４０において、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とを持続的に比較した後、その比較結果、すなわち、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを外部コントローラに伝達する役割を果たす。

図３は、図１に示す従来技術に係るクロック整合トレーニングを行うための回路が、ジッタにより異常なクロック整合トレーニングを行う場合の動作タイミングを示すタイミング図である。

図３に示すように、クロック整合トレーニング動作が始まる前（ａ）から、クロック整合トレーニング動作が始まってデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期するまで（ｂ、ｃ、ｄ、ｅ、ｆ）の動作タイミングは、外部コントローラから従来技術に係るクロック整合トレーニングを行うための回路に入力されるデータクロックＷＣＫ及びシステムクロックＨＣＫの位相が、非同期状態から同期状態に変化するという点から、図２に示す正常なクロック整合トレーニングを行う場合の動作タイミングと同じであることがわかる。

すなわち、システムクロックＨＣＫの位相を固定した状態で、信号伝送部１６０により外部コントローラに伝送されるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルに応じて、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相が変化することにより、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期することがわかる。

しかし、図２に示す正常なクロック整合トレーニングを行う場合の動作タイミングとは異なり、正常なクロック整合トレーニングが行われて、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期した時点（ｆ）で、ノイズまたはジッタによりシステムクロックＨＣＫ及びデータクロックＷＣＫの位相が変動する現象が生じ得る。これにより、同期していたデータクロックＷＣＫ及びシステムクロックＨＣＫの位相が、再び非同期になるという問題（ｇ、ｉ）が発生することがわかる。

具体的には、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが同期せずにデータクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相が変化する期間（ｂ、ｃ、ｄ、ｅ、ｆ）では、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが論理ロー状態に維持され、正常なクロック整合トレーニングが行われて、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期した瞬間（ｆ）に論理ハイに変化するが、その後直ぐに、ノイズまたはジッタによりシステムクロックＨＣＫの位相が変化（ｇ）して、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが再び非同期になる。これにより、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、再び論理ローに変化することがわかる。

同じように、ノイズまたはジッタによりシステムクロックＨＣＫの位相が変化して、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが再び論理ローに変化したことを検出すると、再びデータクロックＷＣＫの位相を変更することにより、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とを再び同期させる（ｈ）。しかし、再びノイズまたはジッタによりデータクロックＷＣＫの位相が変化（ｉ）して、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが再び非同期になる。これにより、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、再び論理ローに変化することがわかる。

このように、従来技術に係るクロック整合トレーニングを行うための回路が、クロック整合トレーニングを行って、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とを同期しても、ノイズまたはジッタにより、システムクロックＨＣＫ及びデータクロックＷＣＫの位相が再び変動するという問題が発生し得る。これにより、外部コントローラに伝送されてクロック整合トレーニング動作の結果を知らせるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが、継続的に論理ローから論理ハイに遷移したり、或いは論理ハイから論理ローに遷移する現象が生じ得る。

このように、ノイズまたはジッタにより、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルの不安定な状態が続いた場合、これに基づいてデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とを同期させて半導体装置に伝送させなければならない外部コントローラでも混乱が生じ、クロック整合トレーニングを行うのに非常に長い時間がかかったり、或いは誤ったクロック整合トレーニングにより誤作動を引き起こすという問題が発生し得る。

本発明は、上記の問題を解決するためになされたものであって、その目的は、クロック整合トレーニング動作中にデータクロックの位相とシステムクロックの位相とを比較する過程において、ノイズまたはジッタなどの影響により不安定な位相比較結果が出ても、統計的な観点から、所定の時間差をおいてデータクロックの位相とシステムクロックの位相とを複数回比較し、その比較結果に基づいて最終的な位相比較結果を抽出することにより、クロック整合トレーニング動作の安定した結果を、外部コントローラに伝送することができる回路を提供することにある。

上記の課題を解決するための本発明の一形態によれば、第１クロックの位相を基準として第２クロックの位相を検出し、当該検出結果に対応する第１検出信号を生成する第１位相検出手段と、前記第２クロックを所定時間だけ遅延したクロックの位相を、前記第１クロックの位相を基準として検出し、当該検出結果に対応する第２検出信号を生成する第２位相検出手段と、出力信号を出力し、前記第１検出信号、前記第２検出信号、及びフィードバックされた前記出力信号に応答して、前記出力信号の論理レベルを決定する論理レベル決定手段と、を備える半導体装置を提供する。

上記の課題を解決するための本発明の他の形態によれば、アドレス信号及びコマンド信号の入力時点を同期させるための第１クロックと、データ信号の入力時点を同期させるための第２クロックとが外部からそれぞれ入力されるクロック入力手段と、前記第１クロックの位相を基準として前記第２クロックの位相を検出し、当該検出結果に対応する第１検出信号を生成する第１位相検出手段と、前記第２クロックを所定時間だけ遅延したクロックの位相を、前記第１クロックの位相を基準として検出し、当該検出結果に対応する第２検出信号を生成する第２位相検出手段と、前記第１検出信号、前記第２検出信号、及びトレーニング情報信号に応答して、過半数判断信号の論理レベルを決定する論理レベル決定手段と、前記第１クロックに応答して、前記過半数判断信号を前記トレーニング情報信号として出力するトレーニング情報信号出力手段と、前記トレーニング情報信号を外部に伝送する信号伝送手段と、を備える半導体装置を提供する。

上記の課題を解決するための本発明のさらに他の形態によれば、アドレス信号及びコマンド信号の入力時点を同期させるための第１クロックと、データ信号の入力時点を同期させるための第２クロックとが外部からそれぞれ入力されるクロック入力手段と、前記第２クロックが前記第１クロックと同じ周波数を有するように前記第２クロックの周波数を変換する周波数変換手段と、前記第１クロックの位相を基準として、前記周波数変換手段から出力されるクロックの位相を検出し、当該検出結果に対応する第１検出信号を生成する第１位相検出手段と、前記周波数変換手段から出力される前記クロックを所定時間だけ遅延したクロックの位相を、前記第１クロックの位相を基準として検出し、当該検出結果に対応する第２検出信号を生成する第２位相検出手段と、前記第１検出信号、前記第２検出信号、及びトレーニング情報信号に応答して、過半数判断信号の論理レベルを決定する論理レベル決定手段と、前記第１クロックに応答して、前記過半数判断信号を前記トレーニング情報信号として出力するトレーニング情報信号出力手段と、前記トレーニング情報信号を外部に伝送する信号伝送手段と、を備える半導体装置を提供する。

本発明によれば、クロック整合トレーニング動作中にデータクロックの位相とシステムクロックの位相とを比較する過程において、ノイズまたはジッタなどの影響により不安定な位相比較結果が出ても、統計的な観点から、所定の時間差をおいてデータクロックの位相とシステムクロックの位相とを複数回比較することにより、安定した最終的な位相比較結果を抽出できるという効果がある。

これにより、クロック整合トレーニング動作の安定した結果を外部コントローラに伝送することができるため、外部コントローラが、クロック整合トレーニング動作の結果に基づいてデータクロック及びシステムクロックの位相差を誤まって判断することを防止できるという効果がある。

また、クロック整合トレーニングを行うのに非常に長い時間がかかったり、誤ったクロック整合トレーニングにより半導体装置が誤作動を引き起こすことを防止できるという効果がある。

従来技術に係るクロック整合トレーニングを行うための回路を示すブロック図である。図１に示す従来技術に係るクロック整合トレーニングを行うための回路が、正常なクロック整合トレーニングを行う場合の動作タイミングを示すタイミング図である。図１に示す従来技術に係るクロック整合トレーニングを行うための回路が、ジッタにより異常なクロック整合トレーニングを行う場合の動作タイミングを示すタイミング図である。本発明の実施形態に係るクロック整合トレーニングを行うための回路を示すブロック図である。図４に示す本発明の実施形態に係るクロック整合トレーニングを行うための回路の１つの構成要素である論理レベル決定部を詳細に示す回路図である。図４に示す本発明の実施形態に係るクロック整合トレーニングを行うための回路の動作タイミングを示すタイミング図である。

以下、添付図面を参照して本発明の好ましい実施形態を説明する。ただし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる多様な形態で構成され得る。本実施形態は、単に本発明の開示を完全にし、通常の知識を有する者に本発明の技術的範囲を完全に知らせるために提供されるものである。

図４は、本発明の実施形態に係るクロック整合トレーニングを行うための回路を示すブロック図である。

図４に示すように、本発明の実施形態に係るクロック整合トレーニングを行うための回路は、アドレス信号及びコマンド信号の入力時点を同期させるためのシステムクロックＨＣＫと、データ信号の入力時点を同期させるためのデータクロックＷＣＫ（システムクロックＨＣＫより高い周波数を有する）とが外部コントローラからそれぞれ入力されるクロック入力部４００と、データクロックＷＣＫがシステムクロックＨＣＫと同じ周波数を有するように、データクロックＷＣＫの周波数を変換する周波数変換部４２０と、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を、システムクロックＨＣＫの位相を基準として検出し、その検出結果に対応する第１検出信号ＤＥＴ＿ＳＩＧ１を生成する第１位相検出部４３０と、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相を、システムクロックＨＣＫの位相を基準として検出し、その検出結果に対応する第２検出信号ＤＥＴ＿ＳＩＧ２を生成する第２位相検出部４４０と、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号が同じ論理レベルを有するとき、それに応答して過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを決定する論理レベル決定部４５０と、システムクロックＨＣＫに応答して、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧをトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして出力するトレーニング情報信号出力部４８０と、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを外部コントローラに伝送する信号伝送部４６０とを備える。

ここで、第１位相検出部４３０は、データ入力端に周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫが入力され、クロック入力端にシステムクロックＨＣＫが入力され、出力端を介して第１検出信号ＤＥＴ＿ＳＩＧ１を出力するＤフリップフロップ（図示せず）を備える。

また、第２位相検出部４４０は、データ入力端に周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫが入力され、クロック入力端にシステムクロックＨＣＫが入力され、出力端を介して第２検出信号ＤＥＴ＿ＳＩＧ２を出力するＤフリップフロップ（図示せず）を備える。

そして、トレーニング情報信号出力部４８０は、データ入力端に過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧが入力され、クロック入力端にシステムクロックＨＣＫが入力され、出力端を介してトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを出力するＤフリップフロップ（図示せず）を備える。

さらに、クロック入力部４００は、外部コントローラからのシステムクロックＯＵＴ＿ＨＣＫが入力されるシステムクロック入力パッド（ＨＣＫ入力パッド）４０２と、システムクロック入力パッド４０２を介して伝達されたシステムクロックＯＵＴ＿ＨＣＫをバッファリングして、システムクロックＨＣＫとして出力するシステムクロック入力バッファ（ＨＣＫ入力バッファ）４０４と、外部コントローラからのデータクロックＯＵＴ＿ＷＣＫ（外部コントローラから入力されるシステムクロックＯＵＴ＿ＨＣＫより高い周波数を有する）が入力されるデータクロック入力パッド（ＷＣＫ入力パッド）４０６と、データクロック入力パッド４０６を介して伝達されたデータクロックＯＵＴ＿ＷＣＫをバッファリングして、データクロックＷＣＫとして出力するデータクロック入力バッファ（ＷＣＫ入力バッファ）４０８とを備える。

そして、信号伝送部４６０は、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧをバッファリングして、バッファード・トレーニング情報信号ＢＵＦ＿ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして出力するトレーニング情報信号出力バッファ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ出力バッファ）４６２と、トレーニング情報信号出力バッファ４６２でバッファリングされたバッファード・トレーニング情報信号ＢＵＦ＿ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを、外部コントローラに伝送するトレーニング情報信号出力パッド（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ出力パッド）４６４とを備える。

図５は、図４に示す本発明の実施形態に係るクロック整合トレーニングを行うための回路の１つの構成要素である論理レベル決定部４５０を詳細に示す回路図である。

図５に示すように、本発明の実施形態に係るクロック整合トレーニングを行うための回路の構成要素である論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルを比較する第１論理レベル比較部４５２と、第１検出信号ＤＥＴ＿ＳＩＧ１及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを比較する第２論理レベル比較部４５４と、第２検出信号ＤＥＴ＿ＳＩＧ２及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを比較する第３論理レベル比較部４５６と、第１論理レベル比較部４５２の出力信号ＣＯＭＰＡＲＥ１、第２論理レベル比較部４５４の出力信号ＣＯＭＰＡＲＥ２、及び第３論理レベル比較部４５６の出力信号ＣＯＭＰＡＲＥ３に応答して、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルの遷移を制御する論理レベル遷移制御部４５８とを備える。

ここで、第１論理レベル比較部４５２は、第１検出信号ＤＥＴ＿ＳＩＧ１を第１入力とし、かつ、第２検出信号ＤＥＴ＿ＳＩＧ２を第２入力として否定論理積するＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１から出力される信号の位相を反転して第１比較信号ＣＯＭＰＡＲＥ１として出力する第１インバータＩＮＶ１とを備える。

また、第２論理レベル比較部４５４は、第１検出信号ＤＥＴ＿ＳＩＧ１を第１入力とし、かつ、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを第２入力として否定論理積するＮＡＮＤゲートＮＡＮＤ２と、ＮＡＮＤゲートＮＡＮＤ２から出力される信号の位相を反転して第２比較信号ＣＯＭＰＡＲＥ２として出力する第２インバータＩＮＶ２とを備える。

そして、第３論理レベル比較部４５６は、第２検出信号ＤＥＴ＿ＳＩＧ２を第１入力とし、かつ、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを第２入力として否定論理積するＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ３から出力される信号の位相を反転して第３比較信号ＣＯＭＰＡＲＥ３として出力する第３インバータＩＮＶ３とを備える。

さらに、論理レベル遷移制御部４５８は、第１論理レベル比較部４５２から出力される第１比較信号ＣＯＭＰＡＲＥ１を第１入力とし、かつ、第２論理レベル比較部４５４から出力される第２比較信号ＣＯＭＰＡＲＥ２を第２入力として否定論理和する第１ＮＯＲゲートＮＯＲ１と、第１ＮＯＲゲートＮＯＲ１から出力される信号の位相を反転する第４インバータＩＮＶ４と、第４インバータＩＮＶ４の出力信号を第１入力とし、かつ、第３論理レベル比較部４５６から出力される第３比較信号ＣＯＭＰＡＲＥ３を第２入力として否定論理和する第２ＮＯＲゲートＮＯＲ２と、第２ＮＯＲゲートＮＯＲ２から出力される信号の位相を反転して過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧとして出力する第５インバータＩＮＶ５とを備える。

上述の構成に基づいて本発明の実施形態に係るクロック整合トレーニングを行うための回路の動作を説明すると、次のとおりである。

まず、第１位相検出部４３０は、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫが、システムクロックＨＣＫのエッジ（一般的に立ち上がりエッジを意味するが、立ち下がりエッジの場合でも構わない）で活性化状態の場合、第１検出信号ＤＥＴ＿ＳＩＧ１を活性化させる。

また、第１位相検出部４３０は、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫが、システムクロックＨＣＫのエッジで非活性化状態の場合、第１検出信号ＤＥＴ＿ＳＩＧ１を非活性化させる。

次に、第２位相検出部４４０は、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫが、システムクロックＨＣＫのエッジ（一般的に立ち上がりエッジを意味するが、立ち下がりエッジの場合でも構わない）で活性化状態の場合、第２検出信号ＤＥＴ＿ＳＩＧ２を活性化させる。

また、第２位相検出部４４０は、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫが、システムクロックＨＣＫのエッジで非活性化状態の場合、第２検出信号ＤＥＴ＿ＳＩＧ２を非活性化させる。

そして、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号が同じ論理レベルを有し、かつ、２つ以上の信号にトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが含まれていないとき、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを遷移させる。

また、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号が同じ論理レベルを有し、かつ、２つ以上の信号にトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが含まれているとき、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを遷移させない。

より具体的に説明すると、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号が非活性化された場合、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧが非活性化されるようにする。

例えば、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが非活性化状態のとき、第１検出信号ＤＥＴ＿ＳＩＧ１または第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが遷移して第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２がいずれも非活性化された場合、すなわち、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のうち、活性化状態にあるいずれか一方の信号が遷移して非活性化状態になった場合、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを遷移させない。

このとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧは、トレーニング情報信号出力部４８０により、システムクロックＨＣＫに同期された過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧであるため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは同じであるとみなすことができる。また、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルが遷移しなかったということは、非活性化状態にあるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが非活性化状態を維持し続けることを意味するとみなすことができる。

逆の場合として、例えば、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが活性化状態のとき、第１検出信号ＤＥＴ＿ＳＩＧ１または第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが遷移して第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２がいずれも非活性化された場合、すなわち、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のうち、活性化状態にあるいずれか一方の信号が遷移して非活性化状態になった場合、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを遷移させる。

このとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧは、トレーニング情報信号出力部４８０により、システムクロックＨＣＫに同期された過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧであるため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは同じであるとみなすことができる。また、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルが遷移したということは、活性化状態にあるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが非活性化状態に遷移したことを意味するとみなすことができる。

また、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号が活性化された場合、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧが活性化されるようにする。

例えば、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが非活性化状態のとき、第１検出信号ＤＥＴ＿ＳＩＧ１または第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが遷移して第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２がいずれも活性化された場合、すなわち、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のうち、非活性化状態にあるいずれか一方の信号が遷移して活性化状態になった場合、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを遷移させる。

このとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧは、トレーニング情報信号出力部４８０により、システムクロックＨＣＫに同期された過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧであるため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは同じであるとみなすことができる。また、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルが遷移したということは、非活性化状態にあるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが活性化状態に遷移したことを意味するとみなすことができる。

逆の場合として、例えば、論理レベル決定部４５０は、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが活性化状態のとき、第１検出信号ＤＥＴ＿ＳＩＧ１または第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが遷移して第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２がいずれも活性化された場合、すなわち、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２のうち、非活性化状態にあるいずれか一方の信号が活性化状態になった場合、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを遷移させない。

このとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧは、トレーニング情報信号出力部４８０により、システムクロックＨＣＫに同期された過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧであるため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは同じであるとみなすことができる。また、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルが遷移しなかったということは、活性化状態にあるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが活性化状態を維持し続けることを意味するとみなすことができる。

図６は、図４に示す本発明の実施形態に係るクロック整合トレーニングを行うための回路の動作タイミングを示すタイミング図である。

図６に示すように、本発明の実施形態に係るクロック整合トレーニングを行うための回路において、クロック整合トレーニング動作が始まる前（ａ）から、クロック整合トレーニング動作が始まってデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期するまで（ｂ）の動作タイミングは、外部コントローラから本発明の実施形態に係るクロック整合トレーニングを行うための回路に入力されるデータクロックＷＣＫ及びシステムクロックＨＣＫの位相が、非同期状態から同期状態に変化するという点から、図２及び図３に示す従来技術に係るクロック整合トレーニングを行うための回路を用いてクロック整合トレーニングを行う場合の動作タイミングと同じであることがわかる。

すなわち、システムクロックＨＣＫの位相を固定した状態で、信号伝送部４６０により外部コントローラに伝送されるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルに応じて、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相が変化することにより、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期することがわかる。

また、クロック整合トレーニングが行われてデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期した直後（ｃ）に、ノイズまたはジッタによりシステムクロックＨＣＫ及びデータクロックＷＣＫの位相が変動する現象が生じ得る。これにより、同期していたデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とは、再び非同期になるという問題が発生することがわかる。

しかし、本発明の実施形態では、クロック整合トレーニングが行われてデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期した直後（ｃ）、ノイズまたはジッタによりシステムクロックＨＣＫの位相とデータクロックＷＣＫの位相とが瞬間的にずれる現象が発生しても、それにより、外部コントローラに伝送されるトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが変動するという問題は発生しないことがわかる。

具体的に説明すると、本発明に係るクロック整合トレーニングを行うための回路の動作タイミングにおいて、データクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが同期せずにデータクロックＷＣＫ，ＤＩＶ＿ＷＣＫの位相が変化する期間（ｂ）まで、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、論理ロー状態を維持し続けることがわかる。

しかし、正常なクロック整合トレーニングが行われてデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期した瞬間（ｃ）に、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは論理ハイに変化するが、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルは論理ハイに変化せずに論理ロー状態を維持するため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、論理ロー状態を維持し続けることがわかる。

このとき、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルが論理ローから論理ハイに変化したにもかかわらず、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが論理ハイに変化せずに論理ロー状態をそのまま維持する理由は、第１検出信号ＤＥＴ＿ＳＩＧ１が、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫ（データクロックＷＣＫと周波数が異なるだけであって、実質的に同じクロックである）の位相を、システムクロックＨＣＫの位相を基準として検出したときの検出結果に対応する信号であり、第２検出信号ＤＥＴ＿ＳＩＧ２が、クロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相（周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を所定時間ｔＤだけ遅延した）を、システムクロックＨＣＫの位相を基準として検出したときの検出結果に対応する信号であるからである。

すなわち、図６に示すように、クロック整合トレーニング動作により周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相が、システムクロックＨＣＫの位相と同期した状態（ｃ）であっても、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相は、システムクロックＨＣＫの位相と全く同期していない状態であるため、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは論理ローから論理ハイに変化するが、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルは論理ハイに変化せずに論理ロー状態をそのまま維持する。

また、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号、例えば、第２検出信号ＤＥＴ＿ＳＩＧ２及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが同じ論理レベル（論理ロー）を有するとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが２つ以上の信号に含まれているため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルは論理ハイに遷移せずに論理ロー状態をそのまま維持する。

そして、その後に発生するノイズまたはジッタによりシステムクロックＨＣＫの位相が変化（図６のｄ／図３のｇ）することにより、再びデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが非同期になった場合であっても、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは論理ハイから論理ローに変化し、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルも論理ロー状態を維持し続けるため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、論理ロー状態を維持し続ける。

このとき、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは、論理ハイから論理ローに変化するが、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが論理ロー状態で変動しない理由は、第１検出信号ＤＥＴ＿ＳＩＧ１が、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を、システムクロックＨＣＫの位相を基準として検出したときの検出結果に対応する信号であり、第２検出信号ＤＥＴ＿ＳＩＧ２が、クロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相（周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を所定時間ｔＤだけ遅延した）を、システムクロックＨＣＫの位相を基準として検出したときの検出結果に対応する信号であるからである。

すなわち、図６に示すように、ノイズまたはジッタにより周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが、同期状態（ｃ）から再び非同期状態（ｄ）に変化した場合であっても、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相は、システムクロックＨＣＫの位相と全く同期していない状態であるため、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは論理ハイから論理ローに変化するが、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルは論理ロー状態から変動しない。

また、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号、例えば、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが同じ論理レベル（論理ロー）を有するとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが２つ以上の信号に含まれているため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルは論理ハイに遷移せずに論理ロー状態をそのまま維持する。

同じように、継続的に行われるクロック整合トレーニングによりデータクロックＷＣＫの位相が再び変更され、それにより、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが同期（ｅ）した場合、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは論理ハイに変化するが、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルは論理ハイに変化せずに論理ロー状態を維持するため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、論理ロー状態を維持し続ける。

このとき、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルが論理ローから論理ハイに変化したにもかかわらず、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルが論理ハイに変化せずに論理ロー状態をそのまま維持する理由は、第１検出信号ＤＥＴ＿ＳＩＧ１が、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を、システムクロックＨＣＫの位相を基準として検出したときの検出結果に対応する信号であり、第２検出信号ＤＥＴ＿ＳＩＧ２が、クロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相（周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相を所定時間ｔＤだけ遅延した）を、システムクロックＨＣＫの位相を基準として検出したときの検出結果に対応する信号であるからである。

すなわち、図６に示すように、継続的に行われるクロック整合トレーニング動作により周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫの位相がシステムクロックＨＣＫの位相と同期した状態（ｅ）であっても、周波数変換部４２０から出力されるクロックＤＩＶ＿ＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相は、システムクロックＨＣＫの位相と全く同期していない状態であるため、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルは論理ローから論理ハイに変化するが、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルは論理ハイに変化せずに論理ロー状態をそのまま維持する。

結局、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期した時点（ｃ）から所定時間ｔＤだけ経過して、データクロックＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期する時点（ｇ）になったとき、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルが論理ハイに固定されている状態で、第２検出信号ＤＥＴ＿ＳＩＧ２の論理レベルは論理ハイに変化し、かつ、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは論理ローから論理ハイに変化する。

このとき、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルが論理ハイに固定されている状態と表現した理由は、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期した時点（ｃ）から、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが完全に同期して第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルが論理ハイに固定される時点（ｆ）までの間に、継続的にクロック整合トレーニングが行われ、安定した同期を実現するまでに必要な時間ｔＤＳが経過した後と仮定したからである。

すなわち、テストの繰り返しや統計的な確率によると、システムクロックＨＣＫ及びデータクロックＷＣＫにノイズまたはジッタが発生するのとは無関係に、クロック整合トレーニングを継続的に行うことにより、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期した時点（ｃ）の後、システムクロックＨＣＫの位相とデータクロックＷＣＫの位相とが完全に同期する時点（ｆ）を見出すことができる。システムクロックＨＣＫの位相とデータクロックＷＣＫの位相とが完全に同期した時点（ｆ）後は、第１検出信号ＤＥＴ＿ＳＩＧ１の論理レベルが論理ハイに固定された状態と仮定することができる。

このように、システムクロックＨＣＫの位相とデータクロックＷＣＫの位相とが完全に同期した時点（ｆ）後、且つ、クロックＤＩＶ＿ＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期する時点（ｇ）になると、第２検出信号ＤＥＴ＿ＳＩＧ２が論理ハイに変化して、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのうち、２つ以上の信号、例えば、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２が同じ論理レベル（論理ハイ）を有するとき、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧが２つ以上の信号に含まれていないため、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルは論理ローから論理ハイに遷移する。すなわち、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルは、論理ローから論理ハイに遷移する。

このとき、一旦論理ローから論理ハイに遷移した過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧは、第１検出信号ＤＥＴ＿ＳＩＧ１及び第２検出信号ＤＥＴ＿ＳＩＧ２がいずれも論理ローに変化しない限り、論理ハイから論理ローに再び遷移しないため、データクロックＷＣＫで発生していたジッタが、クロックＤＩＶ＿ＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫにおいて再び発生しても、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧ及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが変化する動作には、何ら影響を及ぼさないことがわかる。

参考として、論理レベル決定部４５０において、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを比較／判断して、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベルを決定するまでにかかる時間により、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベル遷移時点がシステムクロックＨＣＫと同期していない場合（ｈ）があるため、トレーニング情報信号出力部４８０を介して、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルが遷移する時点において、過半数判断信号ＭＡＪＯＲＩＴＹ＿ＶＯＴＥＲ＿ＳＩＧの論理レベル遷移時点を、システムクロックＨＣＫと同期させる（ｉ）必要がある。

また、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期した時点（ｃ）から、システムクロックＨＣＫの位相とデータクロックＷＣＫの位相とが完全に同期する時点（ｆ）までの時間ｔＤＳよりも、データクロックＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期した時点（ｃ）から、クロックＤＩＶ＿ＷＣＫを所定時間ｔＤだけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相とシステムクロックＨＣＫの位相とが初めて同期する時点（ｇ）までの時間ｔＤがさらに長くなければ、本発明の実施形態に係るクロック整合トレーニングを行うための回路は、正常に動作することができないことがわかる。このような条件は、設計段階においてテストを行うことにより容易に決定することができる事項であり、当業者であれば理解できる事項である。よって、その条件を決定する方法に関する詳細な説明については記載を省略する。

上述した本発明の実施形態に係るクロック整合トレーニングを行うための回路の構成要素において、従来技術と比較して異なる部分を挙げれば、図１では位相検出部１４０が１つだったのに対し、図４では第１位相検出部４３０及び第２位相検出部４４０の２つに増え、さらに、論理レベル決定部４５０とトレーニング情報信号出力部４８０とが追加されたことである。

このように、従来技術に比べて、本発明で追加された構成要素は、本発明の実施形態で挙げたように、クロック整合トレーニングを行うための回路のみならず、一般的な半導体装置において入出力されるデータパルスまたはクロックを、ノイズまたはジッタの影響を受けずに安定的に伝送させるための回路に対しても適用可能である。

さらに、一般的な半導体装置において、複数のパルス間の位相差を検出するためにも使用可能である。

以上のように、本発明の実施形態に係るクロック整合トレーニングを行うための回路では、クロック整合トレーニング動作中にデータクロックＷＣＫの位相とシステムクロックＨＣＫの位相とを比較する過程において、ノイズまたはジッタなどの影響により不安定な位相比較結果が出ても、統計的な観点から、所定の時間差をおいてデータクロックの位相とシステムクロックの位相とを複数回比較し、その比較結果に基づいて最終的な位相比較結果を抽出することにより、安定した位相比較結果を外部コントローラに伝送できるようにする。

これにより、外部コントローラが、クロック整合トレーニング動作の結果に基づいてデータクロック及びシステムクロックの位相差を誤まって判断することを防止できるという効果がある。

以上、本発明を特定の実施形態によって説明したが、本発明は、上述した実施形態及び添付図面により限定されるものではなく、本発明の技術的範囲を逸脱しない範囲内で様々な置換、変形及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者にとって自明である。

例えば、上述した実施形態では、論理レベル決定部４５０には、３つの信号が入力され、そのうち２つ以上の信号が同じ論理レベルのとき、論理レベル決定部４５０が、それに応じて出力する信号の論理レベルを決定する動作を行う。このとき、出力する信号を、入力される３つの信号のうち、１つの信号とすることにより、出力する信号が安定した論理レベルの変動を有するようにしているが、論理レベル決定部４５０には、３つより多い信号が入力され、そのうち過半数以上の信号が同じ論理レベルのとき、論理レベル決定部４５０が、それに応じて出力する信号の論理レベルを決定する動作を行ってもよい。本発明の技術的範囲には、出力される信号が入力される信号に含まれることにより、出力される信号が安定した論理レベルの変動を有するようにする場合も含まれる。

また、上述した実施形態に示した論理ゲート及びトランジスタは、入力される信号の極性が上記と異なる場合、その極性に応じて、それらの位置及び種類が上記と異なるように具現されなければならない。

４００クロック入力部
４０２システムクロック入力パッド（ＨＣＫ入力パッド）
４０４システムクロック入力バッファ（ＨＣＫ入力バッファ）
４０６データクロック入力パッド（ＷＣＫ入力パッド）
４０８データクロック入力バッファ（ＷＣＫ入力バッファ）
４２０周波数変換部
４３０第１位相検出部
４４０第２位相検出部
４５０論理レベル決定部
４６０信号伝送部
４６２トレーニング情報信号出力バッファ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ出力バッファ）
４６４トレーニング情報信号出力パッド（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ出力パッド）
４８０トレーニング情報信号出力部

Claims

第１クロックの位相を基準として第２クロックの位相を検出し、当該検出結果に対応する第１検出信号を生成する第１位相検出手段と、
前記第２クロックを所定時間だけ遅延したクロックの位相を、前記第１クロックの位相を基準として検出し、当該検出結果に対応する第２検出信号を生成する第２位相検出手段と、
出力信号を出力し、前記第１検出信号、前記第２検出信号、及びフィードバックされた前記出力信号に応答して、前記出力信号の論理レベルを決定する論理レベル決定手段と、
を備えることを特徴とする半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記フィードバックされた出力信号のうち、２つ以上の信号が同じ論理レベルを有し、かつ、前記２つ以上の信号に前記フィードバックされた出力信号が含まれていないとき、前記出力信号の論理レベルを遷移させることを特徴とする請求項１に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記フィードバックされた出力信号のうち、２つ以上の信号が同じ論理レベルを有し、かつ、前記２つ以上の信号に前記フィードバックされた出力信号が含まれているとき、前記出力信号の論理レベルを遷移させないことを特徴とする請求項１に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記フィードバックされた出力信号のうち、２つ以上の信号が非活性化された場合、前記出力信号を非活性化させることを特徴とする請求項１に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記フィードバックされた出力信号が非活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも非活性化された場合、前記出力信号がそのまま非活性化状態を維持するように、前記出力信号の論理レベルを遷移させないことを特徴とする請求項４に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記フィードバックされた出力信号が活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも非活性化された場合、前記出力信号が非活性化されるように、前記出力信号の論理レベルを遷移させることを特徴とする請求項４に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記フィードバックされた出力信号のうち、２つ以上の信号が活性化された場合、前記出力信号を活性化させることを特徴とする請求項１に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記フィードバックされた出力信号が非活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも活性化された場合、前記出力信号が活性化されるように、前記出力信号の論理レベルを遷移させることを特徴とする請求項７に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記フィードバックされた出力信号が活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも活性化された場合、前記出力信号がそのまま活性化状態を維持するように、前記出力信号の論理レベルを遷移させないことを特徴とする請求項７に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号の論理レベルを比較する第１論理レベル比較部と、
前記第１検出信号及び前記フィードバックされた出力信号の論理レベルを比較する第２論理レベル比較部と、
前記第２検出信号及び前記フィードバックされた出力信号の論理レベルを比較する第３論理レベル比較部と、
前記第１〜第３論理レベル比較部の出力信号に応答して、前記フィードバックされた出力信号の論理レベルの遷移を制御する論理レベル遷移制御部と、
を備えることを特徴とする請求項１に記載の半導体装置。
前記第１位相検出手段が、
前記第１クロックのエッジで前記第２クロックが活性化状態の場合、前記第１検出信号を活性化させることを特徴とする請求項１に記載の半導体装置。
前記第１位相検出手段が、
前記第１クロックのエッジで前記第２クロックが非活性化状態の場合、前記第１検出信号を非活性化させることを特徴とする請求項１に記載の半導体装置。
前記第２位相検出手段が、
前記第１クロックのエッジで、前記第２クロックを所定時間だけ遅延したクロックが活性化状態の場合、前記第２検出信号を活性化させることを特徴とする請求項１に記載の半導体装置。
前記第２位相検出手段が、
前記第１クロックのエッジで、前記第２クロックを所定時間だけ遅延したクロックが非活性化状態の場合、前記第２検出信号を非活性化させることを特徴とする請求項１に記載の半導体装置。
前記出力信号の論理レベルが遷移した場合、前記出力信号の論理レベルが遷移したその時点を、前記第１クロックのエッジに同期させる遷移時点同期手段をさらに備えることを特徴とする請求項１に記載の半導体装置。
アドレス信号及びコマンド信号の入力時点を同期させるための第１クロックと、データ信号の入力時点を同期させるための第２クロックとが外部からそれぞれ入力されるクロック入力手段と、
前記第１クロックの位相を基準として前記第２クロックの位相を検出し、当該検出結果に対応する第１検出信号を生成する第１位相検出手段と、
前記第２クロックを所定時間だけ遅延したクロックの位相を、前記第１クロックの位相を基準として検出し、当該検出結果に対応する第２検出信号を生成する第２位相検出手段と、
前記第１検出信号、前記第２検出信号、及びトレーニング情報信号に応答して、過半数判断信号の論理レベルを決定する論理レベル決定手段と、
前記第１クロックに応答して、前記過半数判断信号を前記トレーニング情報信号として出力するトレーニング情報信号出力手段と、
前記トレーニング情報信号を外部に伝送する信号伝送手段と、
を備えることを特徴とする半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が同じ論理レベルを有し、かつ、前記２つ以上の信号に前記トレーニング情報信号が含まれていないとき、前記過半数判断信号の論理レベルを遷移させることを特徴とする請求項１６に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が同じ論理レベルを有し、かつ、前記２つ以上の信号に前記トレーニング情報信号が含まれているとき、前記過半数判断信号の論理レベルを遷移させないことを特徴とする請求項１６に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が非活性化された場合、前記過半数判断信号を非活性化させることを特徴とする請求項１６に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が非活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも非活性化された場合、前記トレーニング情報信号がそのまま非活性化状態を維持するように、前記過半数判断信号の論理レベルを遷移させないことを特徴とする請求項１９に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも非活性化された場合、前記トレーニング情報信号が非活性化されるように、前記過半数判断信号の論理レベルを遷移させることを特徴とする請求項１９に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が活性化された場合、前記過半数判断信号を活性化させることを特徴とする請求項１６に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が非活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも活性化された場合、前記トレーニング情報信号が活性化されるように、前記過半数判断信号の論理レベルを遷移させることを特徴とする請求項２２に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも活性化された場合、前記トレーニング情報信号がそのまま活性化状態を維持するように、前記過半数判断信号の論理レベルを遷移させないことを特徴とする請求項２２に記載の半導体装置。
前記第１位相検出手段が、
前記第１クロックのエッジで前記第２クロックが活性化状態の場合、前記第１検出信号を活性化させ、
前記第１クロックのエッジで前記第２クロックが非活性化状態の場合、前記第１検出信号を非活性化させることを特徴とする請求項１６に記載の半導体装置。
前記第２位相検出手段が、
前記第１クロックのエッジで、前記第２クロックを所定時間だけ遅延したクロックが活性化状態の場合、前記第２検出信号を活性化させ、
前記第１クロックのエッジで、前記第２クロックを所定時間だけ遅延したクロックが非活性化状態の場合、前記第２検出信号を非活性化させることを特徴とする請求項１６に記載の半導体装置。
アドレス信号及びコマンド信号の入力時点を同期させるための第１クロックと、データ信号の入力時点を同期させるための第２クロックとが外部からそれぞれ入力されるクロック入力手段と、
前記第２クロックが前記第１クロックと同じ周波数を有するように前記第２クロックの周波数を変換する周波数変換手段と、
前記第１クロックの位相を基準として、前記周波数変換手段から出力されるクロックの位相を検出し、当該検出結果に対応する第１検出信号を生成する第１位相検出手段と、
前記周波数変換手段から出力される前記クロックを所定時間だけ遅延したクロックの位相を、前記第１クロックの位相を基準として検出し、当該検出結果に対応する第２検出信号を生成する第２位相検出手段と、
前記第１検出信号、前記第２検出信号、及びトレーニング情報信号に応答して、過半数判断信号の論理レベルを決定する論理レベル決定手段と、
前記第１クロックに応答して、前記過半数判断信号を前記トレーニング情報信号として出力するトレーニング情報信号出力手段と、
前記トレーニング情報信号を外部に伝送する信号伝送手段と、
を備えることを特徴とする半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が同じ論理レベルを有し、かつ、前記２つ以上の信号に前記トレーニング情報信号が含まれていないとき、前記過半数判断信号の論理レベルを遷移させ、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が同じ論理レベルを有し、かつ、前記２つ以上の信号に前記トレーニング情報信号が含まれているとき、前記過半数判断信号の論理レベルを遷移させないことを特徴とする請求項２７に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が非活性化された場合、前記過半数判断信号を非活性化させることを特徴とする請求項２７に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が非活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも非活性化された場合、前記トレーニング情報信号がそのまま非活性化状態を維持するように、前記過半数判断信号の論理レベルを遷移させないことを特徴とする請求項２９に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも非活性化された場合、前記トレーニング情報信号が非活性化されるように、前記過半数判断信号の論理レベルを遷移させることを特徴とする請求項２９に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号、前記第２検出信号、及び前記トレーニング情報信号のうち、２つ以上の信号が活性化された場合、前記過半数判断信号を活性化させることを特徴とする請求項２７に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が非活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも活性化された場合、前記トレーニング情報信号が活性化されるように、前記過半数判断信号の論理レベルを遷移させることを特徴とする請求項３２に記載の半導体装置。
前記論理レベル決定手段が、
前記第１検出信号及び前記第２検出信号のいずれか一方の信号が活性化状態であり、他方の信号が非活性化状態であり、かつ、前記トレーニング情報信号が活性化状態のとき、
前記第１検出信号または前記第２検出信号の論理レベルが遷移して前記第１検出信号及び前記第２検出信号がいずれも活性化された場合、前記トレーニング情報信号がそのまま活性化状態を維持するように、前記過半数判断信号の論理レベルを遷移させないことを特徴とする請求項３２に記載の半導体装置。
前記第１位相検出手段が、
前記第１クロックのエッジで、前記周波数変換手段から出力される前記クロックが活性化状態の場合、前記第１検出信号を活性化させ、
前記第１クロックのエッジで、前記周波数変換手段から出力される前記クロックが非活性化状態の場合、前記第１検出信号を非活性化させることを特徴とする請求項２７に記載の半導体装置。
前記第２位相検出手段が、
前記第１クロックのエッジで、前記周波数変換手段から出力される前記クロックを所定時間だけ遅延したクロックが活性化状態の場合、前記第２検出信号を活性化させ、
前記第１クロックのエッジで、前記周波数変換手段から出力される前記クロックを所定時間だけ遅延したクロックが非活性化状態の場合、前記第２検出信号を非活性化させることを特徴とする請求項２７に記載の半導体装置。