KR20100006873A - 반도체 소자 - Google Patents

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KR20100006873A
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Abstract

본 발명은 고속으로 동작하는 반도체 메모리 소자에서 요구되는 클록 정렬 트레이닝 동작 중 데이터 클록과 시스템 클록의 위상을 비교하는 과정에서 노이즈(noise) 또는 지터(jitter) 등의 영향으로 인해 불안정한 형태의 위상 비교결과가 나오더라도, 이를 안정적인 상태로 전환하여 외부의 컨트롤러에 전송하기 위한 회로에 관한 것으로서, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 제1클록 및 데이터 신호의 입력시점을 동기시키기 위한 제2클록 - 상기 제1클록보다 높은 주파수를 가짐 - 을 외부의 컨트롤러로부터 각각 입력받기 위한 클록입력부와, 상기 제2클록이 상기 제1클록과 동일한 주파수를 갖도록 상기 제2클록의 주파수를 변환하기 위한 주파수 변환부와, 상기 제1클록의 위상을 기준으로 상기 주파수 변환부에서 출력되는 클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출부와, 상기 제1클록의 위상을 기준으로 상기 주파수 변환부에서 출력되는 클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출부와, 상기 제1검출신호, 상기 제2검출신호, 트레이닝 정보신호 중 두 개 이상의 신호가 같은 논리레벨을 가질 때, 그에 응답하여 과반수 판단신호의 논리레벨을 결정하기 위한 논리레벨 결정부와, 상기 제1클록에 응답하여 상기 과반수 판단신호를 상기 트레이닝 정보신호로서 출력하기 위한 트레이닝 정보신호 출력부, 및 상기 트레이닝 정보신호를 상기 컨트롤러로 전송하기 위한 신호전송부를 구비하는 반도체 메모리 소자를 제공한다.
클록 정렬 트레이닝, 지터, 노이즈

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 고속으로 동작하는 반도체 메모리 소자에서 요구되는 클록 정렬 트레이닝 동작에 관한 것이며, 더 자세히는, 클록 트레이닝 동작 중 데이터 클록과 시스템 클록의 위상을 비교하는 과정에서 노이즈(noise) 또는 지터(jitter) 등의 영향으로 인해 불안정한 형태의 위상 비교결과가 나오더라도, 이를 안정적인 상태로 전환하여 외부의 컨트롤러에 전송하기 위한 회로에 관한 것이다.
복수의 반도체 소자들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
이를 위해서, 최근에 개발되는 고속으로 동작하는 메모리 장치에서는 외부에 서 인가되는 시스템 클록의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계된다. 즉, 시스템 클록의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.
하지만, 시스템 클록은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클록보다 두 배 빠른 주파수를 갖는 데이터 클록이 필요하다. 즉, 데이터 입/출력을 위한 전용 클록이 있어야 한다.
따라서, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클록을 기준 클록으로 사용하고, 데이터를 입/출력할 때에는 데이터 클록을 기준 클록으로 사용하여 데이터 클록이 시스템 클록보다 두 배의 주파수를 가지도록 제어한다.
즉, 시스템 클록의 한 주기에서 데이터 클록이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클록의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클록의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.
이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클록을 기준으로 사용했던 종래의 DDR 동기식 메모리 장치와 달리 고속으로 동작하는 반도체 메모리 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클록을 사용하여 데이터를 주고받는다.
그러나, 만약 시스템 클록과 데이터 클록의 위상이 정렬되어 있지 않다면, 동작 커맨드와 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있 지 않음을 의미하고 이는 곧 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작할 수 없다는 것을 의미한다.
따라서, 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 메모리 장치와 데이터 처리 장치 간 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.
여기서, 인터페이스 트레이닝(Interface Training)은 반도체 메모리 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.
이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training), 및 쓰기 트레이닝(Write Training) 등으로 나누어진다. 이 중 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training)에서 데이터 클록과 시스템 클록을 정렬하는 동작을 수행한다.
도 1은 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
먼저, 클록 정렬 트레이닝의 기본적인 원리를 설명하면, 고속으로 동작하는 반도체 메모리 소자는 전술한 바와 같이 시스템 클록(HCK)을 기준으로 어드레스 신호와 커맨드 신호를 외부의 컨트롤러로부터 입력받고, 데이터 클록(WCK)을 기준으로 반도체 메모리 소자 내부에 저장되어 있던 데이터를 외부의 컨트롤러로 출력한 다.
따라서, 시스템 클록(HCK)과 데이터 클록(WCK) 간에 위상차이가 있었다면, 그에 대응하는 시간만큼 반도체 메모리 소자 내부에 저장되어 있던 데이터가 더 늦거나 더 빠르게 외부 컨트롤러에 도착할 것이다.
때문에, 고속으로 동작하는 반도체 메모리 소자의 동작 초기에 외부의 컨트롤러에서 인가되는 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이를 검출하고, 검출결과를 외부의 컨트롤러에 전송함으로써 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이를 줄여주기 위한 동작이 클록 정렬 트레이닝이다.
즉, 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로는, 외부의 컨트롤러로부터 시스템 클록(HCK)과 데이터 클록(WCK)을 입력받아 그 위상차이를 검출하고, 검출결과를 외부의 컨트롤러로 전송하는 동작을 수행하기 위한 회로이다.
도 1을 참조하면, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록(HCK) 및 데이터 신호의 입력시점을 동기시키기 위한 데이터 클록(WCK) - 시스템 클록(HCK)보다 높은 주파수를 가짐 - 을 외부의 컨트롤러로부터 입력받기 위한 클록입력부(100)와, 데이터 클록(WCK)이 시스템 클록(HCK)과 동일한 주파수를 갖도록 데이터 클록(WCK)의 주파수를 변환하기 위한 주파수 변환부(120)와, 시스템 클록(HCK)의 위상을 기준으로 주파수 변환부(120)에서 출력되는 클록(DIV_WCK)의 위상을 검출하고, 그 결과에 대응하는 검출신호(DET_SIG)를 생성하기 위한 위상검출부(140), 및 검출신호(DET_SIG)를 트레이닝 정보신 호(TRAINING_INFO_SIG)로서 외부의 컨트롤러에 전송하기 위한 신호전송부(160)를 구비한다.
도 2는 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로가 정상적인 형태로 클록 정렬 트레이닝을 수행하는 경우의 동작파형을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 외부의 컨트롤러에서 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로로 입력되는 데이터 클록(WCK)의 주파수가 시스템 클록(HCK)의 주파수보다 높은 상태이지만, 주파수 변환부(120)에서 데이터 클록(WCK)의 주파수를 변환하여 시스템 클록(HCK)의 주파수와 동일해지도록 하기 때문에 주파수 변환부(120)에서 출력되는 데이터 클록(DIV_WCK)의 주파수는 시스템 클록(HCK)의 주파수와 동일한 상태인 것을 알 수 있다.
또한, 클록 정렬 트레이닝 동작이 시작되기 전(①)에는 그 클록에지가 서로 동기화되어 있지 않은 상태인 것을 알 수 있다. 즉, 클록 정렬 트레이닝 동작이 시작되기 전(①)에는 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되어 있지 않은 상태인 것을 알 수 있다.
그리고, 클록 정렬 트레이닝 동작이 시작된 이후(②, ③, ④, ⑤, ⑥)에 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상을 동기화시키기 위한 방법으로 시스템 클록(HCK)의 위상을 고정한 상태에서 데이터 클록(WCK, DIV_WCK)의 위상을 변화시키는 것을 알 수 있다.
이때, 데이터 클록(WCK, DIV_WCK)은 신호전송부(160)에 의해 외부의 컨트롤러로 전송되는 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨에 대응하여 그 위상이 변화된다는 것을 알 수 있다.
또한, 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되지 못하여 데이터 클록(WCK, DIV_WCK)의 위상이 변화하는 구간(②, ③, ④, ⑤, ⑥)에서 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 계속 로직 '로우'(Low) 상태를 유지하지만, 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되어 더 이상 데이터 클록(WCK, DIV_WCK)의 위상이 변화할 필요가 없는 구간(⑦)에서는 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 계속 로직'하이'(High) 상태를 유지하는 것을 알 수 있다.
결론적으로, 클록 정렬 트레이닝을 수행하기 위한 회로는, 클록 정렬 트레이닝 동작을 통해 외부의 컨트롤러로부터 입력되는 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화 될 때까지 지속적으로 위상검출부(140)에서 데이터 클록(WCK)과 시스템 클록(HCK)의 위상을 비교한 후 비교결과, 즉, 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))를 외부의 컨트롤러로 전달해주는 역할을 수행한다.
도 3은 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로가 지터(jitter)로 인해 비정상적인 형태로 클록 정렬 트레이닝을 수행하는 경우의 동작파형을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 클록 정렬 트레이닝 동작이 시작되기 전(①)에서 클록 정렬 트레이닝 동작이 시작되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되기 까지(②, ③, ④, ⑤, ⑥)의 동작파형은, 외부의 컨트롤러에서 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로로 입력되는 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되어 있지 않은 상태에서 동기화되는 상태로 변화한다는 점에서 도 2에 도시된 정상적인 형태로 클록 정렬 트레이닝을 수행하는 경우의 동작파형과 동일한 것을 알 수 있다.
즉, 시스템 클록(HCK)의 위상을 고정한 상태에서 신호전송부(160)에 의해 외부의 컨트롤러로 전송되는 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨에 따라 데이터 클록(WCK, DIV_WCK)의 위상이 변화됨으로써 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되는 것을 알 수 있다.
하지만, 도 2에 도시된 정상적인 형태로 클록 정렬 트레이닝을 수행하는 경우의 동작파형과 다르게 정상적인 형태로 클록 정렬 트레이닝이 수행되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화된 시점(⑥)에서 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK) 및 데이터 클록(WCK)의 위상이 변동하는 현상이 발생할 수 있고, 이로 인해, 위상이 동기화되어 있던 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 다시 동기화되지 못하는 문제(⑦, ⑨)가 발생하는 것을 알 수 있다.
구체적으로, 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되지 못하여 데이터 클록(WCK, DIV_WCK)의 위상이 변화하는 구간(②, ③, ④, ⑤, ⑥)에서 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 계속 로직'로우'(Low) 상태를 유지하다가, 정상적인 형태로 클록 정렬 트레이닝이 수행되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되는 순간(⑥)에 로직'하이'(High)로 변화하지만, 곧 바로 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK)의 위상이 변화(⑦)하여 다시 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되지 못하고, 그로 인해 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 다시 로직'로우'(Low)로 변화하는 것을 알 수 있다.
마찬가지로, 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK)의 위상이 변화하여 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 다시 로직'로우'(Low)로 변화한 것을 알아차리자마자 다시 데이터 클록(WCK)의 상을 변경하여 줌으로써 데이터 클록(WCK)과 시스템 클록(HCK)의 위상을 다시 동기화 시키는데 성공(⑧)하지만, 또 다시 곧 바로 노이즈(noise) 또는 지터(jitter)에 의해 데이터 클록(WCK)의 위상이 변화(⑨)하게 되어 또 다시 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되지 못하고, 그로 인해 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 또 다시 로직'로우'(Low)로 변화하는 것을 알 수 있다.
이와 같이, 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로가 클록 정렬 트레이닝을 수행하여 데이터 클록(WCK)과 시스템 클록(HCK)의 위상을 동기화시켜 놓아도 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK) 및 데이 터 클록(WCK)의 위상이 동기화 시켜놓았을 때의 위상과 다르게 변동하는 문제가 발생할 수 있고, 이로 인해, 외부의 컨트롤러로 전송되어 클록 정렬 트레이닝 동작결과를 알려주어야 하는 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 계속적으로 로직'로우'(Low)에서 로직'하이'(High)로 천이하거나 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 현상이 발생할 수 있다.
이렇게, 노이즈(noise) 또는 지터(jitter)에 의해 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 계속적으로 흔들릴 경우, 이를 바탕으로 데이터 클록(WCK)과 시스템 클록(HCK)의 위상을 동기화시켜 반도체 메모리 소자로 전송시켜야 하는 외부의 컨트롤러에서도 혼선이 발생하여 클록 정렬 트레이닝을 수행하는데 있어서 아주 오랜 시간이 걸린다거나 아예 잘못된 클록 정렬 트레이닝으로 인해 오작동 해버리는 문제가 발생할 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 클록 트레이닝 동작 중 데이터 클록과 시스템 클록의 위상을 비교하는 과정에서 노이즈(noise) 또는 지터(jitter) 등의 영향으로 인해 불안정한 형태의 위상 비교결과가 나오더라도, 통계적인 관점에서 예정된 시간차이를 두고 데이터 클록과 시스템 클록의 위상을 여러 번 비교하고 그 결과를 토대로 최종적인 위상 비교 결과를 추출해 냄으로써, 안정적인 형태의 클록 정렬 트레이닝 동작결과를 외부의 컨트롤러에 전송할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1클록의 위상을 기준으로 제2클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출수단; 상기 제1클록의 위상을 기준으로 상기 제2클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출수단; 및 상기 제1검출신호, 상기 제2검출신호, 피드백된 출력신호 중 두 개 이상의 신호가 같은 논리레벨을 가질 때, 그에 응답하여 상기 피드백된 출력신호의 논리레벨을 결정하기 위한 논리레벨 결정수단을 구비하는 반도체 소자를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르 면, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 제1클록 및 데이터 신호의 입력시점을 동기시키기 위한 제2클록을 외부의 컨트롤러로부터 각각 입력받기 위한 클록입력수단; 상기 제1클록의 위상을 기준으로 상기 제2클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출수단; 상기 제1클록의 위상을 기준으로 상기 제2클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출수단; 상기 제1검출신호, 상기 제2검출신호, 트레이닝 정보신호 중 두 개 이상의 신호가 같은 논리레벨을 가질 때, 그에 응답하여 과반수 판단신호의 논리레벨을 결정하기 위한 논리레벨 결정수단; 상기 제1클록에 응답하여 상기 과반수 판단신호를 상기 트레이닝 정보신호로서 출력하기 위한 트레이닝 정보신호 출력수단; 및 상기 트레이닝 정보신호를 상기 컨트롤러로 전송하기 위한 신호전송수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 제1클록 및 데이터 신호의 입력시점을 동기시키기 위한 제2클록 - 상기 제1클록보다 높은 주파수를 가짐 - 을 외부의 컨트롤러로부터 각각 입력받기 위한 클록입력수단; 상기 제2클록이 상기 제1클록과 동일한 주파수를 갖도록 상기 제2클록의 주파수를 변환하기 위한 주파수 변환수단; 상기 제1클록의 위상을 기준으로 상기 주파수 변환수단에서 출력되는 클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출수단; 상기 제1클록의 위상을 기준으로 상기 주파수 변환수단에서 출력되는 클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출수단; 상기 제1검출신호, 상기 제2검출신호, 트레이닝 정보신호 중 두 개 이상의 신호가 같은 논리레벨을 가질 때, 그에 응답하여 과반수 판단신호의 논리레벨을 결정하기 위한 논리레벨 결정수단; 상기 제1클록에 응답하여 상기 과반수 판단신호를 상기 트레이닝 정보신호로서 출력하기 위한 트레이닝 정보신호 출력수단; 및 상기 트레이닝 정보신호를 상기 컨트롤러로 전송하기 위한 신호전송수단을 구비하는 반도체 메모리 소자를 제공한다.
전술한 본 발명은 클록 트레이닝 동작 중 데이터 클록과 시스템 클록의 위상을 비교하는 과정에서 노이즈(noise) 또는 지터(jitter) 등의 영향으로 인해 불안정한 형태의 위상 비교결과가 나오더라도, 통계적인 관점에서 예정된 시간차이를 두고 데이터 클록과 시스템 클록의 위상을 여러 번 비교함으로써 안정적인 형태의 최종적인 위상 비교결과를 추출해 낼 수 있는 효과가 있다.
이를 통해, 안정적인 형태의 클록 정렬 트레이닝 동작결과를 외부의 컨트롤러로 전송할 수 있으므로, 외부의 컨트롤러에서 클록 정렬 트레이닝 동작결과 결과로 인해 데이터 클록과 시스템 클록 간의 위상차를 잘못판단 하는 것을 방지할 수 있는 효과가 있다.
또한, 클록 정렬 트레이닝을 수행하는데 있어서 아주 오랜 시간이 걸린다거나 아예 잘못된 클록 정렬 트레이닝으로 인해 반도체 메모리 소자가 오작동 하는 것을 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로는, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록(HCK) 및 데이터 신호의 입력시점을 동기시키기 위한 데이터 클록(WCK) - 시스템 클록(HCK)보다 높은 주파수를 가짐 - 을 외부의 컨트롤러로부터 각각 입력받기 위한 클록입력부(400)와, 데이터 클록(WCK)이 시스템 클록(HCK)과 동일한 주파수를 갖도록 데이터 클록(WCK)의 주파수를 변환하기 위한 주파수 변환부(420)와, 시스템 클록(HCK)의 위상을 기준으로 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)의 위상을 검출하고, 그 결과에 대응하는 제1검출신호(DET_SIG1)를 생성하기 위한 제1위상검출부(430)와, 시스템 클록(HCK)의 위상을 기준으로 주파수 변환수단(420)에 서 출력되는 클록(DIV_WCK)을 예정된 시간만큼 지연한 클록(DLY_DIV_WCK)의 위상을 검출하고, 그 결과에 대응하는 제2검출신호(DET_SIG2)를 생성하기 위한 제2위상검출부(440)와, 제1검출신호(DET_SIG1), 제2검출신호(DET_SIG2), 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호가 같은 논리레벨을 가질 때, 그에 응답하여 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 결정하기 위한 논리레벨 결정부(450)와, 시스템 클록(HCK)에 응답하여 과반수 판단신호(MAJORITY_VOTOR_SIG)를 트레이닝 정보신호(TRAINING_INFO_SIG)로서 출력하기 위한 트레이닝 정보신호 출력부(480), 및 트레이닝 정보신호(TRAINING_INFO_SIG)를 외부의 컨트롤러로 전송하기 위한 신호전송부(460)을 구비한다.
여기서, 제1위상검출부(430)는, 도면에 직접적으로 도시되어 있지 않지만, 데이터 입력단으로 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)을 인가받고, 클록 입력단으로 시스템 클록을 인가받아 출력단을 통해 제1검출신호(DET_SIG1)를 출력하는 D-플리플롭(D-flipflop)을 구비한다.
또한, 제2위상검출부(440)는, 도면에 직접적으로 도시되어 있지 않지만, 데이터 입력단으로 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)을 예정된 시간만큼 지연한 클록(DLY_DIV_WCK)을 인가받고, 클록 입력단으로 시스템 클록(HCK)을 인가받아 출력단을 통해 제2검출신호(DET_SIG2)를 출력하는 D-플리플롭(D-flipflop)을 구비한다.
그리고, 트레이닝 정보신호 출력부(480)는, 도면에 직접적으로 도시되어 있지 않지만, 데이터 입력단으로 과반수 판단신호(MAJORITY_VOTOR_SIG)를 인가받고, 클록 입력단으로 시스템 클록(HCK)을 인가받아 출력단을 통해 트레이닝 정보신호(TRAINING_INFO_SIG)를 출력하는 D-플리플롭(D-flipflop)을 구비한다.
또한, 클록입력부(400)는, 외부의 컨트롤러로부터 인가되는 시스템 클록(OUT_HCK)을 입력받기 위한 시스템 클록 입력패드(HCK INPUT PAD, 402)와, 시스템 클록 입력패드(HCK INPUT PAD, 402)를 통해 전달된 시스템 클록(OUT_HCK)을 버퍼링하여 출력(HCK)하기 위한 시스템 클록 입력버퍼(404)와, 외부의 컨트롤러로부터 인가되는 데이터 클록(OUT_WCK) - 외부의 컨트롤러로부터 인가되는 시스템 클록(OUT_HCK)보다 높은 주파수를 가짐 - 을 입력받기 위한 데이터 클록 입력패드(WCK INPUT PAD, 406), 및 데이터 클록 입력패드(WCK INPUT PAD, 406)를 통해 전달된 데이터 클록(OUT_WCK)를 버퍼링하여 출력(WCK)하기 위한 데이터 클록 입력버퍼(408)를 구비한다.
그리고, 신호전송부(460)는, 트레이닝 정보신호(TRAINING_INFO_SIG)를 버퍼링하여 출력(BUF_TRAINING_INFO_SIG)하기 위한 트레이닝 정보신호 출력버퍼(462), 및 트레이닝 정보신호 출력버퍼(462)에서 버퍼링된 트레이닝 정보신호(BUF_TRAINING_INFO_SIG)를 외부의 컨트롤러로 전송하기 위한 트레이닝 정보신호 출력패드(TRAINING_INFO OUTPUT PAD, 464)를 구비한다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 논리레벨 결정부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2)의 논리레벨을 비교하기 위한 제1논리레벨 비교부(452)와, 제1검출신호(DET_SIG1)와 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨을 비교하기 위한 제2논리레벨 비교부(454)와, 제2검출신호(DET_SIG2)와 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨을 비교하기 위한 제3논리레벨 비교부(456), 및 제1논리레벨 비교부(452)의 출력신호(COMPARE1)와 제2논리레벨 비교부(454)의 출력신호(COMPARE2) 및 제3논리레벨 비교부(456)의 출력신호(COMPARE3)에 응답하여 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨이 천이되는 것을 제어하기 위한 논리레벨 천이 제어부(458)을 구비한다.
여기서, 제1논리레벨 비교부(452)는, 제1검출신호(DET_SIG1)를 제1입력으로 입력받고 제2검출신호(DET_SIG2)를 제2입력으로 입력받아 부정논리곱하기 위한 낸드게이트(NAND1), 및 낸드게이트(NAND1)에서 출력되는 신호의 위상을 반전하여 제1비교신호(COMPARE1)로서 출력하기 위한 인버터(INV1)를 구비한다.
또한, 제2논리레벨 비교부(454)는, 제1검출신호(DET_SIG1)를 제1입력으로 입력받고 트레이닝 정보신호(TRAINING_INFO_SIG)를 제2입력으로 입력받아 부정논리곱하기 위한 낸드게이트(NAND2), 및 낸드게이트(NAND2)에서 출력되는 신호의 위상을 반전하여 제2비교신호(COMPARE2)로서 출력하기 위한 인버터(INV2)를 구비한다.
그리고, 제3논리레벨 비교부(456)는, 제2검출신호(DET_SIG2)를 제1입력으로 입력받고 트레이닝 정보신호(TRAINING_INFO_SIG)를 제2입력으로 입력받아 부정논리곱하기 위한 낸드게이트(NAND3), 및 낸드게이트(NAND3)에서 출력되는 신호의 위상 을 반전하여 제3비교신호(COMPARE3)로서 출력하기 위한 인버터(INV3)를 구비한다.
또한, 논리레벨 천이 제어부(458)는, 제1논리레벨 비교부(452)에서 출력되는 제1비교신호(COMPARE1)를 제1입력으로 입력받고 제2논리레벨 비교부(454)에서 출력되는 제2비교신호(COMPARE2)를 제2입력으로 입력받아 부정논리합하기 위한 제1노아게이트(NOR1)와, 제1노아게이트(NO1)에서 출력되는 신호의 위상을 반전하기 위한 제1인버터(INV4)와, 제1인버터(INV4)의 출력신호를 제1입력으로 입력받고 제3논리레벨 비교부(456)에서 출력되는 제3비교신호(COMPARE3)를 제2입력으로 입력받아 부정논리합하기 위한 제2노아게이트(NOR2), 및 제2노아게이트(NOR2)에서 출력되는 신호의 위상을 반전하여 과반수 판단신호(MAJORITY_VOTOR_SIG)로서 출력하기 위한 제2인버터(INV5)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 제1위상검출부(430)는, 시스템 클록(HCK)의 에지 - 일반적으로 상승 에지(rising edge)를 뜻하지만, 하강 에지(falling edge)인 경우도 상관없음 - 에서 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)이 활성화상태인 경우, 제1검출신호(DET_SIG1)를 활성화시킨다.
또한, 제1위상검출부(430)는, 시스템 클록(HCK)의 에지에서 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)이 비활성화상태인 경우, 제1검출신호(DET_SIG1)를 비활성화시킨다.
그리고, 제2위상검출부(440)는, 시스템 클록(HCK)의 에지 - 일반적으로 상승 에지(rising edge)를 뜻하지만, 하강 에지(falling edge)인 경우도 상관없음 - 에서 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)을 예정된 시간만큼 지연한 클록(DLY_DIV_WCK)이 활성화상태인 경우, 제2검출신호(DET_SIG2)를 활성화시킨다.
또한, 제2위상검출부(440)는, 시스템 클록(HCK)의 에지에서 주파수 변환부(420)에서 출력되는 클록(DIV_WCK)을 예정된 시간만큼 지연한 클록(DLY_DIV_WCK)이 비활성화상태인 경우, 제2검출신호(DET_SIG2)를 비활성화시킨다.
그리고, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1), 제2검출신호(DET_SIG2), 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 두 개 이상의 신호에 트레이닝 정보신호(TRAINING_INFO_SIG)가 포함되지 않을 때, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 천이한다.
또한, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1), 제2검출신호(DET_SIG2), 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 두 개 이상의 신호에 트레이닝 정보신호(TRAINING_INFO_SIG)가 포함될 때, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 천이하지 않는다.
좀 더 구체적으로 설명하면, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1), 제2검출신호(DET_SIG2), 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호가 비활성화 되는 경우, 과반수 판단신호(MAJORITY_VOTOR_SIG)가 비활성화 되도록 한다.
예를 들면, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 어느 한 신호(DET_SIG1 or DET_SIG2)는 활성화상태이고, 나머지 한 신호(DET_SIG1 or DET_SIG2)는 비활성화상태이며, 트레이닝 정보신호(TRAINING_INFO_SIG)가 비활성화상태일 때, 제1검출신호(DET_SIG1) 또는 제2검출신호(DET_SIG2)의 논리레벨이 천이하여 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2)가 모두 비활성화 되는 경우, 즉, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 활성화상태였던 어느 한 신호(DET_SIG1 or DET_SIG2)가 천이되어 비활성화상태가 되는 경우, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 천이하지 않는다.
이때, 트레이닝 정보신호(TRAINING_INFO_SIG)는 트레이닝 정보신호 출력부(480)에 의해 시스템 클록(HCK)에 동기화된 과반수 판단신호(MAJORITY_VOTOR_SIG)이므로, 과반수 판단신호(MAJORITY_VOTOR_SIG)와 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 동일하다고 볼 수 있으며, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨이 천이되지 않았다는 것은, 비활성화상태였던 트레이닝 정보신호(TRAINING_INFO_SIG)가 계속 비활성화상태를 유지한다는 것을 의미한다고 볼 수 있다.
반대의 경우를 예를 들면, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 어느 한 신호(DET_SIG1 or DET_SIG2)는 활성화상태이고, 나머지 한 신호(DET_SIG1 or DET_SIG2)는 비활성화상태이며, 트레이닝 정보신 호(TRAINING_INFO_SIG)가 활성화상태일 때, 제1검출신호(DET_SIG1) 또는 제2검출신호(DET_SIG2)의 논리레벨이 천이하여 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2)가 모두 비활성화 되는 경우, 즉, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 활성화상태였던 어느 한 신호(DET_SIG1 or DET_SIG2)가 천이되어 비활성화상태가 되는 경우, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 천이한다.
이때, 트레이닝 정보신호(TRAINING_INFO_SIG)는 트레이닝 정보신호 출력부(480)에 의해 시스템 클록(HCK)에 동기화된 과반수 판단신호(MAJORITY_VOTOR_SIG)이므로, 과반수 판단신호(MAJORITY_VOTOR_SIG)와 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 동일하다고 볼 수 있으며, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨이 천이되었다는 것은, 활성화상태였던 트레이닝 정보신호(TRAINING_INFO_SIG)가 비활성화상태로 천이되었다는 것을 의미한다고 볼 수 있다.
또한, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1), 제2검출신호(DET_SIG2), 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호가 활성화 되는 경우, 과반수 판단신호(MAJORITY_VOTOR_SIG)가 활성화 되도록 한다.
예를 들면, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 어느 한 신호(DET_SIG1 or DET_SIG2)는 활성화상태이고, 나머지 한 신호(DET_SIG1 or DET_SIG2)는 비활성화상태이며, 트레이닝 정보신호(TRAINING_INFO_SIG)가 비활성화상태일 때, 제1검출신호(DET_SIG1) 또는 제2검출 신호(DET_SIG2)의 논리레벨이 천이하여 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2)가 모두 활성화 되는 경우, 즉, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 비활성화상태였던 어느 한 신호(DET_SIG1 or DET_SIG2)가 천이하여 활성화상태가 되는 경우, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 천이한다.
이때, 트레이닝 정보신호(TRAINING_INFO_SIG)는 트레이닝 정보신호 출력부(480)에 의해 시스템 클록(HCK)에 동기화된 과반수 판단신호(MAJORITY_VOTOR_SIG)이므로, 과반수 판단신호(MAJORITY_VOTOR_SIG)와 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 동일하다고 볼 수 있으며, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨이 천이되었다는 것은, 비활성화상태였던 트레이닝 정보신호(TRAINING_INFO_SIG)가 활성화상태로 천이되었다는 것을 의미한다고 볼 수 있다.
반대의 경우를 예를 들면, 논리레벨 결정부(450)는, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 어느 한 신호(DET_SIG1 or DET_SIG2)는 활성화상태이고, 나머지 한 신호(DET_SIG1 or DET_SIG2)는 비활성화상태이며, 트레이닝 정보신호(TRAINING_INFO_SIG)가 활성화상태일 때, 제1검출신호(DET_SIG1) 또는 제2검출신호(DET_SIG2)의 논리레벨이 천이하여 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2)가 모두 활성화 되는 경우, 즉, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) 중 비활성화상태였던 어느 한 신호(DET_SIG1 or DET_SIG2)가 활성화상태가 되는 경우, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨을 천이하지 않는다.
이때, 트레이닝 정보신호(TRAINING_INFO_SIG)는 트레이닝 정보신호 출력부(480)에 의해 시스템 클록(HCK)에 동기화된 과반수 판단신호(MAJORITY_VOTOR_SIG)이므로, 과반수 판단신호(MAJORITY_VOTOR_SIG)와 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 동일하다고 볼 수 있으며, 과반수 판단신호(MAJORITY_VOTOR_SIG)의 논리레벨이 천이되지 않았다는 것은, 활성화상태였던 트레이닝 정보신호(TRAINING_INFO_SIG)가 계속 활성화상태를 유지한다는 것을 의미한다고 볼 수 있다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로는, 클록 정렬 트레이닝 동작이 시작되기 전(①)에서 클록 정렬 트레이닝 동작이 시작되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되기 까지(②)의 동작파형은, 외부의 컨트롤러로부터 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로로 입력되는 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 서로 동기화되어 있지 않은 상태에서 서로 동기화되는 상태로 변화한다는 점에서 도 2 및 도 3에 도시되었던 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로에서 클록 정렬 트레이닝을 수행하는 경우의 동작파형과 동일한 것을 알 수 있다.
즉, 시스템 클록(HCK)의 위상을 고정한 상태에서 신호전송부(460)에 의해 외부의 컨트롤러로 전송되는 트레이닝 정보신호(COMPARE_SIG(TRAINING_INFO_SIG))의 논리레벨에 따라 데이터 클록(WCK, DIV_WCK)의 위상이 변화됨으로써 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되는 것을 알 수 있다.
또한, 클록 정렬 트레이닝이 수행되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화된 직후(③) 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK) 및 데이터 클록(WCK)의 위상이 변동하는 현상이 발생할 수 있고, 이로 인해, 위상이 동기화되어 있던 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 다시 동기화되지 못하는 문제(⑦, ⑨)가 발생하는 것을 알 수 있다.
하지만, 클록 정렬 트레이닝이 수행되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화된 직후(③) 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK) 및 데이터 클록(WCK)의 위상이 순간적으로 틀어지는 현상이 발생하여도 그로 인해, 외부의 컨트롤러로 전송되는 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨이 변동하는 문제는 발생하지 않는 것을 알 수 있다.
구체적으로 살펴보면, 본 발명에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작파형에서 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되지 못하여 데이터 클록(WCK, DIV_WCK)의 위상이 변화하는 구간(②)까지 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 과반수 판단신호(MAJORITY_VOTER_SIG) 그리고 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨 이 계속 로직'로우'(Low) 상태를 유지하는 것을 알 수 있다.
하지만, 정상적인 형태로 클록 정렬 트레이닝이 수행되어 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되는 순간(③)에 제1검출신호(DET_SIG1)의 논리레벨은 로직'하이'(High)로 변화하되 제2검출신호(DET_SIG2)의 논리레벨은 로직'하이'(High)로 변화하지 않은 로직'로우'(Low) 상태이므로 과반수 판단신호(MAJORITY_VOTER_SIG) 및 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 계속 로직'로우'(Low) 상태를 유지하는 것을 알 수 있다.
이때, 제1검출신호(DET_SIG1)의 논리레벨은 로직'로우'(Low)에서 로직'하이'(High)로 변화하는데도 불구하고 제2검출신호(DET_SIG2)의 논리레벨이 로직'하이'(High)로 변화하지 않고 로직'로우'(Low) 상태를 그대로 유지하는 이유는, 제1검출신호(DET_SIG1)의 경우 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK) - 데이터 클록(WCK)과 주파수만 다를 뿐 실질적으로 동일한 클록임 - 의 위상을 시스템 클록(HCK)의 위상을 기준으로 검출했을 때 그 결과에 대응하는 신호이고, 제2검출신호(DET_SIG2)의 경우 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상을 예정된 시간(tD)만큼 지연한 클록(DLY_DIV_WCK)의 위상을 시스템 클록(HCK)의 위상을 기준으로 검출했을 때 그 결과에 대응하는 신호이기 때문이다.
즉, 도 6에 도시된 바와 같이 클록 정렬 트레이닝 동작에 의해 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상이 시스템 클록(HCK)의 위상과 동기화된 상태(③)에서도, 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)을 예정된 시간(tD)만큼이 지연한 클록(DLY_DIV_WCK)의 위상은 시스템 클록(HCK)의 위상과 전 혀 동기화되지 않은 상태이기 때문에, 제1검출신호(DET_SIG1)의 논리레벨은 로직'로우'(Low)에서 로직'하이'(High)로 변화하지만, 제2검출신호(DET_SIG2)의 논리레벨이 로직'하이'(High)로 변화하지 않고 로직'로우'(Low) 상태를 그대로 유지하게 된다.
또한, 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호 - 제2검출신호(DET_SIG2)와 트레이닝 정보신호(TRAINING_INFO_SIG) - 가 같은 논리레벨 - 로직'로우'(Low) - 을 가질 때, 트레이닝 정보신호(TRAINING_INFO_SIG)가 두 개 이상의 신호에 포함되므로, 과반수 판단신호(MAJORITY_VOTER_SIG)의 논리레벨을 로직'하이'(High)로 천이하지 않고 로직'로우'(Low) 상태를 그대로 유지하게 된다.
그리고, 곧 이어 발생하는 노이즈(noise) 또는 지터(jitter)에 의해 시스템 클록(HCK)의 위상이 변화(본 발명 - ④ / 종래기술 - ⑦)함으로 인해 다시 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화되지 않게 되는 경우에도 제1검출신호(DET_SIG1)의 논리레벨은 로직'하이'(High)에서 로직'로우'(Low)로 변화하고 제2검출신호(DET_SIG2)의 논리레벨도 계속 로직'로우'(Low) 상태를 유지하므로 과반수 판단신호(MAJORITY_VOTER_SIG) 및 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 계속 로직'로우'(Low) 상태를 유지하게 된다.
이때, 제1검출신호(DET_SIG1)의 논리레벨은 로직'하이'(High)에서 로직'로우'(Low)로 변화하지만 제2검출신호(DET_SIG2)의 논리레벨이 로직'로우'(Low) 상태에서 변동하지 않는 이유는, 제1검출신호(DET_SIG1)의 경우 주파수 변환수단(420) 에서 출력되는 클록(DIV_WCK)의 위상을 시스템 클록(HCK)의 위상을 기준으로 검출했을 때 그 결과에 대응하는 신호이고, 제2검출신호(DET_SIG2)의 경우 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상을 예정된 시간(tD)만큼 지연한 클록(DLY_DIV_WCK)의 위상을 시스템 클록(HCK)의 위상을 기준으로 검출했을 때 그 결과에 대응하는 신호이기 때문이다.
즉, 도 6에 도시된 바와 같이 노이즈(noise) 또는 지터(jitter)에 의해 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상과 시스템 클록(HCK)의 위상이 동기화된 상태(③)에서 다시 비동기화된 상태(④)로 변화하는 경우에서도, 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)을 예정된 시간(tD)만큼이 지연한 클록(DLY_DIV_WCK)의 위상은 시스템 클록(HCK)의 위상과 전혀 동기화되지 않은 상태이기 때문에, 제1검출신호(DET_SIG1)의 논리레벨은 로직'하이'(High)에서 로직'로우'(Low)로 변화하지만, 제2검출신호(DET_SIG2)의 논리레벨은 로직'로우'(Low) 상태에서 변동하지 않는다.
또한, 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호 - 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 트레이닝 정보신호(TRAINING_INFO_SIG) - 가 같은 논리레벨 - 로직'로우'(Low) - 을 가질 때, 트레이닝 정보신호(TRAINING_INFO_SIG)가 두 개 이상의 신호에 포함되므로, 과반수 판단신호(MAJORITY_VOTER_SIG)의 논리레벨을 로직'하이'(High)로 천이하지 않고 로직'로우'(Low) 상태를 그대로 유지하게 된다.
마찬가지로, 계속적으로 수행되는 클록 정렬 트레이닝을 통해 다시 데이터 클록(WCK)의 위상이 변경되고, 그로 인해, 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화(⑤)되는 경우, 제1검출신호(DET_SIG1)의 논리레벨은 로직'하이'(High)로 변화하되 제2검출신호(DET_SIG2)의 논리레벨은 로직'하이'(High)로 변화하지 않은 로직'로우'(Low) 상태이므로 과반수 판단신호(MAJORITY_VOTER_SIG) 및 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨은 계속 로직'로우'(Low) 상태를 유지하게 된다.
이때, 제1검출신호(DET_SIG1)의 논리레벨은 로직'로우'(Low)에서 로직'하이'(High)로 변화하는데도 불구하고 제2검출신호(DET_SIG2)의 논리레벨이 로직'하이'(High)로 변화하지 않고 로직'로우'(Low) 상태를 그대로 유지하는 이유는, 제1검출신호(DET_SIG1)의 경우 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상을 시스템 클록(HCK)의 위상을 기준으로 검출했을 때 그 결과에 대응하는 신호이고, 제2검출신호(DET_SIG2)의 경우 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상을 예정된 시간(tD)만큼 지연한 클록(DLY_DIV_WCK)의 위상을 시스템 클록(HCK)의 위상을 기준으로 검출했을 때 그 결과에 대응하는 신호이기 때문이다.
즉, 도 6에 도시된 바와 같이 계속적으로 수행되는 클록 정렬 트레이닝 동작에 의해 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)의 위상이 시스템 클록(HCK)의 위상과 동기화된 상태(⑤)에서도, 주파수 변환수단(420)에서 출력되는 클록(DIV_WCK)을 예정된 시간(tD)만큼이 지연한 클록(DLY_DIV_WCK)의 위상은 시스템 클록(HCK)의 위상과 전혀 동기화되지 않은 상태이기 때문에, 제1검출신 호(DET_SIG1)의 논리레벨은 로직'로우'(Low)에서 로직'하이'(High)로 변화하지만, 제2검출신호(DET_SIG2)의 논리레벨이 로직'하이'(High)로 변화하지 않고 로직'로우'(Low) 상태를 그대로 유지하게 된다.
또한, 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호 - 제2검출신호(DET_SIG2)와 트레이닝 정보신호(TRAINING_INFO_SIG) - 가 같은 논리레벨 - 로직'로우'(Low) - 을 가질 때, 트레이닝 정보신호(TRAINING_INFO_SIG)가 두 개 이상의 신호에 포함되므로, 과반수 판단신호(MAJORITY_VOTER_SIG)의 논리레벨을 로직'하이'(High)로 천이하지 않고 로직'로우'(Low) 상태를 그대로 유지하게 된다.
결국, 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되었던 시점(③)으로부터 예정된 시간(tD)만큼이 흐르게 되어, 데이터 클록(WCK)을 예정된 시간(tD)만큼 지연한 클록(DLY_DIV_WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되는 시점(⑦)이 되었을 때, 제1검출신호(DET_SIG1)의 논리레벨은 로직'하이'(High)로 고정되어 있는 상태에서 제2검출신호(DET_SIG2)의 논리레벨이 로직'하이'(High)로 변화하면서 과반수 판단신호(MAJORITY_VOTER_SIG) 및 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 변화하게 된다.
이때, 제1검출신호(DET_SIG1)의 논리레벨이 로직'하이'(High)로 고정되어 있는 상태라고 표현한 것은, 계속적으로 수행되는 클록 정렬 트레이닝을 통해 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되었던 시점(③)으로부터 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 완전히 동기화되어 제1검출신호(DET_SIG1)의 논리레벨이 로직'하이'(High)로 고정되는 시점(⑥)까지 필요한 시간(tDS)이 흐른 후라고 가정한 상태이기 때문이다.
즉, 반복적인 테스트나 통계적인 확률을 통해, 시스템 클록(HCK) 및 데이터 클록(WCK)에 노이즈나 지터가 발생하는 것과 무관하게 클록 정렬 트레이닝을 계속적으로 수행함으로써 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되었던 시점(③)으로부터 시스템 클록(HCK)과 데이터 클록(WCK)의 위상이 완전히 동기화되는 시점(⑥)을 찾아낼 수 있으며, 시스템 클록(HCK)과 데이터 클록(WCK)의 위상이 완전히 동기화되는 시점(⑥)이후에는 제1검출신호(DET_SIG1)의 논리레벨이 로직'하이'(High)로 고정된 상태라고 가정할 수 있게 된다.
이렇게, 시스템 클록(HCK)과 데이터 클록(WCK)의 위상이 완전히 동기화되는 시점(⑥) 이후에 데이터 클록(WCK)을 예정된 시간(tD)만큼 지연한 클록(DLY_DIV_WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되는 시점(⑦)이 되면, 제2검출신호(DET_SIG2)가 로직'하이'(High)로 변화하게 되어 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 트레이닝 정보신호(TRAINING_INFO_SIG) 중 두 개 이상의 신호 - 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2) - 가 같은 논리레벨 - 로직'하이'(High) - 을 가질 때, 트레이닝 정보신호(TRAINING_INFO_SIG)가 두 개 이상의 신호에 포함되지 못하므로, 과반수 판단신호(MAJORITY_VOTER_SIG)의 논리레벨을 로직'로우'(Low)에서 로직'하이'(High)로 천이하게 된다. 즉, 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨이 로직'로 우'(Low)에서 로직'하이'(High)로 천이하게 된다.
이때, 한 번 로직'로우'(Low)에서 로직'하이'(High)로 천이된 과반수 판단신호(MAJORITY_VOTER_SIG) 및 트레이닝 정보신호(TRAINING_INFO_SIG)는, 제1검출신호(DET_SIG1) 및 제2검출신호(DET_SIG2)가 모두 로직'로우'(Low)로 변화하지 않는 이상 다시 로직'하이'(High)에서 로직'로우'(Low)로 천이하지 않으므로, 데이터 클록(WCK)에서 발생했던 지터가 예정된 시간(tD)만큼 지연된 클록(DLY_DIV_WCK)에서 다시 발생한다고 하여도 과반수 판단신호(MAJORITY_VOTER_SIG) 및 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨을 변화시키는데에 아무런 영향을 미치지 못하는 것을 알 수 있다.
참고로, 논리레벨 결정부(450)에서 제1검출신호(DET_SIG1)와 제2검출신호(DET_SIG2) 및 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨을 비교/판단하여 과반수 판단신호(MAJORITY_VOTER_SIG)의 논리레벨을 결정하기 까지 걸리는 시간으로 인해 과반수 판단신호(MAJORITY_VOTER_SIG)의 논리레벨 천이시점이 시스템 클록(HCK)과 동기화되어 있지 않을 수(⑧) 있기 때문에, 트레이닝 정보신호 출력부(480)를 통해 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨 천이시점에 시스템 클록(HCK)에 동기화 되도록 하는 동작(⑨)이 필요하다.
또한, 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되었던 시점(③)으로부터 시스템 클록(HCK)과 데이터 클록(WCK)의 위상이 완전히 동기화되는 시점(⑥)까지의 시간(tDS)보다 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되었던 시점(③)으로부터 데이터 클록(WCK)을 예정된 시 간(tD)만큼 지연한 클록(DLY_DIV_WCK)과 시스템 클록(HCK)의 위상이 처음으로 동기화되는 시점(⑦)까지의 시간(tD)이 더 길어야 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로가 정상적으로 동작하는 것을 알 수 있는데, 이러한 조건을 만족시키는 것은 설계 당시에 테스트를 수행함으로써 쉽게 결정할 수 있는 사항이므로 그 방법을 언급하지 않아도 당업자가 이해할 수 있는 사항이다.
전술한 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 종래기술과 비교하여 달라진 부분을 꼽아보면, 도 1에서 한 개 뿐이던 위상 검출부(440)가 도 4에서는 두 개의 제1위상 검출부(430) 및 제2위상 검출부(440)로 늘어났고, 추가적으로 논리레벨 결정부(450)와 트레이닝 정보신호 출력부(480)가 추가되었다는 것을 알 수 있다.
이렇게, 종래기술에 대비하여 본 발명에서 추가된 구성요소는 전술한 본 발명의 실시예에서 예를 든 것과 같이 클록 정렬 트레이닝을 수행하기 위한 회로에서뿐만 아니라 일반적인 반도체 소자에서 입/출력되는 데이터 펄스 또는 클록이 노이즈나 지터의 영향과 무관하게 안정적으로 전송되도록 하기 위한 회로도 적용될 수 있다.
또한, 일반적인 반도체 소자에서 다수의 펄스 사이의 위상차이를 검출하기 위해 사용될 수도 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로에서는, 클록 정렬 트레이닝 동작을 수행하는 도중에 데이터 클록(WCK)과 시스템 클록(HCK)의 위상을 비교하는 과정에서 노이즈(noise) 또는 지터(jitter) 등의 영향으로 인해 불안정한 형태의 위상 비교결과가 나오더라도, 통계적인 관점에서 예정된 시간차이를 두고 데이터 클록과 시스템 클록의 위상을 여러 번 비교하고, 그 결과를 통합하여 최종적인 위상 비교결과를 추출해 냄으로써 안정적인 형태의 위상 비교결과가 외부의 컨트롤러로 전송될 수 있도록 한다.
이로 인해, 외부의 컨트롤러에서 클록 정렬 트레이닝 동작결과 결과로 인해 데이터 클록과 시스템 클록 간의 위상차를 잘못판단 하는 것을 방지할 수 있다.
또한, 클록 정렬 트레이닝을 수행하는데 있어서 아주 오랜 시간이 걸린다거나 아예 잘못된 클록 정렬 트레이닝으로 인해 반도체 메모리 소자가 오작동 하는 것을 방지할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 논리레벨 결정부(450)는, 세 개의 신호를 입력받아서 그 중 두 개 이상의 신호가 같은 논리레벨일 때, 그에 따라 출력되는 신호의 논리레벨을 결정하는 동작을 수행하며, 이때, 출력되는 신호는 입력되는 세 개의 신호 중 한 개의 신호가 되도록 함으로써 출력되는 신호가 안정적인 논리레벨 변동을 가지도록 하였는데, 본 발명의 범주에는 세 개보다 많은 개수의 신호를 입력받 아서 그 중 과반수이상의 신호가 같은 논리레벨일 때, 그에 따라 출력되는 신호의 논리레벨을 결정하는 동작을 수행하며, 출력되는 신호는 입력되는 신호에 포함되도록 함으로써 출력되는 신호가 안정적인 논리레벨 변동을 가지도록 하는 경우도 포함된다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로가 정상적인 형태로 클록 정렬 트레이닝을 수행하는 경우의 동작파형을 도시한 타이밍 다이어그램.
도 3은 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로가 지터(jitter)로 인해 비정상적인 형태로 클록 정렬 트레이닝을 수행하는 경우의 동작파형을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 논리레벨 결정부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 400 : 클록 입력부 120, 420 : 주파수 변환부
140 : 위상 검출부 160, 460 : 신호전송부
430 : 제1위상 검출부 440 : 제2위상 검출부
450 : 논리레벨 결정부 480 : 트레이닝 정보신호 출력부
102, 402 : 시스템 클록 입력패드
104, 404 : 시스템 클록 입력버퍼
106, 406 : 데이터 클록 입력패드
108, 408 : 데이터 클록 입력버퍼
162, 462 : 트레이닝 정보신호 출력버퍼
164, 464 : 트레이닝 정보신호 출력패드

Claims (36)

  1. 제1클록의 위상을 기준으로 제2클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출수단;
    상기 제1클록의 위상을 기준으로 상기 제2클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출수단; 및
    상기 제1검출신호, 상기 제2검출신호, 피드백된 출력신호에 응답하여 상기 피드백된 출력신호의 논리레벨을 결정하기 위한 논리레벨 결정수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 피드백된 출력신호 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 상기 두 개 이상의 신호에 상기 피드백된 출력신호가 포함되지 않을 때, 상기 피드백된 출력신호의 논리레벨을 천이하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 피드백된 출력신호 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 상기 두 개 이상의 신호에 상기 피드백된 출력신호가 포함될 때, 상기 피드백된 출력신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 피드백된 출력신호 중 두 개 이상의 신호가 비활성화 되는 경우, 상기 피드백된 출력신호가 비활성화 되도록 하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 피드백된 출력신호가 비활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 비활성화 되는 경우, 상기 피드백된 출력신호가 그대로 비활성화상태를 유지하도록 그 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 피드백된 출력신호가 활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 비활성화되는 경우, 상기 피드백된 출력신호가 비활성화 되도록 그 논리레벨을 천이하는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 피드백된 출력신호 중 두 개 이상의 신호가 활성화 되는 경우, 상기 피드백된 출력신호가 활성화 되도록 하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 피드백된 출력신호가 비활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 활성화되는 경우, 상기 피드백된 출력신호가 활성화 되도록 그 논리레벨을 천이하는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 피드백된 출력신호가 활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 활성화되는 경우, 상기 피드백된 출력신호가 그대로 활성화상태를 유지하도록 그 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호와 상기 제2검출신호의 논리레벨을 비교하기 위한 제1논리레벨 비교부;
    상기 제1검출신호와 상기 피드백된 출력신호의 논리레벨을 비교하기 위한 제2논리레벨 비교부;
    상기 제2검출신호와 상기 피드백된 출력신호의 논리레벨을 비교하기 위한 제3논리레벨 비교부;
    상기 제1 내지 제3 논리레벨 비교수단의 출력신호에 응답하여 상기 피드백된 출력신호의 논리레벨이 천이되는 것을 제어하기 위한 논리레벨 천이 제어부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1위상검출수단은,
    상기 제1클록의 에지에서 상기 제2클록이 활성화상태인 경우, 상기 제1검출신호가 활성화 되도록 하는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1위상검출수단은,
    상기 제1클록의 에지에서 상기 제2클록이 비활성화상태인 경우, 상기 제1검출신호가 비활성화 되도록 하는 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서,
    상기 제2위상검출수단은,
    상기 제1클록의 에지에서 상기 제2클록을 예정된 시간만큼 지연한 클록이 활성화상태인 경우, 상기 제2검출신호가 활성화 되도록 하는 것을 특징으로 하는 반도체 소자.
  14. 제1항에 있어서,
    상기 제2위상검출수단은,
    상기 제1클록의 에지에서 상기 제2클록을 예정된 시간만큼 지연한 클록이 비활성화상태인 경우, 상기 제2검출신호가 비활성화 되도록 하는 것을 특징으로 하는 반도체 소자.
  15. 제1항에 있어서,
    상기 피드백된 출력신호의 논리레벨이 천이하는 경우 그 시점을 상기 제1클 록의 에지에 동기시키기 위한 천이시점 동기화수단을 더 구비하는 것을 특징으로 하는 반도체 소자.
  16. 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 제1클록 및 데이터 신호의 입력시점을 동기시키기 위한 제2클록을 외부에서 각각 입력받기 위한 클록입력수단;
    상기 제1클록의 위상을 기준으로 상기 제2클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출수단;
    상기 제1클록의 위상을 기준으로 상기 제2클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출수단;
    상기 제1검출신호, 상기 제2검출신호, 트레이닝 정보신호에 응답하여 과반수 판단신호의 논리레벨을 결정하기 위한 논리레벨 결정수단;
    상기 제1클록에 응답하여 상기 과반수 판단신호를 상기 트레이닝 정보신호로서 출력하기 위한 트레이닝 정보신호 출력수단; 및
    상기 트레이닝 정보신호를 외부로 전송하기 위한 신호전송수단
    을 구비하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 상기 두 개 이상의 신호에 상기 트레이닝 정보신호가 포함되지 않을 때, 상기 과반수 판단신호의 논리레벨을 천이하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 상기 두 개 이상의 신호에 상기 트레이닝 정보신호가 포함될 때, 상기 과반수 판단신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 비활성화 되는 경우, 상기 과반수 판단신호가 비활성화 되도록 하는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 비활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 비활성화 되는 경우, 상기 트레이닝 정보신호가 그대로 비활성화상태를 유지하도록 상기 과반수 판단신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  21. 제19항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 비활성화되는 경우, 상기 트레이닝 정보신호가 비활성화 되도록 상기 과반수 판단신호의 논리레벨을 천이하는 것을 특징으로 하는 반도체 메 모리 소자.
  22. 제16항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 활성화 되는 경우, 상기 과반수 판단신호가 활성화 되도록 하는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제22항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 비활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 활성화되는 경우, 상기 트레이닝 정보신호가 활성화 되도록 상기 과반수 판단신호의 논리레벨을 천이하는 것을 특징으로 하는 반도체 메모리 소자.
  24. 제22항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 활성화되는 경우, 상기 트레이닝 정보신호가 그대로 활성화상태를 유지하도록 상기 과반수 판단신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  25. 제16항에 있어서,
    상기 제1위상검출수단은,
    상기 제1클록의 에지에서 상기 제2클록이 활성화상태인 경우, 상기 제1검출신호를 활성화시키고, 상기 제1클록의 에지에서 상기 제2클록이 비활성화상태인 경우, 상기 제1검출신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
  26. 제16항에 있어서,
    상기 제2위상검출수단은,
    상기 제1클록의 에지에서 상기 제2클록을 예정된 시간만큼 지연한 클록이 활 성화상태인 경우, 상기 제2검출신호를 활성화시키고, 상기 제1클록의 에지에서 상기 제2클록을 예정된 시간만큼 지연한 클록이 비활성화상태인 경우, 상기 제2검출신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
  27. 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 제1클록 및 데이터 신호의 입력시점을 동기시키기 위한 제2클록을 외부에서 각각 입력받기 위한 클록입력수단;
    상기 제2클록이 상기 제1클록과 동일한 주파수를 갖도록 상기 제2클록의 주파수를 변환하기 위한 주파수 변환수단;
    상기 제1클록의 위상을 기준으로 상기 주파수 변환수단에서 출력되는 클록의 위상을 검출하고, 그 결과에 대응하는 제1검출신호를 생성하기 위한 제1위상검출수단;
    상기 제1클록의 위상을 기준으로 상기 주파수 변환수단에서 출력되는 클록을 예정된 시간만큼 지연한 클록의 위상을 검출하고, 그 결과에 대응하는 제2검출신호를 생성하기 위한 제2위상검출수단;
    상기 제1검출신호, 상기 제2검출신호, 트레이닝 정보신호에 응답하여 과반수 판단신호의 논리레벨을 결정하기 위한 논리레벨 결정수단;
    상기 제1클록에 응답하여 상기 과반수 판단신호를 상기 트레이닝 정보신호로서 출력하기 위한 트레이닝 정보신호 출력수단; 및
    상기 트레이닝 정보신호를 외부로 전송하기 위한 신호전송수단
    을 구비하는 반도체 메모리 소자.
  28. 제27항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 같은 논리레벨을 가지며, 상기 두 개 이상의 신호에 상기 트레이닝 정보신호가 포함되지 않을 때, 상기 과반수 판단신호의 논리레벨을 천이하고, 상기 두 개 이상의 신호에 상기 트레이닝 정보신호가 포함될 때, 상기 과반수 판단신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  29. 제27항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 비활성화 되는 경우, 상기 과반수 판단신호가 비활성화 되도록 하는 것을 특징으로 하는 반도체 메모리 소자.
  30. 제29항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 비활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 비활성화 되는 경우, 상기 트레이닝 정보신호가 그대로 비활성화상태를 유지하도록 상기 과반수 판단신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  31. 제29항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 비활성화되는 경우, 상기 트레이닝 정보신호가 비활성화 되도록 상기 과반수 판단신호의 논리레벨을 천이하는 것을 특징으로 하는 반도체 메모리 소자.
  32. 제27항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1검출신호, 상기 제2검출신호, 상기 트레이닝 정보신호 중 두 개 이상의 신호가 활성화 되는 경우, 상기 과반수 판단신호가 활성화 되도록 하는 것을 특징으로 하는 반도체 메모리 소자.
  33. 제32항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신호는 비활성화상태이며, 상기 트레이닝 정보신호가 비활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 활성화되는 경우, 상기 트레이닝 정보신호가 활성화 되도록 상기 과반수 판단신호의 논리레벨을 천이하는 것을 특징으로 하는 반도체 메모리 소자.
  34. 제32항에 있어서,
    상기 논리레벨 결정수단은,
    상기 제1 및 제2검출신호 중 어느 한 신호는 활성화상태이고, 나머지 한 신 호는 비활성화상태이며, 상기 트레이닝 정보신호가 활성화상태일 때,
    상기 제1검출신호 또는 상기 제2검출신호의 논리레벨이 천이하여 상기 제1 및 제2검출신호가 모두 활성화되는 경우, 상기 트레이닝 정보신호가 그대로 활성화상태를 유지하도록 상기 과반수 판단신호의 논리레벨을 천이하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  35. 제27항에 있어서,
    상기 제1위상검출수단은,
    상기 제1클록의 에지에서 상기 주파수 변환수단에서 출력되는 클록이 활성화상태인 경우, 상기 제1검출신호를 활성화시키고, 상기 제1클록의 에지에서 상기 주파수 변환수단에서 출력되는 클록이 비활성화상태인 경우, 상기 제1검출신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
  36. 제27항에 있어서,
    상기 제2위상검출수단은,
    상기 제1클록의 에지에서 상기 주파수 변환수단에서 출력되는 클록을 예정된 시간만큼 지연한 클록이 활성화상태인 경우, 상기 제2검출신호를 활성화시키고, 상기 제1클록의 에지에서 상기 주파수 변환수단에서 출력되는 클록을 예정된 시간만 큼 지연한 클록이 비활성화상태인 경우, 상기 제2검출신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
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