KR100779381B1 - 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 - Google Patents

감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 Download PDF

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Abstract

본 발명은 감소된 면적을 가지는 DLL과 이를 포함하는 반도체 메모리 장치 및 그 락킹 동작 방법에 관한 것으로, 본 발명에 따른 DLL은, 위상 검출기, 딜레이 라인, 딜레이 컨트롤러, 딜레이 회로, 및 출력 버퍼를 포함한다. 위상 검출기는 입력 클록 신호와 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력한다. 딜레이 회로는 기준 클록 신호를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 피드백 클록 신호로서 출력한다. 출력 버퍼는 딜레이 클록 신호에 응답하여, 내부 클록 신호를 출력한다. 바람직하게, 기준 클록 신호는 내부 클록 신호의 실제의 출력 경로를 이루는 장치들 중 하나에 의해 발생된다. 본 발명에 따른 DLL과 이를 포함하는 반도체 메모리 장치 및 그 락킹 동작 방법은 제조 공정 시의 조건에 따라 발생할 수 있는 데이터 스트로브 신호 및 출력 데이터 신호들과, 외부 클록 신호 간의 스큐를 감소시킬 수 있고, 그 점유 면적이 감소될 수 있다.
기준 클록 신호, 피드백 클록 신호, 출력 인에이블 제어부

Description

감소된 면적을 가지는 ＤＬＬ과 이를 포함하는 반도체 메모리 장치 및 그 락킹 동작 방법{Delay locked loop with reduced size and a semiconductor memory device including the delay locked loop and locking operation method of the same}
도 1은 종래의 DLL과 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 DLL의 블록도이다.
도 3은 도 2에 도시된 위상 검출기의 상세한 블록도이다.
도 4a 및 도 4b는 도 3에 도시된 제1 및 제2 위상 검출기들의 동작과 관련된 신호들의 타이밍도이다.
도 5는 도 2에 도시된 코스(coarse) 딜레이부의 동작과 관련된 신호들의 타이밍도이다.
도 6은 도 2에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다.
도 7은 본 발명의 일실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 8은 도 7에 도시된 출력 인에이블 제어부의 상세한 로직 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 10은 도 9에 도시된 출력 인에이블 제어부의 상세한 로직 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 12는 도 11에 도시된 출력 제어부를 상세히 나타내는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : DLL 110 : 입력 버퍼
120 : 딜레이 회로 130 : 위상 검출기
140 : 딜레이 컨트롤러 150 : 딜레이 라인
151 : 코스 딜레이부 152 : 화인 딜레이부
160 : 출력 버퍼 200, 300 : 반도체 메모리 장치
201, 301 : 커맨드 디코더 202, 302 : 어드레스 버퍼
203, 303 : 내부 코아 회로 204, 304 : 내부 입출력 회로
205 : 출력 제어부 206, 307 : 출력 인에이블 제어부
207, 308 : DQS 드라이버 305 : 상위 출력 제어부
306 : 하위 출력 제어부
DR1∼DRN, UDR1∼UDRN, LDR1∼LDRN : 데이터 입출력 드라이버
본 발명은 반도체 장치에 관한 것으로서, 특히, 내부 클럭 신호를 발생하는 DLL(Delay Locked Loop)과 이를 포함하는 반도체 메모리 장치 및 그 락킹 동작 방법에 관한 것이다.
일반적으로, DLL은 외부 클록 신호와 내부 클록 신호 간의, 또는 외부 클록 신호와 출력 데이터들 간의 스큐(skew)를 보상하기 위해, 외부 클록 신호에 기초하여 내부 클록 신호를 발생하는 반도체 장치이다. 따라서 외부 클록 신호에 동기하여 데이터를 입력 또는 출력하는 동기식(synchronous) 반도체 메모리 장치는 내부 클록 발생기로서 DLL을 포함한다. 도 1은 종래의 DLL과 반도체 메모리 장치의 일부를 나타내는 블록 도이다. 도 1을 참고하면, DLL(10)은 입력 버퍼(11), 위상 검출기(12), 딜레이(delay) 컨트롤러(13), 딜레이 라인(delay line)(14), 출력 버퍼(15), 및 리플리카(replica) 딜레이(16)를 포함한다. 상기 DLL(10)은 외부 클록 신호(EXCLK)에 기초하여 내부 클록 신호(INCLK)를 발생한다. 상기 DLL(10)의 상세한 동작 설명은 당업자라면 잘 이해할 수 있으므로 설명의 간략화를 위해 생략된다. 상기 DLL(10)을 포함하는 반도체 메모리 장치에서, 출력 인에이블 제어부(20)는 상기 내부 클록 신호(INCLK)를 수신하고, 출력 인에이블 신호(OUTEN)에 응답하여 상기 내부 클록 신호(INCLK)에 기초한 내부 스트로브(strobe) 신호(DQSCLK)를 발생한다. 또, 데이터 출력 제어부(30)는 상기 내부 클록 신호(INCLK)를 수신하고, 상기 출력 인에이블 신호(OUTEN)에 응답하여 상기 내부 클록 신호(INCLK)에 기초한 출력 제어 신호(DQCLK)를 출력한다. DQS(Data Queue Strobe) 드라이버(40)는 상기 내부 스트로브 신호(DQSCLK)에 응답하여, 데이터 스트로브 신호(DQS)를 외부 장치(미도시)에 출력한다. 데이터 출력 드라이버들(50)은 내부 데이터 신호들(INLDA1∼INLDAK)(K는 정수)을 각각 수신하고, 상기 출력 제어 신호(DQCLK)에 응답하여, 출력 데이터 신호들(DQ1∼DQK)을 상기 외부 장치에 출력한다. 결과적으로, 상기 반도체 메모리 장치는 상기 외부 클록 신호(EXCLK)에 동기하여, 상기 데이터 스트로브 신호(DQS)와 상기 출력 데이터 신호들(DQ1∼DQK)을 상기 외부 장치에 출력한다. 그 결과, 상기 외부 장치가 상기 데이터 스트로브 신호(DQS)에 동기하여, 상기 출력 데이터 신호들(DQ1∼DQK)을 수신한다. 한편, 상기 딜레이 라인(14)으로부터 출력된 클록 신호(DLCLK)가 상기 출력 버퍼(15), 상기 출력 인에이블 제어부(20), 및 상기 DQS 드라이버(40)를 통과하여, 최종적으로 상기 데이터 스트로브 신호(DQS)로서 외부에 출력될 때까지 걸리는 시간과 동일한 딜레이 시간을 갖도록 상기 리플리카 딜레이(16)가 설계된다. 따라서, 상기 리플리카 딜레이(16)는 상기 클록 신호(DLCLK)의 출력 경로(path)와 동일한 딜레이 시간 동안 상기 클록 신호(DLCLK)를 딜레이시키고, 그 딜레이된 신호를 피드백(feedback) 클록 신호(FBCLK)로서 출력한다. 상기 DLL(10)은 상기 피드백 클록 신호(FBCLK)와 외부 클록 신호(EXCLK)의 위상을 비교하고, 그 비교 결과에 따라 상기 데이터 스트로브 신호(DQS)가 상기 외부 클록 신호(EXCLK)에 동기 하도록 상기 내부 클록 신호(INCLK)를 발생한다. 하지만, 반도체 메모리 장치의 제조 공정 시의 조건에 따라, 상기 내부 클록 신호(INCLK)가 상기 출력 인에이블 제어부(20)를 통과하는데 걸리는 시간(즉, 상기 출력 인에이블 제어부(20)의 딜레이 시간)과, 상기 리플리카 딜레이(16)의 딜레이 시간이 각각 변경될 수 있다. 상기 출력 인에이블 제어부(20)의 딜레이 시간이 변경될 경우, 상기 리플리카 딜레이(16)의 딜레이 시간이 상기 클록 신호(DLCLK)의 실제의 출력 경로에 의한 딜레이 시간과 달라질 수 있다. 이를 좀 더 상세히 설명하면, 상기 리플리카 딜레이부(16)의 딜레이 시간이, 상기 출력 버퍼(15), 상기 출력 인에이블 제어부(20), 및 상기 DQS 드라이버(40)에 의한 딜레이 시간 보다 크거나 또는 작을 수 있다. 이처럼, 상기 리플리카 딜레이(16)의 딜레이 시간과, 상기 클록 신호(DLCLK)의 실제의 출력 경로에 의한 딜레이 시간이 서로 일치하지 않을 때, 상기 데이터 스트로브 신호(DQS) 및 상기 출력 데이터 신호들(DQ1∼DQK)과, 상기 외부 클록 신호(EXCLK) 간의 스큐(skew)가 증가하게 된다. 또한, 이미 제조된 반도체 메모리 장치에서, 상기 클록 신호(DLCLK)의 실제의 출력 경로의 딜레이 시간과, 상기 리플리카 딜레이(16)의 딜레이 시간의 차이로 인하여 증가된 상기 스큐를 보상하는 것은 매우 어려운 일이다. 한편, 상기 리플리카 딜레이(16)는 상기 클록 신호(DLCLK)의 실제의 출력 경로와 동일한 딜레이 시간을 갖도록 설계되어야 하므로, 그 점유 면적이 증가하여, 상기 DLL(10)의 크기가 증가한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 내부 클록 신호의 실제의 출력 경로에 존재하는 제어 장치로부터 수신되는 기준 클록 신호에 기초하여 피드백 클록 신호를 발생함으로써, 제조 공정 시의 조건에 따라 발생할 수 있는 데이터 스트로브 신호 및 출력 데이터 신호들과, 외부 클록 신호 간의 스큐를 감소시키고, 그 점유 면적이 감소될 수 있는 DLL을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 내부 클록 신호의 실제의 출력 경로에 존재하는 제어 장치로부터 수신되는 기준 클록 신호에 기초하여 피드백 클 록 신호를 발생함으로써, 제조 공정 시의 조건에 따라 발생할 수 있는 데이터 스트로브 신호 및 출력 데이터 신호들과, 외부 클록 신호 간의 스큐를 감소시키고, 그 점유 면적이 감소될 수 있는 DLL을 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 내부 클록 신호의 실제의 출력 경로에 존재하는 제어 장치로부터 수신되는 기준 클록 신호에 기초하여 피드백 클록 신호를 발생함으로써, 제조 공정 시의 조건에 따라 발생할 수 있는 데이터 스트로브 신호 및 출력 데이터 신호들과, 외부 클록 신호 간의 스큐를 감소시키고, 그 점유 면적이 감소될 수 있는 DLL의 락킹 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 DLL은, 위상 검출기, 딜레이 라인, 딜레이 컨트롤러, 딜레이 모델을 포함한다. 위상 검출기는 입력 클록 신호와 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력한다. 딜레이 라인은 제1 및 제2 딜레이 제어 신호들에 응답하여, 입력 클록 신호를 딜레이시키고, 딜레이 클록 신호를 출력한다. 딜레이 컨트롤러는 위상 검출 신호에 응답하여, 제1 및 제2 딜레이 제어 신호들을 발생한다. 딜레이 회로는 기준 클록 신호를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 피드백 클록 신호로서 출력한다. 바람직하게, 기준 클록 신호는 딜레이 클록 신호의 실제의 출력 경로(path)를 이루는 회로들 중 하나에 의해 발생된다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메 모리 장치는, DLL, 출력 인에이블 제어부, 및 DQS 드라이버를 포함한다. DLL은 외부 클록 신호와 기준 클록 신호에 기초하여 내부 클록 신호를 발생한다. 출력 인에이블 제어부는 내부 클록 신호와 출력 인에이블 신호에 응답하여, 내부 스트로브 신호들과 기준 클록 신호를 출력한다. DQS 드라이버는 내부 스트로브 신호들에 응답하여, 데이터 스트로브 신호를 외부 장치에 출력한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, DLL, 출력 인에이블 제어부, 출력 제어부, DQS 드라이버, 및 복수의 데이터 입출력 드라이버들을 포함한다. DLL은 외부 클록 신호와 기준 클록 신호에 기초하여 내부 클록 신호를 발생한다. 출력 인에이블 제어부는 내부 클록 신호와 출력 인에이블 신호에 응답하여, 내부 스트로브 신호들을 출력한다. 출력 제어부는 내부 클록 신호와 출력 인에이블 신호에 응답하여, 출력 제어 신호들을 출력한다. DQS 드라이버는 내부 스트로브 신호들에 응답하여, 데이터 스트로브 신호를 외부 장치에 출력한다. 복수의 데이터 입출력 드라이버들은 반도체 메모리 장치의 리드 동작시, 출력 제어 신호들에 응답하여, 반도체 메모리 장치의 내부 입출력 회로를 통하여 내부 코아 회로로부터 수신되는 내부 출력 데이터 신호들을 출력 데이터 신호들로서 각각 외부 장치에 출력한다. 바람직하게, 출력 인에이블 제어부와 출력 제어부 중 어느 하나는, 내부 클록 신호에 응답하여, 기준 클록 신호를 더 발생한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 DLL의 락킹 동작 방법은, 외부 클록 신호를 수신하고, 입력 클록 신호를 출력하는 단계; 내부 클록 신호의 실제의 출력 경로를 이루는 외부 회로들 중 하나에 의해, 기준 클록 신호를 발생하는 단계; 기준 클록 신호를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 피드백 클록 신호로서 출력하는 단계; 입력 클록 신호와 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력하는 단계; 위상 검출 신호에 응답하여, 제1 및 제2 딜레이 제어 신호들을 발생하는 단계; 제1 및 제2 딜레이 제어 신호들에 응답하여, 입력 클록 신호를 딜레이시키고, 딜레이 클록 신호를 출력하는 단계; 및 딜레이 클록 신호에 응답하여, 내부 클록 신호를 출력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 DLL의 블록도이다. 도 2를 참고하면, DLL(100)은 입력 버퍼(110), 딜레이 모델(model)(120), 위상 검출기(130), 딜레이 컨트롤러(140), 딜레이 라인(delay line)(150), 및 출력 버퍼(160)를 포함한다. 상기 입력 버퍼(110)는 외부 클록 신호(ECLK)를 수신하고, 상기 외부 클록 신호(ECLK)를 입력 클록 신호(ICLK)로서 출력한다. 상기 딜레이 모델(120)은 기준 클록 신호(RFCLK)를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 피드백 클록 신호(FBCLK)로서 출력한다. 바람직하게, 상기 설정된 시간은 상기 DLL(100)이 발생하는 내부 클록 신호(INL)의 실제의 출력 경로(path)를 이루는 회로들 중 하나(예를 들어, DQS 드라이버(207, 도 7참고)의 딜레이 시간과 동일하게 설정될 수 있다.
상기 위상 검출기(130)는 상기 입력 클록 신호(ICLK)와 상기 피드백 클록 신호(FBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호(PDET)를 출력한다. 바람직하게, 상기 위상 검출 신호(PDET)는 제1 및 제2 검출 신호들(PDO1, PDO2)을 포함한다. 상기 딜레이 컨트롤러(140)는 상기 위상 검출 신호(PDET)에 응답하여, 딜레이 제어 신호들(CCTL, FCTL)을 출력한다. 상기 딜레이 라인(150)는 상기 딜레이 제어 신호들(CCTL, FCTL)에 응답하여, 상기 입력 클록 신호(ICLK)를 딜레이시키고, 딜레이 클록 신호(MCLK)를 출력한다. 좀 더 상세하게는, 상기 딜레이 라인(150)는 코스(coarse) 딜레이부(151)와 화인(fine) 딜레이부(152)를 포함한다. 상기 코스 딜레이부(151)는 상기 딜레이 제어 신호(CCTL)에 응답하여, 코스 딜레이 시간을 조절하고, 그 조절된 코스 딜레이 시간 동안 상기 입력 클록 신호(ICLK)를 딜레이시키고, 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 출력한다. 도 5를 참고하여, 상기 코스 딜레이부(151)의 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 코스 딜레이부(151)는 상기 딜레이 제어 신호(CCTL)를 수신할 때마다, 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)의 라이징 에지들(rising edges)을 교대로 단위(unit) 코스 딜레이 시간(DF1)만큼 이동시킨다. 예를 들어, 상기 코스 딜레이부(151)가 FD1 및 SD2로 각각 표시된 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 출력하는 경우가 고려될 수 있다. 이 경우, 상기 딜레이 컨트롤러(140)가 상기 코스 딜레이 시간을 증가시키는 상기 딜레이 제어 신호(CCTL)를 출력하면, 상기 코스 딜레이부(151)는 FD2로 표시된 상기 코스 딜레이 클록 신호(FRCLK)를 출력한다. 즉, 상기 코스 딜레이부(151)는 상기 코스 딜레이 클록 신호(FRCLK)의 라이징 에지를 FD1에서 FD2로 상기 단위 코스 딜레이 시간(DF1)만큼 이동시킨다. 또, 예를 들어, 상기 코스 딜레이부(151)가 FD1 및 SD1으로 각각 표시된 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 출력할 때, 상기 코스 딜레이 시간을 증가시키는 상기 딜레이 제어 신호(CCTL)를 수신할 때마다, 상기 코스 딜레이부(151)는 FD2→SD2→FD3→SD3의 순서로 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)의 라이징 에지들을 교대로 이동시킨다.
다시 도 2를 참고하면, 상기 화인 딜레이부(152)는 상기 딜레이 제어 신호(FCTL)에 응답하여, 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 혼합하여, 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK) 사이에 존재하는 서로 다른 위상들을 가지는 복수의 혼합 신호들을 생성한다. 도 5를 참고하면, 상기 코스 딜레이부(151)가 'FD2' 및 'SD2'로 각각 표시된 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 출력하는 경우, 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK) 사이에(즉, 기간(DF2) 내에) 존재하는 서로 다른 위상들을 각각 가지는 복수의 혼합 신호들이 점선으로 도시되어 있다. 바람직하게, 상기 복수의 혼합 신호들 중 서로 이웃한 두 개의 혼합 신호들 사이에 위상 차(DF3)가 존재한다. 상기 화인 딜레이부(152)는 상기 복수의 혼합 신호들 중 하나를 선택하고, 그 선택된 신호를 상기 딜레이 클록 신호(MCLK)로서 출력한다. 상기 출력 버퍼(160)는 상기 딜레이 클록 신호(MCLK)에 응답하여, 내부 클록 신호(INLCLK)를 출력한다. 바람직하게, 상기 내부 클록 신호(INCLK)는 상보적인(complementary) 제1 및 제2 클록 신호들(RCLK, FCLK)을 포함한다. 택일적으로, 상기 출력 버퍼(160)는 상기 딜레이 클록 신호(MCLK)에 응답하여, 상기 기준 클록 신호(RFCLK)를 더 출력할 수도 있다. 이 경우, 상기 딜레이 모델(120)의 설정된 딜레이 시간은 더 증가되어야 한다.
도 3은 도 2에 도시된 위상 검출기의 상세한 블록도이다. 도 3을 참고하면, 위상 검출기(130)는 딜레이부(131), 제1 위상 검출기(132), 및 제2 위상 검출기(133)를 포함한다. 상기 딜레이부(131)는 상기 피드백 클록 신호(FBCLK)를 단위(unit) 딜레이 시간 동안 딜레이시키고, 단위 딜레이 클록 신호(DCLK)를 출력한다. 바람직하게, 상기 딜레이부(131)의 상기 단위 딜레이 시간은 상기 단위 코스 딜레이 시간(DF1)과 동일하게 설정될 수 있다. 상기 제1 위상 검출기(132)는 상기 입력 클럭 신호(ICLK)와 상기 피드백 클록 신호(FBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제1 검출 신호(PDO1)를 출력한다. 상기 제2 위상 검출기(133)는 상기 단위 딜레이 클록 신호(DCLK)와 상기 입력 클록 신호(ICLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제2 검출 신호(PDO2)를 출력한다. 도 4a 및 도 4b를 참고하여, 상기 제1 및 제2 위상 검출기들(132, 133)의 동작을 좀 더 상세히 설명하면 다음과 같다. 도 4a 및 도 4b는 도 3에 도시된 제1 및 제2 위상 검출기들의 동작과 관련된 신호들의 타이밍도이다. 먼저, 도 4a를 참고하면, 상기 제1 위상 검출기(132)는 상기 피드백 클록 신호(FBCLK)의 라이지 에지가 상기 입력 클록 신호(ICLK)의 라이징 에지보다 선행할 때, 상기 제1 검출 신호(PDO1)를 로직 로우로 출력한다. 이와 유사하게, 상기 제2 위상 검출기(133)는 상기 단위 딜레이 클록 신호(DCLK)의 라이징 에지가 상기 입력 클록 신호(ICLK)의 라이징 에지보다 선행할 때, 상기 제2 검출 신호(PDO2)를 로직 로우로 출력한다. 도 4b를 참고하면, 상기 제1 위상 검출기(132)는 상기 입력 클록 신호(ICLK)의 라이징 에지가 상기 피드백 클록 신호(FBCLK)의 라이징 에지보다 선행할 때 상기 제1 검출 신호(PDO1)를 로직 하이로 출력한다. 또, 상기 제2 위상 검출기(133)는 상기 입력 클록 신호(ICLK)의 라이징 에지가 상기 단위 딜레이 클록 신호(DCLK)의 라이징 에지보다 선행할 때, 상기 제2 검출 신호(PDO2)를 로직 하이로 출력한다.
다음으로, 도 6을 참고하여, 상기 DLL(100)의 락킹 동작 과정을 상세히 설명한다. 도 6은 도 2에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다. 먼저, 입력 버퍼(110)가 외부 클록 신호(ECLK)를 수신하고, 입력 클록 신호(ICLK)를 위상 검출기(130)와 딜레이 라인(150)의 코스 딜레이부(151)에 출력한다. 상기 DLL(100)의 동작 초기에, 딜레이 컨트롤러(140)는 상기 딜레이 라인(150)의 딜레이 시간이 초기 값을 갖도록 딜레이 제어 신호들(CCTL, FCTL)을 출력한다. 상기 코스 딜레이부(151)는 상기 딜레이 제어 신호(CCTL)에 응답하여, 상기 입력 클록 신호(ICLK)를 초기 값의 코스 딜레이 시간 동안 딜레이시키고, 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 출력한다. 상기 딜레이 라인(150)의 화인 딜레이부(152)는 상기 딜레이 제어 신호(FCTL)에 응답하여, 상기 코스 딜레이 클록 신호들(FRCLK, SDCLK)을 혼합함으로써 생성된 복수의 혼합 신호들 중 하나를 선택하고, 그 선택된 신호를 딜레이 클록 신호(MCLK)로서 출력한다. 출력 버퍼(160)는 상기 딜레이 클록 신호(MCLK)에 응답하여, 제1 및 제2 클록 신호들(RCLK, FCLK)을 포함하는 내부 클록 신호(INLCLK)를 출력한다. 그 후, 상기 내부 클록 신호(INLCLK)의 실제의 출력 경로(path)를 이루는 장치(예를 들어, 출력 인에이블 제어부(206, 도 7참고)가 상기 내부 클록 신호(INLCLK)에 기초하여, 기준 클록 신호(RFCLK)를 발생한다. 상기 위상 검출기(130)는 상기 입력 클록 신호(ICLK)와 상기 기준 클록 신호(RFCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들(PDO1, PDO2)을 포함하는 위상 검출 신호(PDET)를 출력한다. 예를 들어, 시점(T1)에서, 피드백 클록 신호(FBCLK)가 상기 위상 검출기(130)의 제1 위상 검출기(132)에 입력되고, 단위 딜레이 클록 신호(DCLK)가 상기 위상 검출기(130)의 제2 위상 검출기(133)에 입력될 때, 상기 위상 검출기(130)는 상기 제1 및 제2 검출 신호들(PDO1, PDO2)을 모두 로직 하이로 출력한다. 딜레이 컨트롤러(140)는 상기 제1 및 제2 검출 신호들(PDO1, PDO2)이 모두 로직 하이 일 때, 상기 코스 딜레이부(151)가 상기 코스 딜레이 시간을 증가시키도록, 상기 딜레이 제어 신호(CCTL)를 발생한다. 그 결과, 상기 피드백 클록 신호(FBCLK)의 라이징 에지가 FBCLK'로 표시된 것과 같이 이동하고(shift), 상기 단위 딜레이 클록 신호(DCLK)의 라이징 에지도 DCLK'로 표시된 것과 같이 이동한다. 여기에서, 상기 코스 딜레이 시간이 조절되는 과정을 좀 더 상세히 설명하면 다음과 같다. 예를 들어, 상기 딜레이 제어 신호(CCTL)는 복수의 비트들을 포함할 수 있고, 상기 딜레이 컨트롤러(140)가 상기 딜레이 제어 신호(CCTL)의 비트 값을 변경시킴으로써, 상기 코스 딜레이 시간이 조절되도록 할 수 있다.
시점(T2)에서, 상기 단위 딜레이 클록 신호(DCLK')의 라이징 에지가 상기 입력 클록 신호(ICLK)의 라이징 에지보다 더 앞서므로, 상기 위상 검출기(130)는 상기 제2 검출 신호(PDO2)를 로직 로우로 출력하고, 상기 제1 검출 신호(PDO1)는 로직 하이로 유지한다. 상기 딜레이 컨트롤러(140)는 상기 제1 검출 신호(PDO1)가 로직 하이이고, 상기 제2 검출 신호(PDO2)가 로직 로우일 때에도, 상기 코스 딜레이부(151)가 상기 코스 딜레이 시간을 증가시키도록, 상기 딜레이 제어 신호(CCTL)를 발생한다. 그 결과, 상기 피드백 클록 신호(FBCLK')의 라이징 에지가 FBCLK''로 표시된 것과 같이 이동하고, 상기 단위 딜레이 클록 신호(DCLK')의 라이징 에지도 DCLK''로 표시된 것과 같이 이동한다. 시점(T3)에서, 상기 피드백 클록 신호(FBCLK'')의 라이징 에지가 상기 입력 클록 신호(ICLK)의 라이징 에지보다 더 앞서므로, 상기 위상 검출기(130)는 상기 제1 및 제2 검출 신호들(PDO1, PDO2)을 모두 로직 로우로 출력한다. 상기 딜레이 컨트롤러(140)는 상기 제1 및 제2 검출 신호들(PDO1, PDO2)이 모두 로직 로우일 때에도 상기 코스 딜레이부(151)가 상기 코스 딜레이 시간을 증가시키도록, 상기 딜레이 제어 신호(CCTL)를 발생한다. 그 결과, 상기 피드백 클록 신호(FBCLK'')의 라이징 에지가 FBCLK'''로 표시된 것과 같이 이동하고, 상기 단위 딜레이 클록 신호(DCLK'')의 라이징 에지도 DCLK'''로 표시된 것과 같이 이동한다. 시점(TLOCK)에서, 상기 입력 클록 신호(ICLK)의 라이징 에지가 상기 단위 딜레이 클록 신호(DCLK''')의 라이징 에지보다 더 앞서므로, 상기 위상 검출기(130)는 상기 제2 검출 신호(PDO2)를 로직 하이로 출력하고, 상기 제1 검출 신호(PDO1)는 로직 로우로 유지한다. 상기 딜레이 컨트롤러(140)는 상기 제1 검출 신호(PDO1)가 로직 로우이고, 상기 제2 검출 신호(PDO2)가 로직 하이일 때에도, 상기 코스 딜레이부(151)가 락킹된 것으로 판단하고, 상기 딜레이 제어 신호(CCTL)의 비트 값을 고정시켜 출력한다. 이 후, 상기 딜레이 컨트롤러(140)는 상기 제1 검출 신호(PDO1)의 로직 레벨에 따라, 딜레이 제어 신호(FCTL)를 변경시킨다. 좀 더 상세하게는, 상기 딜레이 제어 신호(FCTL)가 복수의 비트들을 포함할 수 있고, 상기 딜레이 컨트롤러(140)는 상기 제1 검출 신호(PDO1)의 로직 레벨에 따라, 상기 딜레이 제어 신호(FCTL)의 비트 값을 변경시킨다. 그 결과, 상기 화인 딜레이부(152)가 상기 딜레이 제어 신호(FCTL)에 응답하여, 상기 복수의 혼합 신호들 중 다른 하나를 선택한다. 이때, 상기 화인 딜레이부(152)는 상기 딜레이 제어 신호(FCTL)의 비트 값이 변경될 때마다, 이전에 선택한 것과 다른 혼합 신호를 선택한다. 이 후, 상기 피드백 클록 신호(FBCLK)와 상기 입력 클록 신호(ICLK) 간의 위상 차가 설정된 범위 내에 포함될 때까지, 상기 화인 딜레이부(152)가 상술한 동작을 반복한다. 상기 피드백 클록 신호(FBCLK)와 상기 입력 클록 신호(ICLK) 간의 위상 차가 설정된 범위 내에 포함될 때, 상기 딜레이 컨트롤러(140)가 상기 딜레이 제어 신호(FCTL)의 비트 값을 고정시킴으로써, 상기 화인 딜레이부(152)가 락킹된다. 상기 화인 딜레이부(152)가 락킹되면, 상기 딜레이 클록 신호(MCLK)의 위상은 상기 복수의 혼합 신호들 중 어느 하나의 위상과 동일하게 고정된다. 그 결과, 상기 출력 버퍼(160)는 상기 딜레이 클록 신호(MCLK)에 응답하여, 각각 고정된 위상을 가지는 상기 제1 및 제2 클록 신호들(RCLK, FCLK)을 포함하는 상기 내부 클록 신호(INLCLK)를 출력한다.
도 7은 본 발명의 일실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 7에서는 도면의 간략화를 위해, 반도체 메모리 장치의 내부 구성 요소들 중 본 발명과 관련된 부분들만이 개략적으로 도시되어 있다. 도 7을 참고하면, 반도체 메모리 장치(200)는 DLL(100), 커맨드 디코더(201), 어드레스 버퍼(202), 내부 코아(core) 회로(203), 내부 입출력 회로(204), 출력 제어부(205), 출력 인에이블 제어부(206), 데이터 입출력 드라이버들(DR1∼DRN)(N은 정수), 및 DQS 드라이버(207)를 포함한다. 상기 DLL(100)은 입력 버퍼(110), 딜레이 모델(120), 위상 검출기(130), 딜레이 컨트롤러(140), 딜레이 라인(150), 및 출력 버퍼(160)를 포함한다. 상기 DLL(100)의 구성 및 구체적인 동작 설명은 도 2를 참고하여 상술한 것과 유사하므로, 설명의 중복을 피하기 위해 생략된다. 상기 커맨드 디코더(201)는 외부 클록 신호(ECLK)와, 외부 제어 신호들인, 칩 선택 신호(CSB), 라이트 인에이블 신호(WEB), 칼럼 어드레스 스트로브(strobe) 신호(CASB), 및 로우 어드레스 스트로브 신호(RASB)에 응답하여, 리드 명령(read command)(READ) 또는 라이트 명령(write command)(WRITE)을 상기 내부 코아 회로(203)에 출력한다. 상기 어드레스 버퍼(202)는 외부 어드레스 신호들(A1∼AJ)(J는 정수)을 수신하고, 입력 어드레스 신호들(IA1∼IAJ)을 상기 내부 코아 회로(203)에 출력한다. 도 7에서 상세히 도시되지 않았지만, 상기 내부 코아 회로(203)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와 그 주변 회로들을 포함한다. 상기 반도체 메모리 장치(200)의 리드 동작시, 상기 내부 입출력 회로(204)는 상기 내부 코아 회로(203)로부터 수신되는 내부 출력 데이터 신호들(ODAT1∼ODATN)을 상기 데이터 입출력 드라이버들(DR1∼DRN)에 각각 출력한다. 또, 상기 반도체 메모리 장치(200)의 라이트 동작시, 상기 내부 입출력 회로(204)는 상기 데이터 입출력 드라이버들(DR1∼DRN)로부터 각각 수신되는 내부 입력 데이터 신호들(IDAT1∼IDATN)을 상기 내부 코아 회로(203)에 출력한다.
상기 출력 제어부(205)는 상기 DLL(100)로부터 수신되는 상기 내부 클록 신호(INLCLK)와 출력 인에이블 신호(OUTEN)에 응답하여, 출력 제어 신호들(RCKDQ, FCKDQ)을 출력한다. 좀 더 상세하게는, 상기 내부 클록 신호(INLCLK)는 제1 및 제2 클록 신호들(RCLK, FCLK)을 포함한다. 상기 출력 제어부(205)는 상기 출력 인에이블 신호(OUTEN)가 인에이블될 때, 상기 제1 클록 신호(RCLK)에 기초하여, 상기 출력 제어 신호(RCKDQ)를 출력하고, 상기 제2 클록 신호(FCLK)에 기초하여, 상기 출력 제어 신호(FCKDQ)를 출력한다. 상기 출력 인에이블 제어부(206)는 상기 출력 인에이블 신호(OUTEN)와 상기 제1 및 제2 클록 신호들(RCLK, FCLK)에 응답하여, 내부 스트로브 신호들(RCKDQS, FCKDQS)과 상기 기준 클록 신호(RFCLK)를 출력한다. 바람직하게, 상기 출력 인에이블 제어부(206)는 상기 제1 및 제2 클록 신호들(RCLK, FCLK)을 수신하는 동안(즉, 상기 DLL(100)이 액티브 상태인 동안) 상기 기준 클록 신호(RFCLK)를 연속적으로 출력한다. 또, 상기 출력 인에이블 제어부(206)는 상기 출력 인에이블 신호(OUTEN)가 인에이블될 때에만, 상기 내부 스트로브 신호들(RCKDQS, FCKDQS)을 출력한다.
상기 데이터 입출력 드라이버들(DR1∼DRN)은 상기 반도체 메모리 장치(200)의 리드 동작시, 상기 출력 제어 신호들(RCKDQ, FCKDQ)에 응답하여, 상기 내부 입출력 회로(204)로부터 수신되는 상기 내부 출력 데이터 신호들(ODAT1∼ODATN)을 출력 데이터 신호들(ODQ1∼ODQN)로서 각각 외부 장치(미도시)에 출력한다. 또, 상기 반도체 메모리 장치(200)의 라이트 동작시, 상기 데이터 입출력 드라이버들(DR1∼DRN)은 상기 외부 장치로부터 수신되는 입력 데이터 신호들(IDQ1∼IDQN)을 각각 상기 내부 입력 데이터 신호들(IDAT1∼IDATN)로서 상기 내부 입출력 회로(204)에 출력한다. 상기 DQS 드라이버(207)는 상기 내부 스트로브 신호들(RCKDQS, FCKDQS)에 응답하여, 데이터 스트로브 신호(DQS)를 상기 외부 장치에 출력한다. 그 결과, 상기 외부 장치가 상기 데이터 스트로브 신호(DQS)에 동기하여, 상기 출력 데이터 신호들(ODQ1∼ODQN)을 수신한다.
도 7에서는 상기 출력 인에이블 제어부(206)가 상기 기준 클록 신호(RFCLK)를 발생하는 것이 도시되어 있지만, 택일적으로, 상기 DLL(100)의 상기 출력 버퍼(160)가 상기 기준 클록 신호(RFCLK)를 발생할 수도 있다. 이 경우, 상기 출력 버퍼(160)는 상기 딜레이 클록 신호(MCLK)에 응답하여, 상기 내부 클록 신호(INLCLK)와 상기 기준 클록 신호(RFCLK)를 발생한다. 또, 상기 출력 버퍼(160)는 상기 기준 클록 신호(RFCLK)를 발생하기 위한 로직 회로를 더 포함한다. 이 경우, 상기 딜레이 모들(120)의 설정된 딜레이 시간은 더 증가되어야 한다. 바람직하게, 상기 딜레이 모델(120)의 설정된 딜레이 시간은 상기 딜레이 클록 신호(MCLK)의 실제의 출력 경로를 이루는 회로들(즉, 출력 버퍼(160), 출력 인에이블 제어부(206), 및 DQS 드라이버(207))의 딜레이 시간과 동일하게 설정될 수 있다. 다시 말하면, 상기 출력 버퍼(160)가 상기 내부 클록 신호(INLCLK)를 발생한 시점으로부터, 상기 DQS 드라이버(207)가 상기 데이터 스트로브 신호(DQS)를 출력하는 시점까지 걸리는 시간으로 상기 딜레이 모델(120)의 딜레이 시간이 설정될 수 있다.
도 8은 도 7에 도시된 출력 인에이블 제어부의 상세한 로직 회로도이다. 도 8을 참고하면, 상기 출력 인에이블 제어부(206)는 로직 회로들(210∼250)을 포함한다. 상기 로직 회로(210)는 딜레이 로직 회로들(211∼213)을 포함한다. 상기 딜레이 로직 회로(211)는 직렬로 연결된 인버터들(IV1∼IV4)을 포함한다. 상기 인버터들(IV1∼IV4)은 상기 제1 클록 신호(RCLK)를 제1 설정 시간 동안 딜레이시키고, 내부 딜레이 신호(D1)를 출력한다. 상기 딜레이 로직 회로(212)는 직렬 연결된 인버터들(IV5, IV6)을 포함한다. 상기 인버터들(IV5, IV6)은 상기 내부 딜레이 신호(D1)를 제2 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 로직 신호(D2)로서 출력한다. 상기 딜레이 로직 회로(213)는 직렬 연결된 인버터들(IV7, IV8)을 포함한다. 상기 인버터들(IV7, IV8)은 상기 내부 딜레이 신호(D1)를 제3 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 로직 신호(D3)로서 출력한다. 바람직하게, 상기 제1 설정 시간은 상기 제2 설정 시간보다 더 길고, 상기 제3 설정 시간보다 더 길다.
상기 로직 회로(220)는 딜레이 로직 회로들(221, 222)을 포함한다. 상기 딜레이 로직 회로(221)는 직렬로 연결된 인버터들(IV11∼IV14)을 포함한다. 상기 인버터들(IV11∼IV14)은 상기 제2 클록 신호(FCLK)를 상기 제1 설정 시간 동안 딜레이시키고, 내부 딜레이 신호(D11)를 출력한다. 상기 딜레이 로직 회로(222)는 직렬 연결된 인버터들(IV15, IV16)을 포함한다. 상기 인버터들(IV15, IV16)은 상기 내부 딜레이 신호(D11)를 상기 제2 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 로직 신호(D12)로서 출력한다.
상기 로직 회로(230)는 내부 로직 회로들(231, 233)과 딜레이부(232)를 포함한다. 상기 내부 로직 회로(231)는 상기 출력 인에이블 신호(OUTEN)와 상기 로직 신호(D2)에 응답하여, 내부 로직 신호(L1)를 출력한다. 바람직하게, 상기 내부 로직 회로(231)는 NAND 게이트(ND1)와 인버터(IV21)를 포함한다. 상기 NAND 게이트(ND1)는 상기 출력 인에이블 신호(OUTEN)와 상기 로직 신호(D2)를 수신하고, 내부 신호(L1B)를 출력한다. 상기 출력 인에이블 신호(OUTEN)가 인에이블 될 때, NAND 게이트(ND1)가 상기 로직 신호(D2)의 로직 값에 따라 상기 내부 신호(L1B)를 로직 하이 또는 로우로 출력한다. 또, 상기 출력 인에이블 신호(OUTEN)가 디세이블 될 때, 상기 NAND 게이트(ND1)는 상기 로직 신호(D2)의 로직 값에 상관없이 상기 내부 신호(L1B)를 로직 하이로 출력한다. 상기 인버터(IV21)는 상기 내부 신호(L1B)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(L1)로서 출력한다. 상기 딜레이부(232)는 상기 내부 로직 신호(L1)를 제4 설정 시간 동안 딜레이시키고, 딜레이 로직 신호(DL1)를 출력한다. 상기 내부 로직 회로(233)는 상기 딜레이 로직 신호(DL1)에 응답하여, 내부 스트로브 신호(RCKDQS)를 출력한다. 상기 내부 로직 회로(233)는 직렬 연결된 인버터들(IV22, IV23)을 포함한다.
상기 로직 회로(240)는 내부 로직 회로들(241, 243)과 딜레이부(242)를 포함한다. 상기 내부 로직 회로(241)는 상기 인에이블 신호(ALLEN)와 상기 로직 신호(D3)에 응답하여, 내부 로직 신호(L2)를 출력한다. 바람직하게, 상기 내부 로직 회로(241)는 NAND 게이트(ND2)와 인버터(IV31)를 포함한다. 상기 NAND 게이트(ND2)는 상기 인에이블 신호(ALLEN)와 상기 로직 신호(D3)를 수신하고, 내부 신호(L2B)를 출력한다. 바람직하게, 상기 인에이블 신호(ALLEN)는 내부 전압(VDD) 레벨로 유지된다. 따라서, 상기 NAND 게이트(ND2)가 상기 로직 신호(D3)의 로직 값에 따라 상기 내부 신호(L2B)를 로직 하이 또는 로우로 출력한다. 상기 인버터(IV31)는 상기 내부 신호(L2B)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(L2)로서 출력한다. 상기 딜레이부(242)는 상기 내부 로직 신호(L2)를 상기 제4 설정 시간 동안 딜레이시키고, 딜레이 로직 신호(DL2)를 출력한다. 상기 내부 로직 회로(243)는 상기 딜레이 로직 신호(DL2)에 응답하여, 기준 클록 신호(RFCLK)를 출력한다. 상기 내부 로직 회로(243)는 직렬 연결된 인버터들(IV32, IV33)을 포함한다.
상기 로직 회로(250)는 내부 로직 회로들(251, 253)과 딜레이부(252)를 포함한다. 상기 내부 로직 회로(251)는 상기 출력 인에이블 신호(OUTEN)와 상기 로직 신호(D12)에 응답하여, 내부 로직 신호(L3)를 출력한다. 바람직하게, 상기 내부 로직 회로(251)는 NAND 게이트(ND3)와 인버터(IV41)를 포함한다. 상기 NAND 게이트(ND3)는 상기 출력 인에이블 신호(OUTEN)와 상기 로직 신호(D12)를 수신하고, 내부 신호(L3B)를 출력한다. 상기 출력 인에이블 신호(OUTEN)가 인에이블 될 때, 상기 NAND 게이트(ND2)가 상기 로직 신호(D12)의 로직 값에 따라 상기 내부 신호(L3B)를 로직 하이 또는 로우로 출력한다. 또, 상기 출력 인에이블 신호(OUTEN)가 디세이블 될 때, 상기 NAND 게이트(ND2)가 상기 로직 신호(D12)의 로직 값에 상관없이, 상기 내부 신호(L3B)를 로직 하이로 출력한다. 상기 인버터(IV41)는 상기 내부 신호(L3B)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(L3)로서 출력한다. 상기 딜레이부(252)는 상기 내부 로직 신호(L3)를 상기 제4 설정 시간 동안 딜레이시키고, 딜레이 로직 신호(DL3)를 출력한다. 상기 내부 로직 회로(253)는 상기 딜레이 로직 신호(DL3)에 응답하여, 내부 스트로브 신호(FCKDQS)를 출력한다. 상기 내부 로직 회로(253)는 직렬 연결된 인버터들(IV42, IV43)을 포함한다.
다음으로, 상기 반도체 메모리 장치의 리드 동작 과정을 상세히 설명한다. 먼저, 상기 커맨드 디코더(201)는 외부 클록 신호(ECLK), 상기 칩 선택 신호(CSB), 상기 라이트 인에이블 신호(WEB), 상기 칼럼 어드레스 스트로브 신호(CASB), 및 로우 어드레스 스트로브 신호(RASB)에 응답하여, 리드 명령(READ)을 상기 내부 코아 회로(203)에 출력한다. 또, 상기 어드레스 버퍼(202)는 외부 어드레스 신호들(A1∼AJ)을 수신하고, 입력 어드레스 신호들(IA1∼IAJ)을 상기 내부 코아 회로(203)에 출력한다. 초기에, 상기 DLL(100)은 락킹되지 않은 채로, 상기 외부 클록 신호(ECLK)에 응답하여, 제1 및 제2 클록 신호들(RCLK, FCLK)을 포함하는 내부 클록 신호(INLCLK)를 출력한다. 따라서, 상기 제1 및 제2 클록 신호들(RCLK, FCLK)의 위상들은 상기 DLL(100)이 락킹 동작을 실행하는 과정 동안 변경된다. 상기 출력 인에이블 제어부(206)는 상기 제1 및 제2 클록 신호들(RCLK, FCLK)과 인에이블 신호(ALLEN)에 응답하여, 기준 클록 신호(RFCLK)를 발생한다. 상기 DLL(100)은 상기 기준 클록 신호(RFCLK)를 딜레이시켜, 피드백 클록 신호(FBCLK)를 발생하고, 상기 피드백 클록 신호(FBCLK)와 상기 입력 클록 신호(ECLK)에 기초하여, 락킹 동작을 실행한다. 상기 DLL(100)은 락킹될 때(즉, 락킹 동작을 완료할 때), 고정된 위상의 상기 제1 및 제2 클록 신호들(RCLK, FCLK)을 출력한다.
한편, 상기 내부 코아 회로(203)는 상기 리드 명령(READ)에 응답하여, 상기 입력 어드레스 신호들(IA1∼IAJ)에 대응하는 메모리 셀들로부터 데이터를 독출하 고, 내부 출력 데이터 신호들(ODAT1∼ODATN)을 상기 내부 입출력 회로(204)에 출력한다. 상기 내부 입출력 회로(204)는 상기 내부 코아 회로(203)로부터 수신되는 상기 내부 출력 데이터 신호들(ODAT1∼ODATN)을 데이터 입출력 드라이버들(DR1∼DRN)에 각각 출력한다. 이때, 출력 인에이블 신호(OUTEN)가 인에이블된다. 상기 출력 제어부(205)는 상기 출력 인에이블 신호(OUTEN)와 상기 제1 및 제2 클록 신호들(RCLK, FCLK)에 응답하여, 출력 제어 신호들(RCKDQ, FCKDQ)을 출력한다. 또, 상기 출력 인에이블 제어부(206)는 상기 출력 인에이블 신호(OUTEN)와 상기 제1 및 제2 클록 신호들(RCLK, FCLK)에 응답하여, 내부 스트로브 신호들(RCKDQS, FCKDQS)을 출력한다. 상기 출력 제어 신호들(RCKDQ, FCKDQ)에 응답하여, 상기 데이터 입출력 드라이버들(DR1∼DRN)이 내부 출력 데이터 신호들(ODAT1∼ODATN)을 출력 데이터 신호들(ODQ1∼ODQN)로서 외부 장치에 각각 출력한다. 또, 상기 DQS 드라이버(207)는 상기 내부 스트로브 신호들(RCKDQS, FCKDQS)에 응답하여, 데이터 스트로브 신호(DQS)를 상기 외부 장치에 출력한다.
상술한 것과 같이, 상기 DLL(100)은 상기 내부 클록 신호(INLCLK)의 실제의 출력 경로를 이루는 상기 출력 인에이블 제어부(206)에 의해 발생된 상기 기준 클록 신호(RFCLK)를 딜레이시켜 피드백 클록 신호(FBCLK)를 발생한다. 따라서, 제조 공정 시의 조건에 따라 발생할 수 있는 데이터 스트로브 신호 및 출력 데이터 신호들과, 외부 클록 신호 간의 스큐가 감소될 수 있다. 또한, 상기 DLL(100)은 상기 DQS 드라이버(207)에 의한 딜레이 시간에 대응하는 딜레이 시간을 갖는 딜레이 모델(120)만을 포함하면 되므로, 그 점유 면적이 감소할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 9를 참고하면, 반도체 메모리 장치(300)는 DLL(100), 커맨드 디코더(301), 어드레스 버퍼(302), 내부 코아 회로(303), 내부 입출력 회로(304), 상위(upper) 출력 제어부(305), 하위(lower) 출력 제어부(306), 출력 인에이블 제어부(207), 데이터 입출력 드라이버들(UDR1∼UDRN, LDR1∼LDRN)(N은 정수), 및 DQS 드라이버(208)를 포함한다. 상기 반도체 메모리 장치(300)의 구성 및 구체적인 동작은 도 7을 참고하여 상술한 상기 반도체 메모리 장치(200)와 유사하다. 따라서, 본 실시예에서는 상기 반도체 메모리 장치들(200, 300) 간의 차이점을 중심으로 설명하기로 한다. 상기 반도체 메모리 장치들(200, 300) 간의 차이점은 상기 반도체 메모리 장치(300)가 상기 상위 출력 제어부(305), 상기 하위 출력 제어부(306), 및 데이터 입출력 드라이버들(UDR1∼UDRN, LDR1∼LDRN)을 포함하는 것이다. 상기 상위 출력 제어부(305)는 출력 인에이블 신호(OUTEN1)와, 상기 DLL(100)로부터 수신되는 제1 및 제2 클록 신호들(RCLK, FCLK)을 포함하는 내부 클록 신호(INLCLK)에 응답하여, 출력 제어 신호들(RCKUDQ, FCKUDQ)을 발생한다. 좀 더 상세하게는, 상기 출력 인에이블 신호(OUTEN1)가 인에이블될 때, 상기 상위 출력 제어부(305)가 상기 제1 클록 신호(RCLK)에 기초하여, 상기 출력 제어 신호(RCKUDQ)를 출력하고, 상기 제2 클록 신호(FCLK)에 기초하여, 상기 출력 제어 신호(FCKUDQ)를 출력한다. 상기 하위 출력 제어부(306)는 출력 인에이블 신호(OUTEN2)와, 상기 내부 클록 신호(INLCLK)에 응답하여, 출력 제어 신호들(RCKLDQ, FCKLDQ)을 발생한다. 좀 더 상세하게는, 상기 출력 인에이블 신호(OUTEN2)가 인에이블될 때, 상기 하위 출력 제어부(306)가 상기 제1 클록 신호(RCLK)에 기초하여, 상기 출력 제어 신호(RCKLDQ)를 출력하고, 상기 제2 클록 신호(FCLK)에 기초하여, 상기 출력 제어 신호(FCKLDQ)를 출력한다. 바람직하게, 상기 출력 인에이블 신호들(OUTEN1, OUTEN2) 중 어느 하나가 인에이블될 때, 나머지는 디세이블 된다. 따라서, 상기 상위 출력 제어부(305)가 상기 출력 제어 신호들(RCKUDQ 및 FCKUDQ)을 출력할 때, 상기 하위 출력 제어부(306)는 상기 출력 제어 신호들(RCKLDQ, FCKLDQ)을 출력하지 않는다. 반대로, 상기 하위 출력 제어부(306)가 상기 출력 제어 신호들(RCKLDQ, FCKLDQ)을 출력할 때, 상기 상위 출력 제어부(305)는 상기 출력 제어 신호들(RCKUDQ 및 FCKUDQ)을 출력하지 않는다.
상기 데이터 입출력 드라이버들(UDR1∼UDRN)은 상기 반도체 메모리 장치(300)의 리드 동작시, 상기 출력 제어 신호들(RCKUDQ, FCKUDQ)에 응답하여, 상기 내부 입출력 회로(304)로부터 수신되는 내부 출력 데이터 신호들(UODAT1∼UODATN)을 출력 데이터 신호들(UODQ1∼UODQN)로서 각각 외부 장치(미도시)에 출력한다. 또, 상기 반도체 메모리 장치(300)의 라이트 동작시, 상기 데이터 입출력 드라이버들(UDR1∼UDRN)은 상기 외부 장치로부터 수신되는 입력 데이터 신호들(UIDQ1∼UIDQN)을 각각 내부 입력 데이터 신호들(UIDAT1∼UIDATN)로서 상기 내부 입출력 회로(304)에 출력한다. 상기 데이터 입출력 드라이버들(LDR1∼LDRN)은 상기 반도체 메모리 장치(300)의 리드 동작시, 상기 출력 제어 신호들(RCKLDQ, FCKLDQ)에 응답하여, 상기 내부 입출력 회로(304)로부터 수신되는 내부 출력 데이터 신호들(LODAT1∼LODATN)을 출력 데이터 신호들(LODQ1∼LODQN)로서 각각 상기 외부 장치에 출력한다. 또, 상기 반도체 메모리 장치(300)의 라이트 동작시, 상기 데이터 입 출력 드라이버들(LDR1∼LDRN)은 상기 외부 장치로부터 수신되는 입력 데이터 신호들(LIDQ1∼LIDQN)을 각각 내부 입력 데이터 신호들(LIDAT1∼LIDATN)로서 상기 내부 입출력 회로(304)에 출력한다. 한편, 상기 출력 인에이블 제어부(307)는 상기 출력 인에이블 신호들(OUTEN1, OUTEN2) 중 어느 하나가 인에이블될 때, 상기 제1 및 제2 클록 신호들(RCLK, FCLK)에 기초하여, 내부 스트로브 신호들(RCKDQS, FCKDQS)을 발생한다. 상기 DQS 드라이버(308)는 상기 내부 스트로브 신호들(RCKDQS, FCKDQS)에 응답하여, 데이터 스트로브 신호(DQS)를 상기 외부 장치에 출력한다. 그 결과, 상기 외부 장치가 상기 데이터 스트로브 신호(DQS)에 동기하여, 상기 출력 데이터 신호들(UODQ1∼UODQN, 또는 LODQ1∼LODQN)을 수신한다.
도 10은 도 9에 도시된 출력 인에이블 제어부의 상세한 로직 회로도이다. 도 10을 참고하면, 상기 출력 인에이블 제어부(307)는 로직 회로들(310∼350)을 포함한다. 상기 출력 인에이블 제어부(307)의 구성 및 구체적인 동작 설명은 한 가지 차이점을 제외하고, 도 8을 참고하여 상술한 상기 출력 인에이블 제어부(206)와 유사하므로 설명의 중복을 피하기 위해 생략된다. 상기 차이점은 상기 출력 인에이블 제어부(307)의 상기 로직 회로들(330, 350)이 상기 출력 인에이블 신호들(OUTEN1, OUTEN2) 중 어느 하나에 응답하여 동작하는 것이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 11을 참고하면, 반도체 메모리 장치(400)는 DLL(100), 커맨드 디코더(401), 어드레스 버퍼(402), 내부 코아 회로(403), 내부 입출력 회로(404), 출력 제어부(405), 출력 인에이블 제어부(406), 데이터 입출력 드라이버들(DR1∼DRN)(N 은 정수), 및 DQS 드라이버(407)를 포함한다. 상기 반도체 메모리 장치(400)의 구성 및 구체적인 동작은 도 7을 참고하여 상술한 상기 반도체 메모리 장치(200)와 유사하다. 따라서, 본 실시예에서는 상기 반도체 메모리 장치들(200, 400) 간의 차이점을 중심으로 설명하기로 한다. 상기 반도체 메모리 장치들(200, 400) 간의 차이점은 상기 출력 제어부(405)가 기준 클록 신호(RFCLK)를 더 발생하는 것이다. 상기 출력 제어부(405)는 출력 인에이블 신호(OUTEN)와 제1 및 제2 클록 신호들(RCLK, FCLK)에 응답하여, 출력 제어 신호들(RCKDQ, FCKDQ)과 상기 기준 클록 신호(RFCLK)를 출력한다. 바람직하게, 상기 출력 제어부(405)는 상기 제1 및 제2 클록 신호들(RCLK, FCLK)을 수신하는 동안(즉, 상기 DLL(100)이 액티브 상태인 동안) 상기 기준 클록 신호(RFCLK)를 연속적으로 출력한다. 또, 상기 출력 제어부(405)는 상기 출력 인에이블 신호(OUTEN)가 인에이블될 때에만, 상기 출력 제어 신호들(RCKDQ, FCKDQ)을 출력한다. 본 실시예에서 하나의 출력 제어부(405)를 포함하는 반도체 메모리 장치(400)가 일례로서 설명되었지만, 본 실시예는 도 9에 도시된 반도체 메모리 장치(300)와 같이 복수의 출력 제어부들을 포함하는 경우에도 적용될 수 있다. 다시 말하면, 상기 반도체 메모리 장치(300)의 상위 출력 제어부(305)와 하위 출력 제어부(306) 중 어느 하나가 상기 기준 클록 신호(RFCLK)를 발생할 수도 있다.
도 12는 도 11에 도시된 출력 제어부를 상세히 나타내는 도면이다. 도 12를 참고하면, 출력 제어부(405)는 로직 회로들(410, 420)과 출력 제어 신호 발생기(430)를 포함한다. 상기 로직 회로(410)는 상기 제1 클록 신호(RCLK)에 응답하여, 로직 신호(L11)를 출력한다. 좀 더 상세하게는, 상기 로직 회로(410)는 직렬 연결된 인버터들(411∼416)을 포함한다. 상기 인버터들(411∼416)은 상기 제1 클록 신호(RCLK)를 제5 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 로직 신호(L11)로서 출력한다. 상기 로직 회로(420)는 상기 로직 신호(L11)에 응답하여, 상기 기준 클록 신호(RFCLK)를 출력한다. 좀 더 상세하게는, 상기 로직 회로(420)는 내부 로직 회로들(421, 423)과 딜레이부(422)를 포함한다. 상기 내부 로직 회로(421)는 인에이블 신호(ALLEN)와 상기 로직 신호(L11)에 응답하여, 내부 로직 신호(L12)를 출력한다. 바람직하게, 상기 내부 로직 회로(421)는 NAND 게이트(424)와 인버터(425)를 포함한다. 상기 NAND 게이트(424)는 상기 인에이블 신호(ALLEN)와 상기 로직 신호(L11)를 수신하고, 내부 신호(L11B)를 출력한다. 바람직하게, 상기 인에이블 신호(ALLEN)는 내부 전압(VDD) 레벨로 유지된다. 따라서, 상기 NAND 게이트(424)가 상기 로직 신호(L11)의 로직 값에 따라 상기 내부 신호(L11B)를 로직 하이 또는 로우로 출력한다. 상기 인버터(425)는 상기 내부 신호(L11B)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(L12)로서 출력한다. 상기 딜레이부(422)는 상기 내부 로직 신호(L12)를 상기 제4 설정 시간 동안 딜레이시키고, 딜레이 로직 신호(DL12)를 출력한다. 상기 내부 로직 회로(423)는 상기 딜레이 로직 신호(DL12)에 응답하여, 상기 기준 클록 신호(RFCLK)를 출력한다. 상기 내부 로직 회로(423)는 직렬 연결된 인버터들(426, 427)을 포함한다. 상기 출력 제어 신호 발생기(430)는 상기 제1 및 제2 클록 신호들(RCLK, FCLK)과 출력 인에이블 신호(OUTEN)에 응답하여, 출력 제어 신호들(RCKDQ, FCKDQ)을 출력한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 DLL과 이를 포함하는 반도체 메모리 장치 및 그 락킹 동작 방법은 제조 공정 시의 조건에 따라 발생할 수 있는 데이터 스트로브 신호 및 출력 데이터 신호들과, 외부 클록 신호 간의 스큐를 감소시킬 수 있고, DLL의 점유 면적이 감소될 수 있다.

Claims (43)

  1. 입력 클록 신호와 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력하는 위상 검출기;
    제1 및 제2 딜레이 제어 신호들에 응답하여, 상기 입력 클록 신호를 딜레이시키고, 딜레이 클록 신호를 출력하는 딜레이 라인;
    상기 위상 검출 신호에 응답하여, 상기 제1 및 제2 딜레이 제어 신호들을 발생하는 딜레이 컨트롤러; 및
    기준 클록 신호를 상기 딜레이 클록 신호의 실제의 출력 경로(Path)를 이루는 회로들 중 하나와 동일하게 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 피드백 클록 신호로서 출력하는 딜레이 모델을 포함하는 DLL(Delay Locked Loop).
  2. 제1항에 있어서,
    외부 클록 신호를 수신하여 상기 입력 클록 신호로서 출력하는 입력 버퍼를 더 포함하는 DLL.
  3. 제1항에 있어서, 상기 딜레이 클록 신호의 실제의 출력 경로를 이루는 회로들은,
    상기 딜레이 클록 신호에 응답하여, 내부 클록 신호를 출력하는 출력 버퍼;
    상기 내부 클록 신호에 응답하여, 상기 기준 클록 신호와 내부 스트로브 신호를 출력하는 출력 인에이블 제어부; 및
    상기 내부 스트로브 신호에 응답하여, 데이터 스트로브 신호를 출력하는 DQS(Data Queue Strobe) 드라이버를 포함하는 DLL.
  4. 제3항에 있어서,
    상기 설정된 시간은 상기 DQS 드라이버가 상기 내부 스트로브 신호를 수신하고 상기 데이터 스트로브 신호를 출력할 때까지 걸리는 시간과 동일하게 설정되는 DLL.
  5. 제3항에 있어서,
    상기 내부 클록 신호는 서로 상보적인(complementary) 제1 및 제2 클록 신호들을 포함하고,
    상기 출력 인에이블 제어부는,
    상기 제1 클록 신호에 응답하여, 제1 및 제2 로직 신호들을 출력하는 제1 로직 회로;
    상기 제1 로직 신호와 출력 인에이블 신호에 응답하여, 상기 내부 스트로브 신호를 출력하는 제2 로직 회로; 및
    상기 제2 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 제3 로직 회로를 포함하는 DLL.
  6. 제5항에 있어서, 상기 제1 로직 회로는,
    상기 제1 클록 신호를 제1 설정 시간 동안 딜레이시키고, 내부 딜레이 신호를 출력하는 제1 딜레이 로직 회로;
    상기 내부 딜레이 신호를 제2 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 제1 로직 신호로서 출력하는 제2 딜레이 로직 회로; 및
    상기 내부 딜레이 신호를 제3 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 제2 로직 신호로서 출력하는 제3 딜레이 로직 회로를 포함하는 DLL.
  7. 제6항에 있어서,
    상기 제1 설정 시간은 상기 제2 설정 시간 보다 더 길고, 상기 제3 설정 시간 보다 더 긴 DLL.
  8. 제5항에 있어서,
    상기 제2 로직 회로는 상기 출력 인에이블 신호가 인에이블되는 동안, 상기 제1 로직 신호에 기초하여 상기 내부 스트로브 신호를 출력하고,
    상기 제3 로직 회로는 상기 제2 로직 신호를 수신하는 동안 상기 기준 클록 신호를 연속적으로 출력하는 DLL.
  9. 제5항에 있어서, 상기 제2 로직 회로는,
    상기 출력 인에이블 신호와 상기 제1 로직 신호에 응답하여, 제1 내부 로직 신호를 출력하는 제1 내부 로직 회로;
    상기 제1 내부 로직 신호를 제1 설정 시간 동안 딜레이시키고, 딜레이 로직 신호를 출력하는 딜레이부; 및
    상기 딜레이 로직 신호에 응답하여, 상기 내부 스트로브 신호를 출력하는 제2 내부 로직 회로를 포함하는 DLL.
  10. 제5항에 있어서, 상기 제3 로직 회로는,
    인에이블 신호와 상기 제2 로직 신호에 응답하여, 제1 내부 로직 신호를 출력하는 제1 내부 로직 회로;
    상기 제1 내부 로직 신호를 제1 설정 시간 동안 딜레이시키고, 딜레이 로직 신호를 출력하는 딜레이부; 및
    상기 딜레이 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 제2 내부 로직 회로를 포함하는 DLL.
  11. 제10항에 있어서,
    상기 인에이블 신호는 로직 하이 상태로 유지되고,
    상기 제1 내부 로직 회로는,
    상기 인에이블 신호와 상기 제2 로직 신호를 수신하고, 내부 신호를 출력하는 NAND 게이트; 및
    상기 내부 신호를 반전시키고, 그 반전된 신호를 상기 제1 내부 로직 신호로서 출력하는 인버터를 포함하는 DLL.
  12. 제1항에 있어서, 상기 딜레이 라인은,
    상기 제1 딜레이 제어 신호에 응답하여 코스 딜레이 시간을 조절하고, 그 조절된 코스 딜레이 시간 동안 상기 입력 클록 신호를 딜레이시키고, 제1 및 제2 코스 딜레이 클록 신호들을 출력하는 코스 딜레이부; 및
    상기 제2 딜레이 제어 신호에 응답하여 상기 제1 및 제2 코스 딜레이 클록 신호들을 혼합하고, 상기 제1 및 제2 코스 딜레이 클록 신호들 사이에 존재하는 서로 다른 위상들을 각각 가지는 복수의 혼합 신호들 중 하나를 선택하여, 그 선택된 신호를 상기 딜레이 클록 신호로서 출력하는 화인 딜레이부를 포함하는 DLL.
  13. 제12항에 있어서,
    상기 위상 검출 신호는 제1 및 제2 검출 신호들을 포함하고,
    상기 위상 검출기는,
    상기 피드백 클록 신호를 단위(unit) 딜레이 시간 동안 딜레이시키고, 단위 딜레이 클록 신호를 출력하는 딜레이부;
    상기 입력 클럭 신호와 상기 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제1 검출 신호를 출력하는 제1 위상 검출기; 및
    상기 단위 딜레이 클록 신호와 상기 입력 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제2 검출 신호를 출력하는 제2 위상 검출기를 포함하는 DLL.
  14. 제13항에 있어서,
    상기 코스 딜레이부는 상기 제1 딜레이 제어 신호를 수신할 때마다 상기 제1 및 제2 코스 딜레이 클록 신호들의 라이징 에지들을 교대로 단위 코스 딜레이 시간만큼 이동시키고,
    상기 단위 딜레이 시간은 상기 단위 코스 딜레이 시간과 동일하게 설정되는 DLL.
  15. 제13항에 있어서,
    상기 제1 위상 검출기는, 상기 입력 클록 신호의 라이징 에지(rising edge)가 상기 피드백 클록 신호의 라이징 에지보다 선행할 때, 상기 제1 검출 신호를 로직 하이로 출력하고, 상기 피드백 클록 신호의 라이지 에지가 상기 입력 클록 신호의 라이징 에지보다 선행할 때, 상기 제1 검출 신호를 로직 로우로 출력하고,
    상기 제2 위상 검출기는, 상기 입력 클록 신호의 라이징 에지가 상기 단위 딜레이 클록 신호의 라이징 에지보다 선행할 때, 상기 제2 검출 신호를 로직 하이로 출력하고, 상기 단위 딜레이 클록 신호의 라이징 에지가 상기 입력 클록 신호의 라이징 에지보다 선행할 때, 상기 제2 검출 신호를 로직 로우로 출력하고,
    상기 딜레이 컨트롤러는, 상기 제1 및 제2 검출 신호들이 모두 로직 하이 또는 로직 로우일 때, 상기 코스 딜레이부가 상기 코스 딜레이 시간을 증가시키도록, 상기 제1 딜레이 제어 신호를 발생하고, 상기 제2 검출 신호가 로직 로우에서 로직 하이로 천이할 때, 상기 코스 딜레이부가 락킹 된 것으로 판단하는 DLL.
  16. 제1항에 있어서,
    상기 기준 클록 신호는 상기 DLL이 액티브 상태인 동안 연속적으로 토글하는 DLL.
  17. 반도체 메모리 장치에 있어서,
    외부 클록 신호와 기준 클록 신호에 기초하여 내부 클록 신호를 발생하는 DLL;
    상기 내부 클록 신호와 출력 인에이블 신호에 응답하여, 내부 스트로브 신호들과 상기 기준 클록 신호를 출력하는 출력 인에이블 제어부; 및
    상기 내부 스트로브 신호들에 응답하여, 데이터 스트로브 신호를 외부 장치에 출력하는 DQS 드라이버를 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 내부 클록 신호와 상기 출력 인에이블 신호에 응답하여, 출력 제어 신호를 출력하는 출력 제어부;
    상기 출력 제어 신호에 응답하여, 내부 출력 데이터 신호들을 수신하고, 상기 외부 장치에 출력 데이터 신호들을 각각 출력하는 복수의 데이터 입출력 드라이 버들; 및
    내부 코아(core) 회로로부터 수신되는 상기 내부 출력 데이터 신호들을 상기 복수의 데이터 입출력 드라이버들에 각각 출력하는 내부 입출력 회로;
    외부 제어 신호들과 상기 외부 클록 신호에 응답하여, 리드 또는 라이트 명령을 상기 내부 코아 회로에 출력하는 커맨드 디코더; 및
    외부 어드레스 신호들을 수신하고, 입력 어드레스 신호를 상기 내부 코아 회로에 출력하는 어드레스 버퍼를 더 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 반도체 메모리 장치의 라이트 동작시, 상기 복수의 데이터 입출력 드라이버들은 상기 외부 장치로부터 입력 데이터 신호들을 각각 수신하고, 상기 입력 데이터 신호들을 내부 입력 데이터 신호들로서 상기 내부 입출력 회로에 출력하고,
    상기 라이트 동작시, 상기 내부 입출력 회로는 상기 복수의 데이터 입출력 드라이버들로부터 각각 수신되는 상기 내부 입력 데이터 신호들을 상기 내부 코아 회로에 출력하는 반도체 메모리 장치.
  20. 제17항에 있어서, 상기 DLL은,
    상기 외부 클록 신호를 수신하고, 입력 클록 신호를 출력하는 입력 버퍼;
    상기 입력 클록 신호와 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력하는 위상 검출기;
    제1 및 제2 딜레이 제어 신호들에 응답하여, 상기 입력 클록 신호를 딜레이시키고, 딜레이 클록 신호를 출력하는 딜레이 라인;
    상기 위상 검출 신호에 응답하여, 상기 제1 및 제2 딜레이 제어 신호들을 발생하는 딜레이 컨트롤러;
    상기 기준 클록 신호를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 피드백 클록 신호로서 출력하는 딜레이 모델; 및
    상기 딜레이 클록 신호에 응답하여, 상기 내부 클록 신호를 출력하는 출력 버퍼를 포함하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 설정된 시간은 상기 DQS 드라이버가 상기 내부 스트로브 신호들을 수신하고 상기 데이터 스트로브 신호를 출력할 때까지 걸리는 시간과 동일하게 설정되는 반도체 메모리 장치.
  22. 제17항에 있어서,
    상기 내부 클록 신호는 서로 상보적인 제1 및 제2 클록 신호들을 포함하고, 상기 내부 스트로브 신호들은 제1 및 제2 내부 스트로브 신호들을 포함하고,
    상기 출력 인에이블 제어부는,
    상기 제1 클록 신호에 응답하여, 제1 및 제2 로직 신호들을 출력하는 제1 로직 회로;
    상기 제1 로직 신호와 상기 출력 인에이블 신호에 응답하여, 상기 제1 내부 스트로브 신호를 출력하는 제2 로직 회로;
    상기 제2 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 제3 로직 회로;
    상기 제2 클록 신호에 응답하여, 제3 로직 신호를 출력하는 제4 로직 회로; 및
    상기 제3 로직 신호와 상기 출력 인에이블 신호에 응답하여, 상기 제2 내부 스트로브 신호를 출력하는 제5 로직 회로를 포함하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 제1 로직 회로는,
    상기 제1 클록 신호를 제1 설정 시간 동안 딜레이시키고, 내부 딜레이 신호를 출력하는 제1 딜레이 로직 회로;
    상기 내부 딜레이 신호를 제2 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 제1 로직 신호로서 출력하는 제2 딜레이 로직 회로; 및
    상기 내부 딜레이 신호를 제3 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 제2 로직 신호로서 출력하는 제3 딜레이 로직 회로를 포함하는 반도체 메모리 장치.
  24. 제22항에 있어서,
    상기 제1 설정 시간은 상기 제2 설정 시간 보다 더 길고, 상기 제3 설정 시 간 보다 더 긴 반도체 메모리 장치.
  25. 제22항에 있어서,
    상기 제2 로직 회로는 상기 출력 인에이블 신호가 인에이블되는 동안, 상기 제1 로직 신호에 기초하여 상기 내부 스트로브 신호를 출력하고,
    상기 제3 로직 회로는 상기 제2 로직 신호를 수신하는 동안 상기 기준 클록 신호를 연속적으로 출력하는 반도체 메모리 장치.
  26. 제22항에 있어서, 상기 제2 로직 회로는,
    상기 출력 인에이블 신호와 상기 제1 로직 신호에 응답하여, 제1 내부 로직 신호를 출력하는 제1 내부 로직 회로;
    상기 제1 내부 로직 신호를 제1 설정 시간 동안 딜레이시키고, 딜레이 로직 신호를 출력하는 딜레이부; 및
    상기 딜레이 로직 신호에 응답하여, 상기 내부 스트로브 신호를 출력하는 제2 내부 로직 회로를 포함하는 반도체 메모리 장치.
  27. 제22항에 있어서, 상기 제3 로직 회로는,
    인에이블 신호와 상기 제2 로직 신호에 응답하여, 제1 내부 로직 신호를 출력하는 제1 내부 로직 회로;
    상기 제1 내부 로직 신호를 제1 설정 시간 동안 딜레이시키고, 딜레이 로직 신호를 출력하는 딜레이부; 및
    상기 딜레이 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 제2 내부 로직 회로를 포함하는 반도체 메모리 장치.
  28. 제27항에 있어서,
    상기 인에이블 신호는 로직 하이 상태로 유지되고,
    상기 제1 내부 로직 회로는,
    상기 인에이블 신호와 상기 제2 로직 신호를 수신하고, 내부 신호를 출력하는 NAND 게이트; 및
    상기 내부 신호를 반전시키고, 그 반전된 신호를 상기 제1 내부 로직 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치.
  29. 제20항에 있어서, 상기 딜레이 라인은,
    상기 제1 딜레이 제어 신호에 응답하여 코스 딜레이 시간을 조절하고, 그 조절된 코스 딜레이 시간 동안 상기 입력 클록 신호를 딜레이시키고, 제1 및 제2 코스 딜레이 클록 신호들을 출력하는 코스 딜레이부; 및
    상기 제2 딜레이 제어 신호에 응답하여 상기 제1 및 제2 코스 딜레이 클록 신호들을 혼합하고, 상기 제1 및 제2 코스 딜레이 클록 신호들 사이에 존재하는 서로 다른 위상들을 각각 가지는 복수의 혼합 신호들 중 하나를 선택하여, 그 선택된 신호를 상기 딜레이 클록 신호로서 출력하는 화인 딜레이부를 포함하는 반도체 메모리 장치.
  30. 제29항에 있어서,
    상기 위상 검출 신호는 제1 및 제2 검출 신호들을 포함하고,
    상기 위상 검출기는,
    상기 피드백 클록 신호를 단위 딜레이 시간 동안 딜레이시키고, 단위 딜레이 클록 신호를 출력하는 딜레이부;
    상기 입력 클럭 신호와 상기 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제1 검출 신호를 출력하는 제1 위상 검출기; 및
    상기 단위 딜레이 클록 신호와 상기 입력 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제2 검출 신호를 출력하는 제2 위상 검출기를 포함하는 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 코스 딜레이부는 상기 제1 딜레이 제어 신호를 수신할 때마다 상기 제1 및 제2 코스 딜레이 클록 신호들의 라이징 에지들을 교대로 단위 코스 딜레이 시간만큼 이동시키고,
    상기 단위 딜레이 시간은 상기 단위 코스 딜레이 시간과 동일하게 설정되는 반도체 메모리 장치.
  32. 제30항에 있어서,
    상기 제1 위상 검출기는, 상기 입력 클록 신호의 라이징 에지가 상기 피드백 클록 신호의 라이징 에지보다 선행할 때, 상기 제1 검출 신호를 로직 하이로 출력하고, 상기 피드백 클록 신호의 라이지 에지가 상기 입력 클록 신호의 라이징 에지보다 선행할 때, 상기 제1 검출 신호를 로직 로우로 출력하고,
    상기 제2 위상 검출기는, 상기 입력 클록 신호의 라이징 에지가 상기 단위 딜레이 클록 신호의 라이징 에지보다 선행할 때, 상기 제2 검출 신호를 로직 하이로 출력하고, 상기 단위 딜레이 클록 신호의 라이징 에지가 상기 입력 클록 신호의 라이징 에지보다 선행할 때, 상기 제2 검출 신호를 로직 로우로 출력하고,
    상기 딜레이 컨트롤러는, 상기 제1 및 제2 검출 신호들이 모두 로직 하이 또는 로직 로우일 때, 상기 코스 딜레이부가 상기 코스 딜레이 시간을 증가시키도록, 상기 제1 딜레이 제어 신호를 발생하고, 상기 제2 검출 신호가 로직 로우에서 로직 하이로 천이할 때, 상기 코스 딜레이부가 락킹 된 것으로 판단하는 반도체 메모리 장치.
  33. 제18항에 있어서,
    상기 내부 클록 신호와 추가의(additional) 출력 인에이블 신호에 응답하여, 추가의 출력 제어 신호를 출력하는 추가의 출력 제어부; 및
    상기 추가의 출력 제어 신호에 응답하여, 추가의 내부 출력 데이터 신호들을 수신하고, 상기 외부 장치에 추가의 출력 데이터 신호들을 각각 출력하는 추가의 데이터 입출력 드라이버들을 더 포함하는 반도체 메모리 장치.
  34. 제33항에 있어서,
    상기 출력 인에이블 신호와 상기 추가의 인에이블 신호 중 어느 하나가 인에이블될 때, 나머지는 디세이블되고,
    상기 출력 인에이블 신호가 인에이블될 때, 상기 출력 제어부가 상기 출력 제어 신호를 출력하고, 상기 추가의 인에이블 신호가 인에이블될 때, 상기 추가의 출력 제어부가 상기 추가의 출력 제어 신호를 출력하는 반도체 메모리 장치.
  35. 제33항에 있어서,
    상기 반도체 메모리 장치의 라이트 동작시, 상기 추가의 데이터 입출력 드라이버들은 상기 외부 장치로부터 추가의 입력 데이터 신호들을 각각 수신하고, 상기 추가의 입력 데이터 신호들을 추가의 내부 입력 데이터 신호들로서 상기 내부 입출력 회로에 출력하고,
    상기 내부 입출력 회로는 상기 라이트 동작시, 상기 추가의 데이터 입출력 드라이버들로부터 수신되는 상기 추가의 내부 입력 데이터 신호들을 상기 내부 코아 회로에 출력하고, 상기 반도체 메모리 장치의 리드 동작시, 상기 내부 코아 회로로부터 수신되는 상기 추가의 내부 출력 데이터 신호들을 상기 추가의 데이터 입출력 드라이버들에 각각 출력하는 반도체 메모리 장치.
  36. 외부 클록 신호를 수신하고, 입력 클록 신호를 출력하는 단계;
    내부 클록 신호의 실제의 출력 경로를 이루는 외부 회로들 중 하나에 의해, 기준 클록 신호를 발생하는 단계;
    상기 기준 클록 신호를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 피드백 클록 신호로서 출력하는 단계;
    상기 입력 클록 신호와 상기 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력하는 단계;
    상기 위상 검출 신호에 응답하여, 상기 제1 및 제2 딜레이 제어 신호들을 발생하는 단계;
    제1 및 제2 딜레이 제어 신호들에 응답하여, 상기 입력 클록 신호를 딜레이시키고, 딜레이 클록 신호를 출력하는 단계; 및
    상기 딜레이 클록 신호에 응답하여, 상기 내부 클록 신호를 출력하는 단계를 포함하는 DLL의 락킹 동작 방법.
  37. 제36항에 있어서,
    상기 내부 클록 신호는 서로 상보적인 제1 및 제2 클록 신호들을 포함하고,
    상기 기준 클록 신호를 발생하는 단계는,
    상기 제1 클록 신호에 응답하여, 제1 및 제2 로직 신호들을 출력하는 단계; 및
    상기 제2 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 단계를 포 함하는 DLL의 락킹 동작 방법.
  38. 제37항에 있어서, 상기 제1 및 제2 로직 신호들을 출력하는 단계는,
    상기 제1 클록 신호를 제1 설정 시간 동안 딜레이시키고, 내부 딜레이 신호를 출력하는 단계;
    상기 내부 딜레이 신호를 제2 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 제1 로직 신호로서 출력하는 단계; 및
    상기 내부 딜레이 신호를 제3 설정 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 제2 로직 신호로서 출력하는 단계를 포함하는 DLL의 락킹 동작 방법.
  39. 제37항에 있어서, 상기 기준 클록 신호를 출력하는 단계는,
    인에이블 신호와 상기 제2 로직 신호에 응답하여, 제1 내부 로직 신호를 출력하는 단계;
    상기 제1 내부 로직 신호를 제1 설정 시간 동안 딜레이시키고, 딜레이 로직 신호를 출력하는 단계; 및
    상기 딜레이 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 단계를 포함하는 DLL의 락킹 동작 방법.
  40. 반도체 메모리 장치에 있어서,
    외부 클록 신호와 기준 클록 신호에 기초하여 내부 클록 신호를 발생하는 DLL;
    상기 내부 클록 신호에 기초하여 발생되는 내부 스트로브 신호들에 응답하여, 데이터 스트로브 신호를 외부 장치에 출력하는 DQS 드라이버; 및
    상기 반도체 메모리 장치의 리드 동작시, 상기 내부 클록 신호에 기초하여 발생되는 출력 제어 신호들에 응답하여, 상기 반도체 메모리 장치의 내부 입출력 회로를 통하여 내부 코아 회로로부터 수신되는 내부 출력 데이터 신호들을 출력 데이터 신호들로서 각각 외부 장치에 출력하는 복수의 데이터 입출력 드라이버들을 포함하고,
    상기 기준 클록 신호는 상기 DLL의 출력 단자와 상기 DQS 드라이버 사이, 또는 상기 DLL의 출력 단자와 상기 복수의 데이터 입출력 드라이버들 사이에 존재하는 상기 내부 클록 신호의 실제의 출력 경로를 이루는 회로들 중 어느 하나로부터 출력되는 반도체 메모리 장치.
  41. 제40항에 있어서, 상기 DLL은,
    상기 외부 클록 신호를 수신하고, 입력 클록 신호를 출력하는 입력 버퍼;
    상기 입력 클록 신호와 피드백 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 위상 검출 신호를 출력하는 위상 검출기;
    제1 및 제2 딜레이 제어 신호들에 응답하여, 상기 입력 클록 신호를 딜레이시키고, 딜레이 클록 신호를 출력하는 딜레이 라인;
    상기 위상 검출 신호에 응답하여, 상기 제1 및 제2 딜레이 제어 신호들을 발생하는 딜레이 컨트롤러;
    상기 기준 클록 신호를 설정된 시간 동안 딜레이시키고, 그 딜레이된 신호를 상기 피드백 클록 신호로서 출력하는 딜레이 모델; 및
    상기 딜레이 클록 신호에 응답하여, 상기 내부 클록 신호를 출력하는 출력 버퍼를 포함하는 반도체 메모리 장치.
  42. 제41항에 있어서,
    상기 설정된 시간은 상기 실제의 출력 경로를 이루는 회로들 중 하나가 상기 기준 클록 신호를 출력한 시점으로부터, 상기 DQS 드라이버 또는 상기 복수의 데이터 입출력 드라이버들이 상기 데이터 스트로브 신호 또는 상기 출력 데이터 신호들을 출력할 때까지 걸리는 시간과 동일하게 설정되는 반도체 메모리 장치.
  43. 제40항에 있어서,
    상기 내부 클록 신호는 서로 상보적인 제1 및 제2 클록 신호들을 포함하고, 상기 출력 제어 신호들은 제1 및 제2 출력 제어 신호들을 포함하고,
    상기 실제의 출력 경로를 이루는 회로들 중 하나는, 상기 기준 클록 신호를 더 발생하기 위해,
    직렬 연결된 복수의 인버터들을 포함하고, 상기 제1 클록 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로; 및
    상기 제1 로직 신호에 응답하여, 상기 기준 클록 신호를 출력하는 제2 로직 회로를 포함하는 반도체 메모리 장치.
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