KR20010091534A - 마스터-슬레이브 구조를 갖는 지연동기루프 회로 - Google Patents

마스터-슬레이브 구조를 갖는 지연동기루프 회로 Download PDF

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Abstract

마스터-스레이브 구조를 갖는 지연동기루프(DLL) 회로가 개시된다. 본 발명의 DLL 회로는 마스터 지연 루프 및 슬레이브단을 구비한다. 마스터 지연 루프는 외부 클럭을 소정의 지연 시간으로 지연하여, 궁극적으로 외부 클럭에 위상 동기되는 궤환 신호를 발생한다. 슬레이브단은 외부 클럭을 동일한 지연 시간으로 지연하여 내부 클럭을 발생한다. 마스터 지연 루프는 위상 비교기, 지연 제어부, 지연부 및 보상 지연부로 구현된다. 슬레이브단은 저역 필터와 슬레이브 지연부로 구현된다. 본 발명의 다른 일 실시예에 따른 DLL 회로에서, 마스터 지연 루프는 다수의 지연부가 직렬로 연결된 구조를 가진다. 그리고, 슬레이브단은 저역 필터와 슬레이브 지연부로 구현된다. 본 발명의 DLL 회로에 의하여, 로킹 상태에서의 내부 클럭의 고주파 위상 잡음을 최소화할 수 있다.

Description

마스터-슬레이브 구조를 갖는 지연동기루프 회로{Delay-locked loop circuit having master-slave structure}
본 발명은 전자 회로에 관한 것으로서, 특히 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(Delay Locked Loop : 이하 'DLL'이라 함) 회로에 관한 것이다.
동기식 반도체 장치는 외부에서 입력되는 외부 클럭에 동기되어 동작한다. 따라서, 외부 클럭을 수신하여 외부 클럭에 위상이 동기되거나 또는 외부 클럭의 위상보다 약간 앞서는 내부 클럭을 발생하는 회로가 요구된다. 이러한 내부 클럭 발생 회로중의 하나로서 많이 사용되는 회로가 DLL 회로이다.
일반적인 DLL 회로는, 도 1에 도시된 바와 같이, 위상 비교기(12), 지연 제어부(14), 지연부(16) 및 보상지연부(compensation delay part, 18)로 구현된다.
위상 비교기(12)는 외부 클럭(ECLK)과 궤환 신호(FB)의 위상을 비교하여, 위상 차이에 대응하는 검출 신호(DS)를 발생한다. 지연 제어부(14)는 검출 신호(DS)를 수신하여, 지연부(16)에서의 지연 시간을 제어하기 위한 지연 제어 신호(DCON)를 발생한다. 지연부(16)는 외부 클럭(ECLK)을 수신하여, 지연 제어 신호(DCON)에 따라 외부 클럭(ECLK)을 지연 시간으로 지연하여 내부 클럭(ICLK)을 발생한다. 내부 클럭(ICLK)은 보상 지연부(18)에서 다시 소정의 지연 시간으로 지연되어 궤환 신호(FB)로 출력된다. 출력된 궤환 신호(FB)는 외부 클럭(ECLK)과의 비교를 위하여 위상 비교기(12)로 입력된다. 상기의 동작은 반복하여 이루어지며, 궤환 신호(EB)와 외부 클럭(ECLK)이 위상 동기되면, DLL 회로는 로킹(locking) 상태가 된다. 그러면, 보상 지연부(18)에 설정되어 있는 지연 시간에 따라 외부 클럭(ECLK)에 완전히 동기되거나, 또는 외부 클럭(ECLK) 보다 약간 앞서는 내부 클럭(ICLK)이 지속적으로 발생된다.
그런데, 통상의 DLL 회로(10)에서는 지연 제어 신호(DCON)에 따라 지연부(16)의 지연 시간이 계속 변경된다. 따라서, 통상적으로 내부 클럭(ICLK)의 위상이 계속하여 미세하게 변한다. 그 이유는 외부 클럭(ECLK)과 궤환 신호(FB)의 위상을 비교하여 지연 시간을 증감시킨 결과가 통상적으로 1~2 클럭 주기 뒤에 궤환 신호(FB)로 반영되어 나타나기 때문이다. 내부 클럭(ICLK)의 위상이 조금씩 변하는 현상은 로킹(locing)이 완료된 후에도 계속하여 나타난다.
도 2는 도 1의 DLL 회로(10)에서의 지연 제어 신호의 변화를 나타내는 그래프인데, 지연 제어 신호(DCON)가 디지털 코드인 경우이다. 지연 제어 신호(DCON)는 점점 증가하여 목표치(target)에 근접한다. 목표치는 완전한 동기가 이루어진 이상적인(ideal) 경우의 지연 제어 신호(DCON)의 값이다. 그런데, 지연 제어 신호(DCON)는 목표치에 근접된 이후에도 계속 조금씩 증감을 반복한다. 따라서, 반복적인 위상의 변화가 나타난다. 이러한 반복적인 위상의 변화는 내부 클럭(ICLK)의 위상 오차나 고주파 잡음으로 나타나게 되어, DLL 회로의 특성에 좋지 않은 영향을 준다.
통상의 DLL 회로(10)에서 지연 제어부(14)에 저역 필터(low pass filter)가 더 추가될 수도 있다. 저역 필터는 지연 제어 신호(DCON)의 고주파 성분을 제거한다. 도 2에서, 그래프 LDCON이 지연 제어 신호(DCON)를 저역 필터링(low pass filtering)한 신호를 나타낸다. 도 2에서 알 수 있듯이, 저역 필터링한 지연 제어신호(LDCON)는 지연 제어 신호(DCON)에 비하여 완만하다. 따라서, 지연 시간과 내부 클럭(ICLK)의 위상도 좀 더 완만하게 변한다. 그러나, 지연 시간이 조금씩 계속하여 변하는 현상이 완전히 없어지지는 않는다.
전술한 바와 같이, 종래 기술에 의한 DLL 회로에서는 지연 제어 신호의 계속적인 증감에 따라, 로킹 상태에서도 내부 클럭의 위상이 계속하여 변경되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 로킹 상태에서 내부 클럭의 위상 잡음을 최소화하는 지연동기루프(DLL) 회로를 제공하는 것이다.
도 1은 통상의 지연동기루프 회로를 나타내는 도면이다.
도 2는 도 1의 지연동기루프 회로에서의 지연 제어 신호의 변화를 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 지연동기루프 회로를 나타내는 도면이다.
도 4는 도 3의 지연동기루프 회로에서의 지연 제어 신호의 변화를 나타내는 그래프이다.
도 5는 본 발명의 다른 일 실시예에 따른 지연동기루프 회로를 나타내는 도면이다.
도 6은 도 5의 지연동기루프 회로에서의 지연 제어 신호의 변화를 나타내는 그래프이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 지연동기루프 회로를 나타내는 도면이다.
상기 기술적 과제를 이루기 위한 본 발명은 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL) 회로에 관한 것이다. 바람직한 일 실시예에 따른 DLL 회로는 상기 외부 클럭을 소정의 지연 시간으로 지연하여, 궁극적으로 상기 외부 클럭에 위상 동기되는 궤환 신호를 발생하는 마스터 지연 루프; 및 상기 외부 클럭을 상기 지연 시간으로 지연하여 상기 내부 클럭을 발생하는 슬레이브단을 구비한다.
바람직하기로는, 상기 슬레이브단은 상기 마스터 지연 루프의 상기 지연 시간을 제어하는 지연 제어 신호의 고주파 성분을 제거하여, 슬레이브 지연 제어 신호를 발생하는 저역 필터; 및 상기 슬레이브 지연 제어 신호에 의하여, 상기 외부 클럭을 상기 지연 시간으로 지연하여, 상기 내부 클럭을 발생하는 슬레이브 지연부를 구비한다.
바람직한 다른 일 실시예에 따른 DLL 회로는 상기 외부 클럭을 소정의 제1 및 제2 지연 시간으로 지연하여, 궁극적으로 상기 외부 클럭에 위상 동기되는 궤환 신호를 발생하는 마스터 지연 루프; 및 상기 외부 클럭이 상기 제1 지연 시간으로 지연된 신호를 상기 제2 지연 시간으로 지연하여, 상기 내부 클럭을 발생하는 슬레이브단을 구비한다.
바람직하기로는, 상기 슬레이브단은 상기 마스터 지연 루프의 상기 제2 지연 시간을 제어하는 지연 제어 신호의 고주파 성분을 제거하여, 슬레이브 지연 제어 신호를 발생하는 저역 필터; 및 상기 슬레이브 지연 제어 신호에 의하여, 상기 외부 클럭이 상기 제1 지연 시간으로 지연된 신호를 상기 제2 지연 시간으로 지연하여, 상기 내부 클럭을 발생하는 슬레이브 지연부를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.
도 3은 본 발명의 일 실시예에 따른 DLL 회로를 나타내는 도면으로서, 디지털 방식의 DLL 회로(30)가 도시된다. 이를 참조하면, 본 발명의 일 실시예에 따른DLL 회로(30)는 마스터 지연 루프(32) 및 슬레이브단(34)을 구비한다.
마스터 지연 루프(32)는 외부 클럭(ECLK)을 소정의 지연 시간(TD)으로 지연하여, 궁극적으로 외부 클럭(ECLK)에 위상 동기되는 궤환 신호(FB)를 발생한다. 슬레이브단(34)은 외부 클럭(ECLK)을 지연 시간(TD)으로 지연하여, 내부 클럭(ICLK)을 발생한다.
바람직하기로는, 슬레이브단(34)은 저역 필터(342) 및 슬레이브 지연부(344)를 구비한다.
도 3의 DLL 회로(30)의 마스터 지연 루프(32)는 구체적으로 위상 비교기(322), 지연 제어부(324) 및 제1 디지털 지연부(326)를 구비한다. 더욱 바람직하기로는, 마스터 지연 루프(32)는 보상 지연부(328)를 더 구비한다.
그리고, 슬레이브단(34)의 저역 필터(342)는 디지털 필터이며, 슬레이브 지연부(344)도 제1 디지털 지연부(324)와 마찬가지로 디지털 방식의 지연부이다. 따라서, 본 명세서에서, 도 3에서의 슬레이브 지연부(344)는 제2 디지털 지연부라고 지칭된다.
도 3의 DLL 회로(30)에서의 각 구성요소는, 다음과 같이, 구체적으로 기술된다.
마스터 지연 루프(32)의 위상 비교기(322)는 외부 클럭(ECLK)과 궤환 신호(FB)의 위상을 비교하여, 외부 클럭(ECLK)과 궤환 신호(FB)의 위상 차이에 대응하는 검출 신호(DS)를 발생한다. 지연 제어부(324)는 검출 신호(DS)를 수신하여 제1 지연 제어 신호(DCON1)를 발생한다. 제1 디지털 지연부(326)는 제1 지연 제어신호(DCON1)에 의하여, 외부 클럭(ECLK))을 지연 시간(TD)만큼 지연한다. 보상 지연부(328)는 제1 디지털 지연부(326)의 출력 신호를 보상 시간(TC)만큼 더 지연하여 궤환 신호(FB)를 발생한다.
슬레이브단(34)의 디지털 필터(342)는 제1 지연 제어 신호(DCON1)의 고주파 성분을 제거하여 제2 지연 제어 신호(DCON2)를 발생한다. 제2 디지털 지연부(344)는 제2 지연 제어 신호(DCON2)에 의하여 외부 클럭(ECLK)을 지연 시간(TD)만큼 지연하여 내부 클럭(ICLK)를 발생한다. 여기서, 제2 지연 제어 신호(DCON2)는 제2 디지털 지연부(344), 즉 슬레이브 지연부를 제어하는 슬레이브 지연 제어 신호라 할 수 있다.
도 4는 도 3의 DLL 회로에서의 제1 및 제2 지연 제어 신호(DCON1, DCON2)의 변화를 나타내는 그래프이다. 이를 참조하여, 도 3의 DLL 회로(30)의 전체적인 동작을 기술하면, 다음과 같다.
먼저, DLL 회로(30)가 동작을 시작하면, 위상 비교기(322)는 외부 클럭(ECLK)과 궤환 신호(FD)의 위상을 비교하여, 위상차에 해당하는 검출 신호(DS)를 발생한다. 검출 신호(DS)는 일반적으로 두 신호 중의 어느 신호의 위상이 빠른가에 따라 증가 또는 감소를 나타내는 펄스(pulse) 신호이다. 그리고, 검출 신호(DS)가 증가 신호이면, 제1 지연 제어 신호(DCON1)가 증가하고, 그에 따라 지연 시간(TD)이 더 길어지는 것으로 가정한다. 제1 지연 제어 신호(DCON1)는 디지털 코드로서, 다수의 비트로 구성되는 이진 코드(binary code)일 수 있다.
도 4를 다시 참조하면, DLL 회로(30)의 동작 초기에는, 제1 지연 제어신호(DCON1)는 소정의 목표치(target)가 될 때까지 계속하여 증가한다. 여기서, 목표치란, 외부 클럭(ECLK)과 궤환 신호(ICLK)가 정확하게 위상 동기된다고 가정할 때의 제1 지연 제어 신호(DCON1)의 값이다. 따라서, 제1 지연 제어 신호(DCON1)가 양자화(quantization)된 디지털 코드가 아니라 아날로그 신호라고 가정한 값이다. 만약, 제1 지연 지연 제어 신호(DCON1)가 목표치를 초과하면, 감소되도록 조절된다. 그러나, 제1 지연 제어 신호(DCON1)는 양자화된 디지털 코드이므로, 목표치와 정확하게 일치하기 어렵다. 따라서, 목표치를 사이에 두고 계속하여 증가와 감소를 반복하게 된다.
한편, 제1 지연 제어 신호(DCON2)를 저역 필터링(low pass filtering)한 제2 지연 제어 신호(DCON2)는 도 4에서 보듯이, 제1 지연 제어 신호(DCON1)에 비하여 완만하게 변한다. 여기서, 디지털 필터(342)는 제2 지연 제어 신호(DCON2)가 제1 지연 제어 신호(DCON1)에 비해 소정의 기준치 이상의 차이가 날 때에만, 제2 지연 제어 신호(DCON2)를 제1 지연 제어 신호(DCON1)에 가깝도록 변화시키는 일종의 판단 로직(decision logic)이라고 할 수 있다. 예를 들어, 디지털 필터(342)는 제2 지연 제어 신호(DCON2)가 제1 지연 제어 신호(DCON1)에 비해 '2'이상의 코드값 차이가 날 때에만 제2 지연 제어 신호(DCON2)를 증가 또는 감소하는 로직일 수 있다. 따라서, 제1 지연 제어 신호(DCON1)가 증가와 감소를 반복하더라도, 제2 지연 제어 신호(DCON2)와 크게 차이가 나지 않으면, 제2 지연 제어 신호(DCON2)는 일정하게 유지될 수 있다.
상기 설명한 바와 같이, 통상의 마스터 지연 루프에 저역 필터와 슬레이브지연부를 갖는 슬레이브단을 더 구비함으로써, 고주파의 위상 잡음이 없는 내부 클럭(ICLK)을 얻을 수 있다. 이 때의 내부 클럭(ICLK)은 외부 클럭(ECLK)에 비해 보상지연부(328)의 지연 시간(TC)만큼 위상이 빠르다. 만약, 보상지연부(328)의 지연 시간(TC)이 '0'이라면, 외부 클럭(ECLK)와 내부 클럭(ICLK)의 위상은 완전히 동기된다.
도 5는 본 발명의 다른 일 실시예에 따른 DLL 회로를 나타내는 도면으로서, 아날로그 방식의 DLL 회로(50)가 도시된다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 DLL 회로(50)는 마스터 지연 루프(52) 및 슬레이브단(54)을 구비한다.
마스터 지연 루프(52)와 슬레이브단(54)은 도 3의 마스터 지연 루프(32) 및 슬레이브단(34)과 각각 동일한 기능을 수행하므로, 기능에 대한 설명은 생략하기로 한다. 슬레이브단(54) 또한 도 3의 슬레이브단(34)와 마찬가지로, 저역 필터(542) 및 슬레이브 지연부(544)로 구현될 수 있다.
그러나, 도 5의 DLL 회로(50)는 아날로그 방식이다. 따라서, 도 3의 DLL 회로와 달리, 도 5의 DLL 회로(50)의 마스터 지연 루프(52)는 위상 비교기(522), 지연 제어부(524) 및 제1 전압 제어 지연부(526)로 구현될 수 있다. 더욱 바람직하기로는, 마스터 지연 루프(52)는 도 3의 DLL 회로(30)에서처럼, 보상 지연부(528)를 더 구비한다.
그리고, 슬레이브단(54)의 저역 필터(542)는 아날로그 필터이며, 슬레이브 지연부(544)도 제1 전압 제어 지연부(526)와 마찬가지로 아날로그 방식의 지연부이다. 따라서, 본 명세서에서, 도 3에서의 슬레이브 지연부(544)는 제2 전압 제어 지연부라고 지칭된다.
도 5의 DLL 회로(50)에서의 각 구성요소는 도 3의 DLL 회로(50)를 구성하는 각 구성요소와 동일한 기능을 수행하므로, 여기서 상세한 설명은 생략하기로 한다. 다만, 도 5의 DLL 회로(50)는 아날로그 방식이므로, 도 3의 디지털 방식의 DLL 회로(30)와 비교하여 볼 때, 지연 제어 방식, 지연 방식 등 기능을 수행하는 방식이 다르다. 즉, 도 5의 제1 지연 제어 신호(DCON1)는 도 3의 코드 형식의 제1 지연 제어 신호와 달리 아날로그 신호이다. 그리고, 제1 전압 제어 지연부(526)도 도 3의 제1 디지털 지연부(326)와 달리, 제1 지연 제어 신호(DCON1)의 전압에 의해 지연 시간(TD)이 조절된다.
도 6은 도 5의 DLL 회로(50)에서의 제1 및 제2 지연 제어 신호(DCON1, DCON2)의 변화를 나타내는 그래프이다. 이를 참조하여, 도 5의 DLL 회로(50)의 전체적인 동작을 기술하면, 다음과 같다.
DLL 회로(50)의 동작 초기에는, 제1 지연 제어 신호(DCON1)는 외부 클럭(ECLK)과 궤환 신호(FB)가 동기될 때까지 계속하여 증가한다. 증가할 때의 경사(slope)는 지연 제어부(524)의 이득(gain)에 따라 다르다. 그리고, 경사는 동기 시간(locking time)에 큰 영향을 미친다. 아날로그 방식의 DLL 회로의 지연 제어부로는 일반적으로 전하 펌프(pump)가 많이 사용된다. 따라서, 전하 펌프의 이득(gain)에 따라 경사의 정도가 달라질 수 있다. 도 6에서, 선 DCON1a는 전하 펌프의 이득이 큰 경우이다. 이 경우, 동기 시간이 빠르다. 그러나, 동기 후에도 증가와 감소가 반복되는 리플(ripple)이 나타나며, 리플의 크기가 비교적 크다. 리플을 적게 하기 위하여, 전하 펌프의 이득이 작게 될 수 있다. 선 DCON1b는 전하 펌프의 이득이 작은 경우이다. 이 경우에는 리플(ripple)의 크기가 적지만, 이에 반해 동기 시간이 길다.
한편, 제1 지연 제어 신호(DCON1)를 저역 필터링(low pass filtering)한 제2 지연 제어 신호(DCON2)는 도 5에서 보듯이, 동기 시간도 빠르면서 동기 후의 리플도 없앨 수 있다. 선 DCON2a, DCON2b는 모두 선 DCON1a를 저역 필터링한 경우이다. DCON2a는 1차(1st order) 저역 필터를 통과한 신호이고, DCON2b는 고차(high order) 저역 필터를 통과한 경우이다. 이를 참조하면, DCON2a의 경우, 증가시의 경사가 완만하여 동기 시간이 DCON1a에 비해 비교적 길지만, 리플이 없다. 반면, DCON2b의 경우는 리플도 없으며 동기 시간이 빠르지만, 고차 저역필터를 필요로 하는 문제점이 있다. 따라서, 아날로그 필터(542)의 차수 등을 적절히 선택함으로써 동기 시간과 고주파 잡음을 동시에 줄이는 것이 가능하다.
도 7은 본 발명의 또 다른 일 실시예에 따른 DLL 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 또 다른 일 실시예에 따른 DLL 회로(70)는 마스터 지연 루프(72) 및 슬레이브단(74)을 구비한다.
마스터 지연 루프(72)는 외부 클럭(ECLK)을 소정의 제1 및 제2 지연 시간(TD1, TD2)으로 지연하여, 궁극적으로 외부 클럭(ECLK)에 위상 동기되는 궤환 신호(FB)를 발생한다. 슬레이브단(74)은 외부 클럭(ECLK)이 제1 지연 시간(TD1)으로 지연된 신호를 제2 지연 시간(TD2)으로 더 지연하여, 내부 클럭(ICLK)을 발생한다.
도 7의 DLL 회로(70)의 구성은 도 3의 DLL 회로(30) 및 도 5의 DLL 회로(50)의 구성과 유사하다. 다만, 도 7의 DLL 회로(70)에서 마스터 지연 루프(72)는 다수의 지연부가 직렬로 연결된 계층적 구조를 가진다는 점에서 차이가 있다. 계층적 구조를 가지는 DLL 회로는, 일반적으로 지연 시간 간격이 비교적 큰 코오스(coarse) 지연부와 지연 시간 간격이 미세한 미세(fine) 지연부가 직렬로 연결된 구조를 가진다. 따라서, 본 실시예에서도, 설명의 편의상, 마스터 지연 루프(72)는 2개의 지연부가 직렬로 연결된 구조를 가지는 것으로 한다.
그러므로, 마스터 지연 루프(72)는 위상 비교기(722), 지연 제어부(724), 제1 및 제2 지연부(726, 727)를 구비하는 것이 바람직하다. 여기서, 제1 지연부(726)가 코오스(coarse) 지연부이고, 제2 지연부(727)은 미세 지연부이다. 그리고, 마스터 지연 루프(72)는 보상 지연부(728)를 더 구비하는 것이 바람직하다. 여기서, 제1 및 제2 지연부(726, 727)은 모두 디지털 방식일 수도 있고, 모두 아날로그 방식일 수도 있으며, 디지털-아날로그 혼합 구성도 가능하다. 그러므로, 가능한 모든 조합으로 지연부들을 구성할 수 있으며, 지연부의 수도 2개로 한정되지 않음은 자명한 일이다.
지연제어부(724)는 코오스 지연부(726)과 미세 지연부(727)을 각각 제어하는 제1 및 제2 지연 제어 신호(DCON1, DCON2)를 발생한다. 코오스 지연부(726)는 제1 지연 제어 신호(DCON1)에 따라 외부 클럭(ECLK)를 제1 지연 시간(TD1)으로 지연하여, 지연 신호(SDEL)을 발생한다. 미세 지연부(727)는 제2 지연 제어 신호(DCON2)에 따라 지연 신호(SDEL)을 제2 지연 시간(TD2)로 지연하여, 보상지연부(728)로 입력되는 신호를 발생한다.
슬레이브단(74)은 저역 필터(742)와 슬레이브 지연부(744)를 구비하는 것이 바람직하다. 저역 필터(742)는 제2 지연 제어 신호(DCON2)의 고주파 성분을 제거하여, 슬레이브 지연 신호(DCON3)를 발생한다. 슬레이브 지연부(744)는 슬레이브 지연 신호(DCON3)에 따라, 지연 신호(SDEL)를 제2 지연 시간(TD2)으로 지연하여, 내부 클럭(ICLK)을 발생한다.
도 7의 DLL 회로(70)와 같은 계층적 구조를 이용함으로써, 마스터-슬레이브 구조로 인하여 면적 및 전력 소모가 증가되는 것을 줄일 수 있다. 즉, 코오스/미세 지연부 중에서 미세 지연부 만을 중복하고, 코오스 지연부는 공유한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 DLL 회로에 의하여, 로킹 상태에서의 내부 클럭의 고주파 위상 잡음을 최소화할 수 있다.

Claims (10)

  1. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL) 회로에 있어서,
    상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여 제1 지연 제어 신호를 발생하는 지연 제어부;
    상기 제1 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 궁극적으로 상기 궤환 신호를 발생하는 제1 디지털 지연부 ;
    상기 제1 지연 제어 신호의 고주파 성분을 제거하여 제2 지연 제어 신호를 발생하는 디지털 필터; 및
    상기 제2 지연 제어 신호에 의하여 상기 외부 클럭을 상기 지연 시간만큼 지연하여, 상기 내부 클럭을 발생하는 제2 디지털 지연부를 구비하는 것을 특징으로 하는 지연동기루프(DLL) 회로.
  2. 제1 항에 있어서, 상기 지연동기루프 회로는
    상기 제1 디지털 지연부의 출력 신호를 수신하여 소정의 지연 시간으로 지연하여, 상기 궤환 신호를 발생하는 보상 지연부를 더 구비하는 것을 특징으로 지연동기루프 회로.
  3. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL) 회로에 있어서,
    상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여 제1 지연 제어 신호를 발생하는 지연 제어부;
    상기 제1 지연 제어 신호의 전압에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 궁극적으로 상기 궤환 신호를 발생하는 제1 전압 제어 지연부 ;
    상기 제1 지연 제어 신호의 고주파 성분을 제거하여 제2 지연 제어 신호를 발생하는 아날로그 필터; 및
    상기 제2 지연 제어 신호의 전압에 의하여 상기 외부 클럭을 상기 지연 시간만큼 지연하여 상기 내부 클럭을 발생하는 제2 전압 제어 지연부를 구비하는 것을 특징으로 하는 지연동기루프(DLL) 회로.
  4. 제3 항에 있어서, 상기 지연동기루프 회로는
    상기 제1 전압 제어 지연부의 출력 신호를 수신하여 소정의 지연 시간으로 지연하여, 상기 궤환 신호를 발생하는 보상 지연부를 더 구비하는 것을 특징으로 지연동기루프 회로.
  5. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL) 회로에 있어서,
    상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여, 제1 및 제2 지연 제어 신호를 발생하는 지연 제어부;
    상기 제1 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 제1 지연 시간만큼 지연하여, 지연 신호를 발생하는 코오스 지연부;
    상기 제2 지연 제어 신호에 의하여 상기 지연 제어 신호를 소정의 제2 지연 시간 만큼 지연하여, 궁극적으로 상기 궤환 신호를 발생하는 미세 지연부;
    상기 제2 지연 제어 신호의 고주파 성분을 제거하여 제3 지연 제어 신호를 발생하는 저역 필터; 및
    상기 제3 지연 제어 신호에 의하여 상기 지연 신호를 상기 제2 지연 시간만큼 지연하여, 상기 내부 클럭을 발생하는 슬레이브 지연부를 구비하는 것을 특징으로 하는 지연동기루프(DLL) 회로.
  6. 제5 항에 있어서, 상기 지연동기루프 회로는
    상기 제2 지연부의 출력 신호를 수신하여 소정의 지연 시간으로 지연하여, 상기 궤환 신호를 발생하는 보상 지연부를 더 구비하는 것을 특징으로 지연동기루프 회로.
  7. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL) 회로에 있어서,
    상기 외부 클럭을 소정의 지연 시간으로 지연하여, 궁극적으로 상기 외부 클럭에 위상 동기되는 궤환 신호를 발생하는 마스터 지연 루프; 및
    상기 외부 클럭을 상기 지연 시간으로 지연하여 상기 내부 클럭을 발생하는슬레이브단을 구비하는 것을 특징으로 하는 지연동기루프 회로.
  8. 제7 항에 있어서, 상기 슬레이브단은
    상기 마스터 지연 루프의 상기 지연 시간을 제어하는 지연 제어 신호의 고주파 성분을 제거하여, 슬레이브 지연 제어 신호를 발생하는 저역 필터; 및
    상기 슬레이브 지연 제어 신호에 의하여, 상기 외부 클럭을 상기 지연 시간으로 지연하여, 상기 내부 클럭을 발생하는 슬레이브 지연부를 구비하는 것을 특징으로 하는 지연동기루프 회로.
  9. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL) 회로에 있어서,
    상기 외부 클럭을 소정의 제1 및 제2 지연 시간으로 지연하여, 궁극적으로 상기 외부 클럭에 위상 동기되는 궤환 신호를 발생하는 마스터 지연 루프; 및
    상기 외부 클럭이 상기 제1 지연 시간으로 지연된 신호를 상기 제2 지연 시간으로 지연하여, 상기 내부 클럭을 발생하는 슬레이브단을 구비하는 것을 특징으로 하는 지연동기루프 회로.
  10. 제8 항에 있어서, 상기 슬레이브단은
    상기 마스터 지연 루프의 상기 제2 지연 시간을 제어하는 지연 제어 신호의 고주파 성분을 제거하여, 슬레이브 지연 제어 신호를 발생하는 저역 필터; 및
    상기 슬레이브 지연 제어 신호에 의하여, 상기 외부 클럭이 상기 제1 지연 시간으로 지연된 신호를 상기 제2 지연 시간으로 지연하여, 상기 내부 클럭을 발생하는 슬레이브 지연부를 구비하는 것을 특징으로 하는 지연동기루프 회로.
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