KR100415193B1 - 반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로 - Google Patents

반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로 Download PDF

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Abstract

반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭 발생회로가 개시된다. 그러한 내부클럭 발생회로는, 외부 클럭을 수신하는 수신기와, 상기 수신기의 출력클럭을 수신하여 상기 외부 클럭의 주기에서 보상 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 딜레이 보상회로와, 외부 제어신호에 응답하여 상기 딜레이 보상회로의 출력을 상기 콘트롤 딜레이 타임과 단위 증감 딜레이 타임의 합 만큼 지연하는 외부제어 딜레이부와, 상기 외부제어 딜레이부의 출력을 구동하여 외부 인가데이터에 센터링된 내부클럭을 생성하는 내부클럭 드라이버를 구비함에 의해, 퍼포먼스의 손실없이 외부클럭에 대한 타이밍 콘트롤이 정확히 수행된다.

Description

반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭 발생회로{internal clock generating method in semiconductor memory device and circuit therefore}
본 발명은 반도체 메모리에 적합한 클럭생성에 관한 것으로, 특히 외부클럭에 동기된 내부클럭을 발생하는 내부클럭 발생방법 및 내부클럭 발생회로에 관한 것이다.
전형적인 전자적 시스템 내에서 중앙처리장치(CPU)와 반도체 메모리는 신호버스를 통해 서로 연결되어 있다. 그러한 경우에, 상기 CPU는 마스터(Master)로서 동작하고 반도체 메모리는 슬레이브(Slave)로서 동작하며, 마스터인 CPU는 슬레이브인 반도체 메모리로 어드레스, 코멘드, 라이트용 데이터 등과 같은 데이터와 상기 데이터를 샘플링하기 위한 클럭을 전송한다.
상기 신호버스를 통해 전송되는 외부 클럭은 도 1A 및 도 1B와 같이 각기 상기 데이터에 얼라인(aligned)되거나, 센터(centered)된 클럭일 수 있다. 상기 슬레이브는 상기 외부 클럭을 수신하여 데이터 샘플링 클럭(data sampling clock)을 내부 클럭으로서 생성한다. 이 때 생성되는 상기 내부 클럭은 데이터를 샘플링 하기 위해 도 1B의 클럭과 같이 데이터 센터드 클럭(data centered clock)형태로 되어야 한다. 따라서, 외부 클럭이 데이터 얼라인드 클럭(data aligned clock)인 경우에는절대적인 딜레이(delay) 또는 이에 상응하는 딜레이로써 외부 클럭을 딜레이 시켜 데이터에 센터링된 내부 클럭을 생성하게 된다.
결국, 외부 클럭이 데이터에 센터되거나 얼라인된 경우 모두에서 상기 슬레이브는 데이터의 유효(valid)한 윈도우(window)에 맞게 조정된 내부클럭을 사용하여 외부에서 인가되는 데이터를 샘플링하게 된다. 그런데 데이터 레이트 및 핀수(data rate/pin)가 증가되면서 유효(valid)한 데이터의 윈도우는 점점 작아지고, 데이터와 클럭이 시스템에서의 패스(path)가 서로 약간 다르게 되면, 슬레이브로 인가되는 클럭과 데이터의 핀들(pins)간에는 스큐(skew)가 더욱 커지게 된다. 그러한 도 2A와 같이 한 클럭 사이클에 두 개의 데이터를 받는 DDR(더블 데이터 레이트)의 경우에 도 2B와 같은 SDR(싱글 데이터 레이트)의 경우보다 더욱 크리티컬 해진다.
따라서, 시스템의 설계자는 도 3과 같이 클럭의 타이밍을 의도적으로 타임 축(axis)상에서 밀거나 당길 수 있는 기능을 슬레이브 측에 채용하길 원한다.
따라서, 본 발명의 목적은 외부클럭에 동기된 내부클럭을 발생하는 내부클럭 발생방법 및 내부클럭 발생회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리로 인가되는 클럭과 데이터간에 스큐가 있는 경우에도 데이터를 정확히 샘플링할 수 있는 내부클럭을 생성하는 방법 및 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부 신호에 제어되어 딜레이 타임이 콘트롤 되는 내부클럭 발생방법 및 회로를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 내부클럭 발생회로는, 외부 클럭을 수신하는 수신기와, 상기 수신기의 출력클럭을 수신하여 상기 외부 클럭의 주기에서 보상 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 딜레이 보상회로와, 외부 제어신호에 응답하여 상기 딜레이 보상회로의 출력을 상기 콘트롤 딜레이 타임과 단위 증감 딜레이 타임의 합 만큼 지연하는 외부제어 딜레이부와, 상기 외부제어 딜레이부의 출력을 구동하여 외부 인가데이터에 센터링된 내부클럭을 생성하는 내부클럭 드라이버를 구비함에 의해, 퍼포먼스의 손실없이 외부클럭에 대한 타이밍 콘트롤이 정확히 수행된다.
본 발명의 다른 양상에 따라, 내부클럭을 생성하는 방법은, 수신기를 통해 출력되는 외부클럭을 상기 외부 클럭의 주기에서 보상 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 단계와, 디지털 제어신호에 응답하여 상기 딜레이 보상회로의 출력을 상기 콘트롤 딜레이 타임과 단위 증감 딜레이 타임의 합 만큼 지연하는 딜레이 단계와, 상기 딜레이 단계에서 생성된 출력을 내부클럭으로서 드라이빙하는 단계를 가짐을 특징으로 한다.
도 1A 및 도 1B는 데이터 얼라인 클럭 및 데이터 센터 클럭을 각기 나타낸 타이밍도
도 2A 및 도 2B는 더블 및 싱글 데이터 레이트를 각기 나타낸 타이밍도
도 3은 생성 클럭의 셋업/홀드 센터링을 위하여 증감 타임 딜레이를 부가한 경우를 보인 타이밍도
도 4A, 4B, 및 4C는 외부클럭이 데이터에 얼라인되어 인가되는 경우에 본 발명의 실시 예에 따른 내부클럭의 생성을 보인 타이밍도 및 회로블록도
도 5A, 5B, 및 5C는 외부클럭이 데이터에 센터되어 인가되는 경우에 본 발명의 실시 예에 따른 내부클럭을 생성을 보인 타이밍도 및 회로블록도
도 6은 도 4C 및 도 5C의 딜레이부의 상세 블록도
도 7은 본 발명의 일 실시 예에 따라 DLL을 사용한 내부클럭 발생회로의 세부 블록도
도 8은 본 발명의 다른 실시 예에 따라 SMD를 사용한 내부클럭 발생회로의세부 블록도
도 9는 도 9의 또 다른 변형 회로의 세부 블록도
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 도 3과 같이 클럭의 타이밍을 의도적으로 타임 축(axis)상에서 밀거나 당길 수 있는 기능을 슬레이브 측에 채용하는 경우에, 외부적으로 세팅된 디지털 신호가 슬레이브 측에 타이밍 콘트롤을 위한 제어신호로서 인가된다. 즉, 상기 디지털 신호는 슬레이브의 정상동작 이전에 어느 정도의 타임을 밀고 당길 것인가를 슬레이브에 지시하는 인가신호이다. 본 발명에서는 상기 디지털 신호를 외부적으로 세팅(setting)해줌에 의해, 상기 슬레이브가 상기 세팅된 디지털 신호에 따라 데이터 샘플링 클럭의 셋업/홀드 센터링(Setup/Hold Centering)기능을 수행할 수 있게 하는 것이다. 이에 따라, 슬레이브는 외부에서 인가되는 디지털 신호, 예컨대 디지털 코드 값을 받아 이에 해당하는 +/- 타임 딜레이(time delay) 동작을 행하여 데이터 샘플링 클럭의 셋업/홀드 센터링 기능을 수행한다.
도 4A는 외부클럭이 데이터에 얼라인(aligned)되어 제공되는 경우이다. 이 경우에, 도 4B와 같이 내부적으로 일정한 딜레이나 주파수에 비례하는 딜레이(20)를 수신기(10)의 후단에 설치하고, 상기 외부클럭을 통과시키면 내부 딜레이만큼 지연된 내부클럭이 데이터 샘플링 클럭으로서 얻어진다. 도 4B의 내부 딜레이(20)는 고정된 딜레이이므로 타이밍 콘트롤이 어렵다. 따라서, 타이밍 콘트롤(timing control)을 수행하기 위해 도 4C와 같이 'Int_Delay - tud(user defined delay)'를 디폴트 딜레이(default delay:20)로서 구성하고, + tud(30)를 상기 디폴트 딜레이(20)의 후단에 구성하면 +/- tud의 타이밍 콘트롤을 구현할 수 있다.
한편, 도 5A는 외부클럭이 데이터에 센터(centered)되어서 제공되는 경우이다. 이 경우에는 인가되는 외부클럭(external clock)의 타이밍과 거의 유사한 내부클럭이 데이터 샘플링 클럭으로서 생성될 필요가 있다. 따라서, 도 5A와 같은 타이밍 콘트롤을 수행하기 위해 도 5B와 같이 '+/- tud(user defined delay)'단을 수신기(10)의 후단에 딜레이부(30)로서 설치한다. 여기서, 설치된 딜레이 '- tub'는 디폴트 딜레이(미리 설정된 딜레이)로 설정된다. 상기 도 5B와 같이 딜레이부(30)를 구성하여 데이터 샘플링 클럭을 생성하면 타이밍 콘트롤에 의한 손실 없이 +/- tud의 타이밍 콘트롤을 구현할 수 있다. 그러나, 도 5B의 경우에는 칩 내부적으로 '- tud' 만큼의 타이밍 마진(timing margin) 손실이 있으므로 칩의 퍼포먼스(performance)에 제한을 초래한다. 즉, 센터되어 인가되는 외부클럭을 타이밍 콘트롤하기 위해 단순히 도 5B와 같은 딜레이부(30)를 통해 데이터 샘플링 클럭을 내부클럭으로서 얻는 경우 사용자 정의 딜레이인 단위 증감 딜레이(tud)만큼의 엑스트라 딜레이(extra delay)가 도 6에서와 같이 발생되어 퍼포먼스가 제한된다. 도 6은 도 4C 및 도 5C의 딜레이부의 상세 블록도로서, 하나의 단위 증감 딜레이는 복수의 딜레이(70,71,72)를 구비한다. 제어라인(C1)을 통해 인가되는 선택제어신호에 따라 대응되는 스테이지에 위치된 딜레이를 통해 지연된 클럭이 출력단(out)으로 출력된다.
퍼포먼스의 제한을 막기 위해, DLL(Delay locked loop)이나 SMD(Synchronous Mirror Delay) 혹은 BDD(Bidirectional Delay)를 채용하는 클럭 보상회로가 본 발명의 실시 예에서 구비된다. 또한, 데이터에 얼라인 되어 인가되는 외부 클럭에 대해서는 모드 옵션으로 처리되는 것이 바람직하다. 그리고, DLL, SMD, 또는 BDD의 채용시 수신기(Receiver)나 드라이버의 동작에 기인하는 딜레이의 보상도 고려하여야 보다 정확한 내부클럭이 얻어진다. 따라서, 바람직하기로는 타이밍 마진을 보상할 수 있는 회로 즉, 도 5C와 같은 딜레이 보상회로(40)를 'tud compensation circuit'로서 수신기(10)와 상기 딜레이 부(30)간에 설치하면, 타이밍 마진 손실까지 해소된다.
이와 같이, 본 발명의 실시 예에서는 클럭이 데이터에 얼라인 되어 제공되는 경우와 센터되어 제공되는 경우에 모드 옵션(mode option)처리를 하고서, 딜레이 보상회로를 사용하여 퍼포먼스의 제한 없이 외부 신호에 의한 타이밍 콘트롤을 행할 수 있게 한다. 유효 데이터 윈도우(valid data window)에 데이터 샘플링을 위한 내부클럭을 정확히 센터링시키기 위해, 일단 내부적으로 발생된 데이터 샘플링 클럭을 외부 디지털 코드신호에 따라 밀거나 당겨서 디지털적으로 제어되는 내부 클럭(digitally controlled internal clock)을 생성한다. 외부 디지털 신호를 사용하는 이유는 상기 데이터 샘플링 클럭을 몇 개의 디지털적인 타임 스텝(전체 +/- tud)만큼 인위적으로 밀거나 당기는 것이 아나로그 신호의 경우에 비해 쉽기 때문이다.
이하에서는 모드 옵션(mode option)처리를 하고, 딜레이 보상회로를 사용하여 퍼포먼스의 제한 없이 외부 신호에 의한 타이밍 콘트롤을 행하는 내부클럭 발생회로 및 내부클럭 발생방법에 대한 실시 예들을 본 발명을 한정시킬 의도 없이 도 7, 도 8, 및 도 9를 참조하여 상세히 설명한다.
먼저, 도 7은 본 발명의 일 실시 예에 따라 DLL을 사용한 내부클럭 발생회로의 세부 블록도이고, 도 8은 본 발명의 다른 실시 예에 따라 SMD를 사용한 내부클럭 발생회로의 세부 블록도이며, 도 9는 도 9의 또 다른 변형 회로의 세부 블록도이다.
도 7을 참조하면, 내부클럭 발생회로는, 외부 클럭을 수신하는 수신기(10)와, 상기 수신기(10)의 출력클럭을 수신하여 상기 외부 클럭의 주기(T)에서 보상 딜레이 타임(d1 및 d2)및 콘트롤 딜레이 타임(Dmin+tud)을 뺀만큼 지연하는 딜레이 보상회로(40)와, 외부 제어신호(External Digital Code)에 응답하여 상기 딜레이 보상회로(40)의 출력을 상기 콘트롤 딜레이 타임(Dmin+tud)과 단위 증감 딜레이 타임(+/-tud)의 합 만큼 지연하는 외부제어 딜레이부(30)와, 상기 외부제어 딜레이부(30)의 출력을 구동하여 외부 인가데이터에 센터링된 내부클럭(Int. Clock)을 생성하는 내부클럭 드라이버(50)를 구비한다. 상기 내부클럭 드라이버(50)와 나란히 설치되는 제2 내부클럭 드라이버(51)는 외부클럭이 데이터에 얼라인되는 경우에 모드 옵션으로 구동되며, 이 경우에는 고정 딜레이(60)의 후단에 설치된다. 상기 고정 딜레이의 지연타임은 상기 외부클럭이 50%의 듀티비를 갖는 경우에 상기 외부클럭 주기의 1/4이 된다.
상기 딜레이 보상회로(40)는, 상기 수신기(10)의 출력클럭을 상기 외부클럭의 주기(T)에서 보상 딜레이 타임(d1 및 d2)및 콘트롤 딜레이 타임(Dmin+tud)을 뺀만큼 지연하는 가변 딜레이 라인(41)과, 상기 수신기(10) 및 상기 드라이버(50,51)의 동작에 기인하는 딜레이를 보상하기 위해 상기 가변 딜레이 라인(41)의 출력을상기 보상 딜레이 타임(d1 및 d2)만큼 지연하는 보상 딜레이부(42)와, 상기 보상 딜레이부(42)의 출력을 콘트롤 딜레이 타임(Dmin+tud)만큼 지연하는 콘트롤 딜레이 타임 딜레이부(43)와, 상기 수신기(10)의 출력클럭과 상기 콘트롤 딜레이 타임 딜레이부(43)의 출력클럭을 위상비교하고 비교된 위상차에 따른 위상제어신호를 상기 가변 딜레이 라인(41)에 인가하는 위상 판단부(44)로 구성된다.
도면을 참조하면, DLL을 이용한 딜레이 보상회로(40)를 이용함에 의해 X 노드(node)에는 리시버 딜레이(d1)와 클럭 드라이버 딜레이(d2)와 콘트롤 딜레이 타임(Dmin+tud)이 보상(compensation)된 클럭이 생성된다. 생성된 클럭은 외부 제어 딜레이부(30)에 제공되어, 외부의 디지털 콘트롤 신호에 의해 'Dmin+tud +/-tud'의 딜레이를 거친다. 외부클럭이 센터링되어 들어오는 경우에는 모드 옵션으로 바로 상기 클럭 드라이버(50)를 거치게 하면 'T-d1 +/-tud'의 클럭을 얻을 수 있다. 여기서 'T-d1'은 외부 클럭과 위상이 똑같은 클럭이므로 타이밍 콘트롤에 의해 +/-tud 만큼의 잉여의 딜레이를 외부적으로 가하는 것이다. 상기 부호 A'로서 표기된 딜레이는 상기 부호 A의 딜레이를 보상하기 위한 딜레이이며, 디지털 딜레이 또는 디지털 코드에 의해 제어되는 아나로그(analog) 딜레이(DTC)단 일 수 있다.
한편, 외부클럭이 얼라인되어 인가되는 경우는 고정 딜레이(60)를 거치게 한후 제2 클럭 드라이버(51)를 통해 내부클럭을 얻는다. 부호 B 로서 표기된 내부 딜레이(Dfix)는 상기 외부클럭의 T/4만큼의 딜레이를 갖는 고정 딜레이(fixed delay)이나, 주파수에 비례하는 딜레이 일 수도 있다. 이 경우에는 상기 클럭 드라이버(51)를 통해 'T-d1+Dfix +/-tud'만큼 지연된 내부클럭을 얻는다. 상기 내부클럭은 유효 데이터 윈도우에 센터링된 샘플링 클럭이 된다. 상기한 도 7의 구성에 의해, 퍼포먼스의 손실없이 외부클럭에 대한 타이밍 콘트롤이 정확히 수행된다.
도 8을 참조하면, 내부클럭 발생회로는, 외부 클럭을 수신하는 수신기(10)와, 상기 수신기(10)의 출력클럭을 수신하여 상기 외부 클럭의 주기(T)에서 보상 딜레이 타임(d1 및 d2)및 콘트롤 딜레이 타임(Dmin+tud)을 뺀만큼 지연하는 딜레이 보상회로(40a)와, 외부 제어신호(External Digital Code)에 응답하여 상기 딜레이 보상회로(40a)의 출력을 상기 콘트롤 딜레이 타임(Dmin+tud)과 단위 증감 딜레이 타임(+/-tud)의 합 만큼 지연하는 외부제어 딜레이부(30a)와, 상기 외부제어 딜레이부(30a)의 출력을 구동하여 외부 인가데이터에 센터링된 내부클럭(Int. Clock)을 생성하는 내부클럭 드라이버(50)를 구비한다. 상기 내부클럭 드라이버(50)와 나란히 설치되는 제2 내부클럭 드라이버(51)는 외부클럭이 데이터에 얼라인되는 경우에 모드 옵션으로 구동되며, 이 경우에는 고정 딜레이(60)의 후단에 설치된다.
상기 딜레이 보상회로(40a)는, 상기 수신기(10) 및 상기 드라이버(50,51)의 동작에 기인하는 딜레이를 보상하기 위해 상기 수신기(10)의 출력을 상기 보상 딜레이 타임(d1 및 d2)만큼 지연하는 보상 딜레이부(42a)와, 상기 보상 딜레이부(42a)의 출력을 콘트롤 딜레이 타임(Dmin+tud)만큼 지연하는 콘트롤 딜레이 타임 딜레이부(43a)와, 상기 콘트롤 딜레이 타임 딜레이부(43a)의 출력클럭을 상기 외부클럭의 주기(T)에서 보상 딜레이 타임(d1 및 d2)및 콘트롤 딜레이 타임(Dmin+tud)을 뺀만큼 지연하는 측정용 딜레이 라인(41a)과, 상기 수신기(10)의 출력과 상기 측정용 딜레이 라인(41a)의 출력을 위상비교하여 전송하는 비교 및 전송부(44a)와, 상기 비교 및 전송부(44a)의 출력을 상기 외부클럭의 주기(T)에서 보상 딜레이 타임(d1 및 d2)및 콘트롤 딜레이 타임(Dmin+tud)을 뺀만큼 지연하는 가변 딜레이 라인(41b)으로 구성된다.
도 8에서는 SMD(동기 미러 딜레이)를 채용한 딜레이 보상회로(40a)를 이용함에 의해 X 노드(node)에는 리시버 딜레이(d1)와 클럭 드라이버 딜레이(d2)와 콘트롤 딜레이 타임(Dmin+tud)이 보상(compensation)된 클럭이 생성된다. 생성된 클럭은 외부 제어 딜레이부(30a)에 제공되어, 외부의 디지털 콘트롤 신호에 의해 'Dmin+tud +/-tud'의 딜레이를 거친다. 외부클럭이 센터링되어 들어오는 경우에는 모드 옵션으로 바로 상기 클럭 드라이버(50)를 거치게 하면 'T-d1 +/-tud'의 클럭을 얻을 수 있다. 여기서 'T-d1'은 외부 클럭과 위상이 똑같은 클럭이므로 타이밍 콘트롤에 의해 +/-tud 만큼의 잉여의 딜레이를 외부적으로 가하는 것이다. 상기 부호 A'로서 표기된 딜레이는 상기 부호 A의 딜레이를 보상하기 위한 딜레이이며, 디지털 딜레이 또는 디지털 코드에 의해 제어되는 아나로그(analog) 딜레이(DTC)단 일 수 있다.
한편, 외부클럭이 얼라인되어 인가되는 경우는 고정 딜레이(60)를 거치게 한후 제2 클럭 드라이버(51)를 통해 내부클럭을 얻는다. 부호 B 로서 표기된 내부 딜레이(Dfix)는 상기 외부클럭의 T/4만큼의 딜레이를 갖는 고정 딜레이(fixed delay)이나, 주파수에 비례하는 딜레이 일 수도 있다. 이 경우에는 상기 클럭 드라이버(51)를 통해 'T-d1+Delay +/-tud'만큼 지연된 내부클럭을 얻는다. 상기 내부클럭은 유효 데이터 윈도우에 센터링된 샘플링 클럭이 된다. 상기한 도 8의 구성에 의해, 퍼포먼스의 손실없이 외부클럭에 대한 타이밍 콘트롤이 정확히 수행된다.
도 9를 참조하면, 도 8의 구성에서 상기 콘트롤 딜레이 타임 딜레이부(43a)와 외부제어 딜레이부(30a)의 위치가 서로 바뀌어진 구성이다. 도 8의 회로가 오픈 루프형태이므로 상기와 같이 서로의 위치를 바꾸어도 도 8에서 얻는 내부클럭과 동일한 위상의 내부클럭이 얻어진다.
상기한 설명에서, 구성 및 동작을 도면들에 한정하여 설명하였지만, 이 것은 일 예를 든 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함은 물론이다. 예를 들어, 사안이 다른 경우에, 예를 든 소자들은 타의 등가적 회로 소자 또는 타의 논리 소자들로 대치 가능하다.
상기한 바와 같은 본 발명에 따르면, 반도체 메모리로 인가되는 클럭과 데이터간에 스큐가 있는 경우에도 데이터를 정확히 샘플링할 수 있는 내부클럭을 생성하는 효과를 갖는다.

Claims (8)

  1. 외부 클럭을 수신하는 수신기;
    상기 수신기의 출력클럭을 수신하여 상기 외부 클럭의 주기에서 보상 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 딜레이 보상회로;
    외부 제어신호에 응답하여 상기 딜레이 보상회로의 출력을 상기 콘트롤 딜레이 타임과 단위 증감 딜레이 타임의 합 만큼 지연하는 외부제어 딜레이부; 및
    상기 외부제어 딜레이부의 출력을 구동하여 외부 인가데이터에 센터링된 내부클럭을 생성하는 내부클럭 드라이버를 구비함을 특징으로 하는 내부클럭 발생회로.
  2. 제1항에 있어서, 상기 딜레이 보상회로는,
    상기 수신기의 출력클럭을 상기 외부클럭의 주기에서 보상 딜레이 타임 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 가변 딜레이 라인;
    상기 수신기 및 상기 드라이버의 동작에 기인하는 딜레이를 보상하기 위해 상기 가변 딜레이 라인의 출력을 상기 보상 딜레이 타임 만큼 지연하는 보상 딜레이부;
    상기 보상 딜레이부의 출력을 콘트롤 딜레이 타임 만큼 지연하는 콘트롤 딜레이 타임 딜레이부; 및
    상기 수신기의 출력클럭과 상기 콘트롤 딜레이 타임 딜레이부의 출력클럭을 위상비교하고 비교된 위상차에 따른 위상제어신호를 상기 가변 딜레이 라인에 인가하는 위상 판단부를 포함함을 특징으로 하는 내부클럭 발생회로.
  3. 제1항에 있어서, 상기 딜레이 보상회로는:
    상기 수신기 및 상기 드라이버의 동작에 기인하는 딜레이를 보상하기 위해 상기 수신기의 출력을 상기 보상 딜레이 타임 만큼 지연하는 보상 딜레이부와;
    상기 보상 딜레이부의 출력을 콘트롤 딜레이 타임만큼 지연하는 콘트롤 딜레이 타임 딜레이부와;
    상기 콘트롤 딜레이 타임 딜레이부의 출력클럭을 상기 외부클럭의 주기에서 보상 딜레이 타임 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 측정용 딜레이 라인과;
    상기 수신기의 출력과 상기 측정용 딜레이 라인의 출력을 위상비교하여 전송하는 비교 및 전송부와;
    상기 비교 및 전송부의 출력을 상기 외부클럭의 주기에서 보상 딜레이 타임및 콘트롤 딜레이 타임을 뺀만큼 지연하는 가변 딜레이 라인을 포함함을 특징으로 하는 내부클럭 발생회로.
  4. 제1항에 있어서, 상기 딜레이 보상회로는, DLL 또는 SMD를 채용하여 구성한 것을 특징으로 하는 내부클럭 발생회로.
  5. 제1항에 있어서, 상기 외부제어 딜레이부는 디지털 딜레이 또는 아나로그 딜레이임을 특징으로 하는 내부클럭 발생회로.
  6. 제1항에 있어서, 상기 외부클럭이 데이터에 얼라인되는 경우에 고정 딜레이의 후단에 설치되는 제2 내부클럭 드라이버를 더 구비함을 특징으로 하는 내부클럭 발생회로.
  7. 유효 데이터 윈도우에 데이터 샘플링을 위한 내부클럭을 센터링 시키기 위해 내부적으로 만든 데이터 샘플링 클럭을 외부 제어신호를 사용하여 디지털 타임 스텝으로 인위적으로 밀거나 당겨서 내부클럭을 생성하는 것을 특징으로 하는 내부클럭 발생방법.
  8. 반도체 메모리에 적합한 내부클럭 생성방법에 있어서:
    수신기를 통해 출력되는 외부클럭을 상기 외부 클럭의 주기에서 보상 및 콘트롤 딜레이 타임을 뺀만큼 지연하는 단계;
    외부 제어신호에 응답하여 상기 딜레이 보상회로의 출력을 상기 콘트롤 딜레이 타임과 단위 증감 딜레이 타임의 합 만큼 지연하는 딜레이 단계; 및
    상기 딜레이 단계에서 생성된 출력을 내부클럭으로서 드라이빙하는 단계를 가짐을 특징으로 하는 방법.
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