JP4065234B2 - 同期式チップーチップシステムのデータリカバリ装置 - Google Patents

同期式チップーチップシステムのデータリカバリ装置 Download PDF

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Description

本発明は信号通信分野、さらに具体的には、電気信号を使った集積回路デバイス内、或はそのデバイス間の高速情報伝達に関する。
現代電子システムに於いては、データ及び制御情報は極端に短命な電気信号を使って種々のサブシステム間を転送される。例えば、高速メモリシステムに於いては、メモリコントローラからメモリデバイスへのデータ信号はメモリデバイスの入力部において、僅か１ナノ秒以下でのみ有効であり、ある場合には、メモリコントローラとメモリデバイス間の信号路線上のデータ信号の伝播時間より短い。この様な高速信号システムに於いて、有効なデータ期間（データアイ）内の正確な瞬間にデータ信号をサンプリングする受信デバイスの能力は、データアイを如何に短くし、結果的にシステム全体のデータ伝達比率を小さくするかを決定する際のしばしば重要なファクターである。従って、データアイ内のサンプリングタイミングをより正確に制御する技術により、一般的に、より高速のデータ転送、及びその結果高い信号帯域幅が可能になる。
図１には高速信号システムの先行技術を示す。ここでは、データラインＤＱ０―ＤＱＮ上を伝達されたデータ信号のサンプリングを制御するため、ストローブ信号がストローブラインＤＱＳ上を伝達される。ストローブ信号は、送信される時、データ信号とエッジが一致しており（即ち、ストローブ信号のトランジションはデータアイのオープンと一致しており）、ＤＱＳラインは通常、ＤＱ０―ＤＱｎラインと同じ伝播遅延を取り入れるので、ストローブ信号とデータ信号は受信デバイスに殆ど同時に到達する。可変遅延回路１５は、遅延されたストローブ信号がデータアイの真ん中でトランジションするように、ストローブ信号をデータアイの公称継続時間の半分だけ遅らせる。
遅延されたストローブ信号がデータアイの中間点から浮動する（例えば、電圧や温度変化のため）ことを避ける為、遅延ロックループ回路（ＤＬＬ）１２が可変遅延回路によって加えられる遅延時間を常時調整するために提供される。ＤＬＬ回路内の可変遅延回路２１は、粗い及び細かな（疎・密）遅延素子から構成され、これらは、ストローブ信号路内の可変遅延回路１５内の疎・密遅延素子に対応する。ＤＬＬ回路内の可変遅延回路２１の出力は基準クロック信号に対し位相ズレして浮動するので（例えば、電圧や温度変化のため）、その位相差が位相検知器１８によって検知される。この検知器は可変遅延回路２１に加えられる遅延制御値を調整するために遅延制御回路２０へ信号を出力する。遅延制御値の調整は、可変遅延回路２１の出力を基準クロック信号の位相ロックに向かって移動させるため、結果的に可変遅延回路２１の信号路内の疎および／または密な遅延素子の数を調整することになる。図１に示すように、この遅延制御値は、基準クロック周期とデータアイの継続時間の半分の周期との間の比率に従って、比率回路２２での変換後、ストローブ信号路にある可変遅延回路１５にも提供される。この方式によりデータストローブ信号に加えられる遅延時間は自動的に調整され、電圧や温度による変動を補償する。他の比較的定常的なエラー原因（例えば、プロセス変動、ＤＱＳとＤＱ線路の不整合、その他）は、可変遅延回路２１内の疎・密遅延素子の初期選択によって補償される。
不幸なことに、データストローブ信号の遅延された信号は、ＤＱラインのサンプリングを制御するため最終的に使用されているので（ここではダイレクトストロービング方式という）、符号間干渉（ＩＳＩ）やクロストークのようなデータストローブ信号内の瞬間的なタイミングエラー要因、或は、不整合な立ち上がり及び立ち下がりエッジ比に起因するデータ依存のタイミングエラーは、可変遅延回路１５によっては十分に補償されず、その代わりに、データ受信器のサンプル制御入力時のタイミングジッタとして現れる。この現象は図２に示されている。図示されたように、ストローブ信号３１は、データアイの中間点でトランジションする遅延ストローブ信号３３を生み出すため、時間量ＴＥＹＥ／２だけ遅延される。瞬間的なタイミングエラーに起因するストローブ信号３１の僅かに速いもの及び遅れたものが破線３４と３５でそれぞれ例示されている。瞬間的なタイミングエラー要因は図１の可変遅延回路１５の出力へそのまま通過してくるので、遅延ストローブ信号３３は同じように、進んだり、遅れたりし、結果として図示された理想的なサンプリングポイントからずれたサンプリングポイントになる。前述のように、サンプリングポイントのこの様な不正確さはタイミングマージンの喪失に繋がり、引いてはデータ転送比率を減少させる。
米国特許第６１２５１５７号
本発明の一態様では、デバイス間で通信されるデータのサンプリングエラーを減少させるための装置が開示される。本装置は、タイミング基準信号と一緒に送られたデータ信号をサンプリングするためのデータサンプリング信号を形成するため、ストローブ信号のようなタイミング基準信号から得た位相情報を使用する。データサンプリング信号は、ストローブ信号から得た位相情報に従って、クロック信号を可変的に遅延することによって提供することができる。データサンプリング信号は、また、５０％デューティサイクルとシャープなトランジションを含め、タイミング基準信号に比べ改善された波形を持つことができる。タイミング基準信号から得た位相情報は、受信データをローカルクロック信号領域と関連付けたり、データが遠隔デバイスにおける基準クロック信号と同期して遠隔デバイスに到達するようにデータを送信する等の他の用途にも使用できる。
図３にデータサンプリング装置５０を示す。本装置は、受信器６０、６４及び６６を有するデータラインＤＱ１−ＤＱＮ上で受信するデータ信号をサンプリングするため、データサンプリングラインＤＳＳ上にデータサンプリング信号を発生させる。このデータサンプリング信号は、ストローブラインＤＱＳ上で受信したストローブ信号から得た位相情報に基づいて、クロックラインＣＬＫ上のクロック信号の位相を調整するＤＬＬ５２から出力される。この位相情報は、ストローブラインＤＱＳ上で受信するストローブ信号とＤＬＬ５２から位相ロックライン５８上に出力された信号を、位相検知器５５に於いて比較することによって得られる。このように、従来技術の直接ストロービング、即ち、ストローブ信号がデータ信号をサンプリングする方式と異なり、本発明に基づいたストローブ信号はデータサンプリング信号の位相を調整するために使用され、データサンプリング信号がその代わりにデータ信号をサンプリングするために使用される。
下記に述べるように、本発明の実施例は、それらに限定されることはないが、クロック信号及び擬似ランダム信号を含め、ストローブ信号以外の、タイミング基準信号と共に実行される。ここで、「ストローブ信号」という言葉は、有効な信号が該当するデータ、コントロール、又はアドレスライン上に現れた時、有効なロジックレベル（例えば、論理ハイと論理ロウ）間をトランジションする信号を指す。ストローブ信号は、そのタイミング精度の確立又は維持に関連した較正の為のトランジション、又は、他の間接的な信号用途を除いて、有効な信号が該当するデータ、制御、アドレスライン上に存在しないか出力されていない場合、一般的にアイドル状態（しばしば有効ロジックレベル間で中間プリチャージ状態）である。対称的に、クロック信号は、制御、データ、或いはアドレス信号が他のライン上に現れるかどうかと無関係に、周期的にロジックレベル間をトランジションする。アイドル状態の時、有効ロジックレベルの中間の状態にプリチャージされているストローブ信号の場合、そのプリチャージレベルから有効ロジックレベルへのトランジション（時にプリアンブルと呼ばれる）は、通常、有効ロジックレベル間のどんなトランジションよりも先行して行われることに注意されたい。
ストローブ信号は、データ送信するデバイス（図示せず）からデータ信号と一緒に送信される。一方、クロック信号は、システム動作中、一般的にデータ信号システム内の全てのデバイスに対して送られる。ある実施例においては、遠隔デバイスから送信される時、ストローブ信号はデータ信号と同位相である。この場合、ＤＤＬ５２は、受信データ信号をデータアイの中間点において、データサンプリング信号のトランジションでサンプリングするために、ＤＱＳライン上で受信したストローブ信号と９０°の位相差を持ったデータサンプリング信号をＤＳＳライン上に出力するように構成されている。他の実施例においては、ストローブ信号は、遠隔デバイスから送信される時、データ信号と９０°位相差を持っている。この場合には、ＤＬＬ５２は、受信データ信号をデータアイの中間点においてデータサンプリング信号のトランジションでサンプリングするために、ＤＱＳライン上で受信したストローブ信号と同位相のデータサンプリング信号をＤＳＳライン上に出力するように構成されている。
データと付随ストローブ信号がメモリコントローラと一つ以上のＤＲＡＭ間で伝達されるメモリシステムを実施するために、装置５０のようなデータサンプリング装置は、ＤＲＡＭを廉価に押えるため、メモリコントローラ上だけに配置される。この場合、ストローブ信号はＤＲＡＭにから送信されるデータ信号と位相が一致しており、ＤＬＬ５２よって出力されるデータサンプリング信号は、ラインＤＱ１−ＤＱＮ上で受信されるデータ信号と９０°の位相差がある。
ストローブ信号とデータ信号は共に、ＣＭＯＳトランジスタのような類似したアウトプットドライバーを使用し、又、略整合した伝送特性を持った導体路のような類似した伝送路を経由して送信される。ある種の実施例に於いては、ストローブ信号とデータ信号の両方が、立ち上がりトランジションと立ち下がりトランジションについて異なったスロープを持つ場合がある。これは、例えば、ストローブ信号とデータ信号をハイとロウにドライブするために使用されているＰＭＯＳとＮＭＯＳの出力ドライブトランジスタの固有の相違によって起こる。この事は、ストローブ信号のハイ対ロウの時間比率を理想の５０％デューティサイクルから変化させる要因となり得る。
データ信号は、その立ち上がりトランジションと立ち下がりトランジションに違いをもっており、これらはストローブ信号のそれと合っているので、ストローブ信号の不完全性は、データ信号のそれらをキャンセルするかもしれないと期待する向きもあるかもしれない。しかし、ストローブ信号の立ち上がりトランジションはデータ信号の立ち上がり又は立ち下がりトランジションに一致するかも知れないし、又ストローブ信号の立ち下がりトランジションはデータ信号の立ち上がり又は立ち下がりトランジションに一致するかもしれない。このように、ストローブ信号の不完全性は、あるデータ信号の不完全性によって解消される場合もあるが、それは他のデータ信号の不完全性によって増幅される場合もある。ストローブ信号を劣化させる他の不完全性とは、符号間干渉、クロストーク、シグナル散乱等である。
対照的に、ＤＳＳライン上に出力されるデータサンプリング信号は、例えば、５０％のデューティサイクルでシャープなトランジションを持つ等、ストローブ信号に比べて望ましい波形にすることができる。波形改善に加え、データサンプリング信号がストローブ信号ＤＱＳに比べてより安定した位相を持つように、ＤＬＬ５２は又、ストローブ信号のジッタを滑らかにすることができる。このように、ストローブ信号ＤＱＳの不完全性をそのまま踏襲している先行技術の直接ストロービング方式に替えて、高品質のデータサンプリング信号ＤＳＳがデータをサンプリングする為に使用される。
図４に、もう一つのデータサンプリング装置１００の実施例を示す。これは、ＤＱ１−ＤＱＮライン上で受信したデータ信号をサンプリングするために、ＤＱＳライン上で受信したタイミング基準信号又はストローブ信号から引き出されたデータサンプリング信号の位相を使ってデータサンプリング信号を発生させるものである。システム１００は、特許文献１に開示された、Rambus社の技術に類似した２段階式遅延ロックループ（ＤＬＬ）を使用しており、ここに参照した前記米国特許を本明細書に包含する。
第一段階に於いては、ＤＬＬ基準ループ１０２は、ＣＬＫライン上のクロック信号を使用する。このクロック信号は、第一デューティサイクル修正回路１０５によってデューティサイクルの修正がなされ、修正クロック信号を連続的に遅延させた信号の複写である信号セット１１０を作る。当該信号セットを位相ベクトルと呼ぶ。第二段階に於いては、０°とラベルした出力端に０°信号を出力するため、補間回路１１２によって、位相ベクトル１１０の隣接する対が選択され、重み付けがなされる。９０°とラベルした出力端においては、０°信号に従って位相調整されている９０°信号を出力するために、補間回路１１２によって、位相ベクトルの他の隣接する対が選択され、重み付けがなされる。このように、ＤＬＬ基準ループ１０２と補間回路１１２は、クロック信号に対して可変遅延回路を提供する。
ＤＬＬ基準ループ１０２は鎖状に配置された一連の遅延素子を持ち、クロック信号を受信した遅延鎖は、遅延素子から位相ベクトル１１０を発生させ、位相ベクトル１１０の各々は隣接した位相ベクトルから単位遅延時間分シフトされている。ＤＬＬ基準ループ１０２は、位相ベクトルがクロック信号の所定の位相長に亘るように、遅延調整信号を使って遅延鎖内の単位遅延時間を調整することができる。図４には４つの位相ベクトル１１０が示されているが、２、３、６、８、１２等、もっと多数、或は少数の位相ベクトルを使用することもできる。装置１００の実施例に於いては、隣接する位相ベクトル１１０間の位相差は１８０°／Ｎである。つまり、図示された４つの信号に関しては、各位相ベクトル１１０は隣のベクトルから４５°離れている。
補間回路１１２は、基準ループ１０２から位相ベクトル１１０を受取り、位相制御回路１２２からの位相制御信号に基づいて０°信号と９０°信号を出力する。位相制御回路１２２内、或いは補間回路１１２内の選択回路は補間回路１１２に二つの隣接した位相ベクトル１１０を選択させ、これらの信号１１０の重み付けの組み合わせから０°信号を発生させる。補間回路１１２による位相ベクトルの算術的結合により生じた０°信号は、次のプロセス以降、ＤＱＳライン上で受信されたストローブ信号と同相であるように設計されている。本発明で使用できる補間回路１１２内の選択回路の実施例は、上記特許文献１に開示されている。
ＣＬＫライン上のクロック信号は、システム１００を含む情報送信システムのマスタークロック信号であり、例えば、遠隔デバイス（図示せず）へのストローブ信号及びデータ信号の送信において同期をとるためにも使用することが出来る。ＤＱＳライン上で受信されるストローブ信号は、この実施例においてはＣＬＫライン上で受信されるクロック信号とほぼ同じ周波数を持つ。この実施例に於いて９０°信号は、０°信号と９０°位相がずれているように設計されている補間回路１１２による関連信号１１０の算術結合から生ずる。
０°信号は、デューティサイクル修正回路１１５を経由して供給され、この修正回路は、０°信号のデューティサイクルの不完全性とは無関係に、略５０％のデューティサイクルを持った位相ロック信号をライン１２８上に出力するように構成されている。９０°信号は、同様なデューティサイクル修正回路１１８を経由して供給され、この修正回路は、９０°信号のデューティサイクルの不完全性とは無関係に、略５０％のデューティサイクルを持ったデータサンプリング信号をライン１２９上に出力するように構成されている。本発明で使用可能なデューティサイクル修正回路の実施形態は、上記特許文献１に開示されている。
ゼロ位相検知器１２０は、ＤＱＳライン上のストローブ信号と位相ロック信号を受取り、この２つの信号を比較して、位相制御回路１２２へ早期又は遅延信号を送る。位相制御回路１２２は、この早期又は遅延信号を使って、位相ロック信号がＤＱＳと同じ位相となるまで、補間回路１１２をして０°信号を時間的に前後させる。
図５により詳細に示されている位相制御回路１２２は、ゼロ位相検知器１２０から受け取った早期又は遅延信号の履歴で決定されるデジタル状態を持つカウンタ１５０を有し、そのデジタル状態はメモリ１５２の第一レジスタ１５５に保存され、入力ストローブ信号不在期間中保持される。あるいは、カウンタ１５０のデジタル状態は、レジスタ内における状態の蓄積なしに、補間回路１１２を直接駆動することもできる。
メモリ１５２は、位相制御回路１２２のＭ個の状態を保存するため、第二レジスタ１５７〜Ｍ番目のレジスタ１５９を含め、Ｍ個のレジスタを持つ。以下により詳しく述べるように、第二レジスタ１５７から第Ｍレジスタ１５９は、位相制御回路１２２の外部に設置してもよく、補間回路１１２、或は他の補間回路（図示せず）の出力を制御するために使用し、よって追加のデータサンプリング信号を提供することもできる。この追加のデータサンプリング信号は、遠隔デバイスからストローブあるいはタイミング基準信号を受取る場合よりも、遠隔デバイスへストローブあるいはタイミング基準信号を送信するために使用してもよく、それにより、例えば、受信データ信号とローカルクロック信号ＣＬＫを同期させる、或いは、異なった遠隔デバイスとの通信を行うことができる。
不安定さを避けるため、位相制御回路１２２は、補間回路１１２への出力信号を変化させる前に２つ以上の連続した早期又は遅延信号を要求する事によってデジタルフィルタとして動作し得る。位相制御回路１２２は、ゼロ位相検知器１２０からの信号を無視して、補間回路１１２への出力信号を一定に保持するように動作させることもできる。これは、例えば、ストローブ信号ＤＱＳが存在しないか、或は、エラー発生の疑いがある場合でも、データサンプリングのために９０°信号の位相位置を固定するために使用することができる。
位相制御回路１２２は又、補間回路１１２内のデジタル−アナログ変換器（ＤＡＣ）１６０と通信する。このコンバータは、第一レジスタ１５５内に保存されている６ビットワードのようなデジタル状態を、選択回路によって選択された位相ベクトル１１０の重み付けを制御するために使用される一対の制御信号１６４及び１６６に変換し、これらの位相ベクトル間の補間を行う。この位相ベクトル１１０の重み付けは、前記特許文献１に記述されているように、選択された位相ベクトルに結合された電源から供給される電流を制御し、その電流を対応するキャパシタと統合する事によってなされる。他のデジタル状態が位相制御回路１２２に保存されている場合に、第一レジスタ１５５、又は他のレジスタ１５７―１５９に保存されている状態をＤＡＣ１６０に供給するかを選択する、状態選択回路１６２を設置する。状態選択回路は又、ＤＡＣ１６０からの信号１６４及び１６６によって補間される二つの隣接する位相ベクトルも選択する。
デューティサイクル修正回路１１８を通過した９０°出力信号は、従来型の受信器１３０においてサンプリングを行うために、ＤＱ１ライン上で受信するデータ信号に対して事前に決められた直角の位相関係を持つデータサンプリング信号を提供する。このように、ジッタやデューティサイクル上の不完全性を持つ可能性があり、伝送中の散乱によるエッジ傾斜の減少や、符号間干渉やクロストークエラー等の伝送エラーを生じさせるかもしれないストローブ信号を使ってＤＱ１上のデータ信号を直接ストローブィングする替わりに、受信器１３０は、ＤＳＳ１上の略５０％のデューティサイクルを持つ、正確に配列された直角位相信号で、ＤＱ１上のデータ信号をサンプリングすることができる。データサンプリング信号は又、受信データに付随してのみ存在するストローブ信号と異なり、フリーランニングのクロック信号をも提供出来る。
Ｎ番目の受信器１３３のような追加の受信器は、データラインＤＱＮのようなライン上の他のデータ信号を装置１００によって作られたデータサンプリング信号でサンプリングすることが出来る。このように、装置１００は、マルチビット幅のバスを経由して送信されたデータ信号のために使用できる。システム１００は、受信データ信号ＤＱのサンプリングに際し、５０％デューティサイクルとシャープな立ち上がり及び立ち下がりエッジを持つ、ほぼ理想的な、フリーランニングの直角位相のクロック信号の同期を取るため、ストローブ信号ＤＱＳの位相情報を使用する事が出来る。
オフセット制御回路１４０は、０°クロック信号の位相がストローブ信号ＤＱＳと僅かにずれるように０°出力の位相を調整するため、ゼロ位相検知器１２０或いは位相制御回路１２２のどちらかに接続することが出来る。他方、９０°出力は、０°出力と位相が正確に９０°ずれている状態にならないように、補間回路１１２によって僅かに調整してもよい。この事は、例えば、デューティサイクル修正回路１１８から出力された信号を、データ信号ＤＱ及びＤＱＸの直角位相とより良く整列させるために使用できる。このように、１バイトのような多数のデータビットを受信器１３０や受信器１３３のようなストローブ信号端子を持った多数の受信器で並列に受信する通常の状況において、オフセット制御回路１４０は、データサンプリング信号のバイト単位の位相調整を提供する。 同様なデータサンプリング信号のバイト単位の較正はマルチプレクサ（ＭＵＸ）１７０によってなされる。このマルチプレクサもオフセット制御回路によって制御することができ、位相ロック信号の経路上にインバータのような遅延素子１４４がどれだけあるかを選択することが出来る。
更なるデータサンプリング信号の調整は、データサンプリング信号へインバータのような他の一連の遅延素子１４６を提供することによって成し遂げられる。マルチプレクサ１７２は、位相ロック信号が遭遇する遅延素子１４４の数と比較して、データサンプリング信号ＤＳＳ１が遭遇する遅延素子１４６の数を選択する為に提供されている。マルチプレクサ１７５は、位相ロック信号が遭遇する遅延素子１４４の数と比較して、データサンプリング信号ＤＳＳＮが遭遇する遅延素子１４６の数を選択する為に提供されている。この遅延素子１４６の選択により、データサンプリング信号ＤＳＳ１−ＤＳＳＮのビット単位の較正が可能となる。このようにして、早期、通常、或は遅延データサンプリングクロック信号が、バイト幅、或いはマルチバイト幅のバスからデータ信号をサンプリングする種々の受信器の各々に選択的に供給出来る。
ゼロ位相検知器（ＺＰＤ）１２０は、ＤＱＳ信号と位相ロック信号の立ち下がりエッジを比較するように構成されている。このような立ち下がりエッジは、立ち上がりエッジを構築するために使用されるＰ−ＭＯＳドライバより高速のトランジションを行うＮＭＯＳドライバによって通常構築されているからである。エッジセレクタ１２５を随意でゼロ位相検知器１２０の一部分として設置してもよい。エッジセレクタは、ゼロ位相検知器１２０にＤＱＳと位相ロック信号の立ち下がりエッジを比較させる代わりに、又はそれに加えて、これらの信号の立ち上がりエッジを見張らせることが出来るようにプログラムされた可変レジスタのような回路構成を持っている。
この図には、１つの補間回路だけが示されているが、他の補間回路でも基準ループ１０２からの出力信号１１０を受信することが出来る。更に、もし出力信号１１０を運ぶ線路が整合された長さとインピーダンスを持っているならば、補間回路１１２のような補間回路は、基準ループ１０２から比較的遠距離に設置されることが出来る。このように、多くのこのような補間回路が同一電子回路上に配置され、それらの各々が基準ループ１０２からの信号１１０を位相ベクトルとして使用する。
例えば、以下に述べるように、装置１００は、別の集積回路チップ上に配置された複数のＤＲＡＭデバイスと通信を行う集積回路チップ上に形成されたメモリコントローラの一部でもよい。この場合、別の補間回路は、データ信号及びストローブ信号、或いはタイミング基準信号のそれらＤＲＡＭデバイスへの送信を制御するため、出力信号１１０を受信することができる。以下に更に詳述するように、ＤＲＡＭのような複数のデバイスがメモリバスのような伝送路を共有している状況においては、個々のＤＲＡＭデバイスと通信するのにそれぞれ別個の補間回路をメモリデバイスに設置してもよく、その場合各々の補間回路は対応するＤＲＡＭデバイスに固有な信号によって制御される。
図６は、メモリシステム２２０のデータの読み取り／書き込みを行うため、メモリデバイスＲＡＭ２０２及びＲＡＭ２１２と通信するメモリコントローラ２００の一部として使用されているタイミングシステム１００を示す。データ信号ＤＱは、入力／出力（Ｉ／Ｏ）ユニット２０５の第一組とＩ／Ｏユニット２０７の第二組の間に多数の並列な導電路線を所持するバス２０４上に送出される。Ｉ／Ｏユニット２０５及び２０７の各組は、路線の各々に対応した従来型のデータ送信回路と従来型のデータ受信回路を持っている。ストローブ信号ＤＱＳは、路線２０６を介してシステム１００とＲＡＭ２０２のＩ／Ｏユニット２０８間を伝送される。即ち、ストローブ信号ＤＱＳは、上記のようにシステム１００によって受信され、従来型のストローブ送信回路、或いは、システム１００に結合しているトランスミッタ２０９によって送出される。
メモリコントローラ２００は、システム１００に類似したもう一つのタイミングシステム２１０を持っている。タイミングシステム２１０は、路線２１６経由で、Ｉ／Ｏユニット２１８からストローブ信号ＤＱＳ２を受信する。第二ストローブトランスミッタ２１９はタイミングシステム２１０と結合され、ストローブ信号ＤＱＳ２をコントローラ２００からＩ／Ｏユニット２１８に送信する。Ｉ／Ｏユニット２１５の組は、バス２１４を介して、ＲＡＭ２１２のＩ／Ｏユニット２１７とデータ信号ＤＱ２を通信する。ＲＡＭ２０２のＩ／Ｏユニット２０７とＲＡＭ２１２のＩ／Ｏユニット２１７だけが、コントローラ２００のそれぞれのＩ／Ｏユニット２０５及び２１５に直接結合されているＩ／Ｏユニットであるので、ストローブ信号ＤＱＳとＤＱＳ２は、固定通信によって送信される。
クロック、コマンド、及びアドレス信号は、制御ライン２３０に沿ってコントローラ２００からメモリデバイスＲＡＭ２０２及びＲＡＭ２１２に送られる。あるいは、クロック信号は、外部のクロックチップによって発生させてもよい。制御ライン２３０は、マルチドロップ構成で受信器２４４と２４６に結合されているが、固定構成も可能である。また、関連したデータ路線とストローブ路線２０４と２０６はお互いに厳密に整合するように設計されており、関連したデータ路線とストローブ路線２１４と２１６はお互いに厳密に整合するように設計されているが、制御ライン２３０は、他の路線のいずれともかなり異なった路線長と遅延時間を持つ。
従来型のクロックトランスミッタ２４０は、クロック信号ＣＬＫをそれぞれのクロック受信器２４４と２４６に送る。メモリデバイスＲＡＭ２０２と２１２によってメモリコントローラ２００に送られるデータ信号ＤＱとＤＱ２及びストローブ信号ＤＱＳとＤＱＳ２は、これらのメモリデバイスによって受信されたクロック信号に従って送信される。同様に、メモリコントローラ２００によってメモリデバイスＲＡＭ２０２と２１２に送られるデータ信号ＤＱとＤＱ２及びストローブ信号ＤＱＳとＤＱＳ２は、受信後、これらのメモリデバイスによって受信されたクロック信号ＣＬＫに従ってメモリアドレスに書き込まれる。
図６は、メモリシステム２２０の環境下で実行されたタイミングシステム１００及び２１０に関して記述しているが、このようなタイミングシステムは、デジタル、アナログ、チップ−チップ、ロジック−ロジック、周辺デバイス通信、ネットワーク通信、或いは信号が送信器と受信器間で伝送される他のあらゆるシステムといった、他の様々なアプリケーションに於いても使用出来ることに注目されたい。又、システム１００及び２１０のようなタイミングシステムは、コントローラ２００に含まれるのではなく、或はそれに加えて、メモリデバイスＲＡＭ２０２及びＲＡＭ２１２の中に含まれてもよく、又、上記のアプリケーション及びシステムの１つ又は複数の通信デバイス内に設けられてもよいことに注目されたい。
コントローラ２００及びメモリデバイスＲＡＭ２０２とＲＡＭ２１２は、同一の集積回路内でシステムオンチップの形態で形成されてもよい。あるいは、コントローラ２００、及びメモリデバイスＲＡＭ２０２とＲＡＭ２１２は、分離した集積回路として個別に形成されてもよく、単一のプリント基板（ＰＣＢ）上のマルチチップパッケージとしてＰＣＢ上の導電路によって結合されるか、マザーボードに接続された分離したＰＣＢとして形成されてもよい。別の実施例では、コントローラ２００やメモリデバイスＲＡＭ２０２、ＲＡＭ２１２、あるいは他の通信デバイスは、ネットワークチャンネルのような伝送ラインによって相互接続することが可能である。
ストローブ信号ＤＱＳのような位相を提供する信号が連続的でない状況に於いては、データサンプリング信号を改善するために付加的メカニズムを使用し得る。前述したように、位相制御回路１２２は、ストローブ信号を受信できない期間中、その状態を保持するように設定することが出来る。更に、データ要求が無い時には、プロセス、電圧、温度によって誘起される位相差を位相制御回路１２２に伝える位相状態維持動作を行うことができる。このような維持動作に於いては、メモリデバイスＲＡＭ２０２のようなデバイスから少なくとも最低限の数のストローブ信号を読み出すことが必要で、位相情報を取得するためストローブ信号はシステム１００に送られる。
位相情報を得るために多種多様な維持動作が可能で、その例として以下を挙げることができる。パワーアップ型の維持動作は、電源がコントローラ２００などのデバイス、および／またはＲＡＭ２０２とＲＡＭ２１２のようなメモリデバイスに初めて印可された直後に起きる。パワー状態変更型の維持動作は、デバイスの運用中に電源状態のトランジションがあった時に起きる。例えば、このようなパワー状態変更型の維持動作は、低電力運転、休止、待機、或は他の節電モードに入る時、又は、出る時に起きる。周期タイプの維持動作は、クロック、カウンタ、中断機構によって起動され、それにより維持動作を実行させる所定の固定もしくはプログラム可能な最低処理時間が特定される。メモリシステム内のタイミングシステム１００の実施に際しては、背後のリフレッシュ型の維持動作がＤＲＡＭのリフレッシュ動作と平行して行われてもよい。
最少のプリアンブル又はポストアンブルストローブサイクルを持つ非連続なストローブ信号を通信するシステムにおいては、位相制御回路１２２による位相情報取得のために維持動作は必要でない。又、データ信号の読み出しを伴うストローブサイクルの数によっては、非連続ストローブ信号は、特に、データ信号が遅延の後に読み出される場合、タイミングシステム１００に対して十分な位相情報を提供する場合がある。
ＲＡＭ２０２からメモリコントローラ２００が受信したストローブ信号ＤＱＳから収集した位相情報は、メモリコントローラ２００からＲＡＭ２０２へのデータ信号ＤＱの送信を同期するためにも使うことも出来る。従って、ＲＡＭ２０２によって受信されるデータ信号ＤＱは、ＲＡＭ２０２に於いてクロック信号ＣＬＫと整合している。即ち、位相制御回路１２２のデジタル状態は、受信したストローブ信号ＤＱＳに対して基準クロック信号ＣＬＫの位相調整を行い、そしてこのようにバス２０４と制御ライン２３０との伝送上の差違を示す。受信信号のデジタル状態は、データを書き込む際にこれらの伝送上の差違を補償する送信信号のためのデジタル状態を発生させるために使用することが出来る。
位相制御回路１２２の送信状態は、この回路の受信状態の補数であり、補間回路をして、受信ストローブ信号ＤＱＳと基準クロックＣＬＫ間の位相差として逆数分だけＣＬＫから位相シフトされた送信ストローブ信号を出力させてもよい。位相制御回路１２２の状態はデジタル値で表されているので、受信ＤＱＳに替えて送信ＤＱＳを得るための位相反転は、単に単位量から受信状態を差し引いて送信状態を求めることであり、この結果が補間回路に出力される。補間回路は、送信ストローブ信号ＤＱＳと９０°位相差のある送信データ信号ＤＱも出力することができる。このことは、送信状態設定の別の簡単な変換を行う事によって成し遂げることが出来、メモリデバイスＲＡＭ２０２と直角位相関係を持ったデータ及びストローブ信号を供給することが出来る。又、送信データ信号ＤＱはこのメカニズムによって、ＲＡＭ２０２のような遠隔デバイスにおいてクロック信号ＣＬＫと揃えられるので、遠隔デバイスにおいてこのデータ信号ＤＱをサンプリングするためにストローブ信号を送信することは不要である場合があることにも注目されたい。
例えば、位相制御回路１２２が、 Ｉ／Ｏユニット２０８から受信したＤＱＳ信号から得た状態を持ち、クロック信号ＣＬＫに対し１０°進んでいる０°信号を補間回路１１２に出力させるならば、トランスミッタ２０９からＩ／Ｏユニット２０８へ送信されたＤＱＳ信号は、随意的な直角オフセットに加えて、クロック信号ＣＬＫに対して１０°遅延させることが出来る。位相制御回路１２２の種々の状態は、コントローラ２００によって保存され、補間回路を制御するため希望に応じて適用され、必要なデータサンプリング信号を出力する。
送信されるデータ又はストローブ信号の位相は受信したデータ又はストローブ信号の位相から抽出することが可能である一方、前述したように、受信された位相に関係なく、例えば、レジスタを位相制御状態でプログラミングする事によって、送信位相を決定することも可能であることに注目されたい。この場合、別個の送信位相ベクトルを使用して、送信されたデータやストローブ信号を発生させることができ、又、受信されたデータサンプリング信号を発生させる為に使われた同じ位相ベクトルを使用して、送信データやストローブ信号を発生させることが出来る。
図７は位相制御回路１２２の受信状態から獲得した送信状態３０３を使ってデータを送信するシステム３００を示す。データを受信するという文脈の中で上述したＤＬＬ補間回路１１２は、データを送信するためにも利用でき、図７に示した実施例は、上述したものに加えて、上述とかなり類似したＤＬＬ補間回路３１２を含む。補間回路３１２は、送信データ信号Ｔ°を出力し、送信状態３０３に基づいて、送信データ信号Ｔ°から約９０°オフセットされた送信ストローブ信号（Ｔ＋９０）°を出力する。
送信すべきデータは、デューティサイクル修正回路（ＤＣＣ）３０８によってデューティサイクルの修正がなされた送信データ信号Ｔ°と一緒に従来型のデータトランスミッタ（ＸＭＴ）３０５へ供給される。データトランスミッタ３０５は、バス２０４を介してデータ信号ＤＱを送信する。データ信号ＤＱは、このデータがＲＡＭ２０２においてクロック信号ＣＬＫに対し望ましい位相関係を持ってＲＡＭ２０２に到着するように、クロック信号ＣＬＫと所定の位相関係を持っている。他のトランスミッタ（図示せず）も又、送信データ信号Ｔ°を使って他のデータ信号をバス２０４上で送信することが出来る。同時に、デューティサイクル修正回路３１８を通過した後、直角送信クロック信号も、従来型のデータストローブトランスミッタ３１０に供給される。このトランスミッタは、ストローブ信号ＤＱＳが、ＲＡＭ２０２への到着時にクロック信号ＣＬＫと所定の位相関係を持つように、バス２０６上でストローブ信号ＤＱＳを送信する。
システム１００によって獲得され、位相制御回路１２２の受信状態として定量化された位相情報の他の用途を図８及び図９に示す。上述のように、例えば図４では、システム１００と受信器１３０で受信したデータ信号ＤＱは、受信ストローブ信号ＤＱＳに対し位相差を持つ直角信号によってサンプリングされるので、受信データはデータサンプリングクロック領域ＤＣＬＫ内にあると言うことができる。しかしながら、コントローラ２００では、データやコントロール信号やロジックをマスタクロック信号ＣＬＫに従って操作し、マスタクロック領域内にあると称される。コントローラ２００は、特定用途集積回路（ＡＳＩＣ）でもよく、このコントローラによるロジック及びデータ操作は、ＡＳＩＣ領域内にあると称される。位相制御回路１２２の受信状態は、ＤＱＳ及びＣＬＫ信号に関連した情報を含んでいるので、受信状態は、受信データをＤＱＳ領域からマスタクロック領域、或いはＡＳＩＣ領域へ最低限の待ち時間と適度な設定／保留時間で、メタ−スタビリティリスクを避けながら送信するのに使用できる。
図８は、マスタクロック領域内のデータサンプリングクロックＤＣＬＫの位相を示す位相図４００であり、即ち、マスタクロックＣＬＫの位相が０°と定義されている。位相図は、８つのオクタントに分割され、ＯＣＴ１〜ＯＣＴ８と名称付けられている。これらは、マスタクロックＣＬＫ信号に対するデータサンプリングクロックＤＣＬＫの一般的位相関係を示すために利用される。位相制御回路１２２の受信状態が、ＤＣＬＫ信号の位相がＣＬＫに対してどのオクタント内にあるかを決定する基準ループ１０２の基準ベクトル間の補間を制御していることに注意されたい。
図９は、前述したように、データサンプリング信号ＤＣＬＫによってサンプリング可能なデータをＣＬＫで読むために使用する事の出来るメカニズム５００を示す。この実施例の補間回路１１２は、Ｘ°と名付けられた補助出力信号を持ち、この信号は、デューティサイクル修正回路（ＤＣＣ）５０２に出力され、この回路は次いで補助クロック信号ＸＣＬＫを補助受信器５０５へ出力する。受信器５０５は、受信器１３０によってマルチプレクサ（ＭＸ）５１０に出力されたデータ信号ＤＱ’も受信し、受信器５０５はデータ信号ＤＱ’’をマルチプレクサ５１０に出力する。マルチプレクサ５１０は、ＤＱ’かＤＱ’’のどちらかを受信器５１５へ出力し、この受信器は、マスタクロック領域内のデータを読むためにクロック信号ＣＬＫを使用する。
データをＣＬＫで読むためには、ＤＣＬＫは、ＣＬＫとＤＣＬＫ間の潜在的な設定および保留時間の衝突を避けるため、位相図４００の左手側にあるべきである。位相制御回路１２２の状態が、ＤＣＬＫは、例えば矢印４０４で示されるようにＯＣＴ４或はＯＣＴ５内にあると示しているならば、マルチプレクサ５１０は、ＤＱ’を選択するように設定することができ、この信号はその後受信器５１５によってＣＬＫでクロックされる。しかしながら、位相制御回路１２２の状態が、ＤＣＬＫは矢印４０８で示すように位相図４００の右手側にあることを示しているならば、位相制御回路１２２は、補助出力Ｘ°に矢印４１０で示すようなＤＣＬＫの反転信号を出力させる。次いで受信器５０５はデータＤＱ’をＸＣＬＫで読み、ＸＣＬＫと同じ位相のＤＱ’’を出力する。この場合、位相制御回路は、ＤＱ’’を選択するようにマルチプレクサ５１０に信号を送り、次いでこのＤＱ’’は、受信器５１５によってＣＬＫでクロックされる。ＣＬＫに対するＤＱＳの位相は、位相制御回路１２２のデジタル状態として表されているので、補間回路１１２によって出力された位相の反転は、その状態の単純な操作となる。
位相制御回路１２２の状態が、ＤＣＬＫは、矢印４１４で示すようにＯＣＴ６内にあると示すならば、位相制御回路１２２は、補助出力Ｘ°に、矢印４１８で示すように、ＤＣＬＫの位相としてＣＬＫから半位相分シフトをしたＸＣＬＫを出力させることができる。ＣＬＫから半位相分シフトした信号を出力するように位相状態を変更することも又、簡単な操作である。この場合にも、位相制御回路１２２は、マルチプレクサ５１０にＤＱ’’を選択するように信号を送り、次いでこのＤＱ’’は受信器５１５によってＣＬＫでクロックされる。このように、マスタクロックＣＬＫに対してデータサンプリングクロックＤＣＬＫの位相オクタントを操作することにより、システム５００は、データストローブ領域ＤＱＳとマスタクロックＣＬＫ領域間のデータ伝送を最小の待ち時間で行う事が出来る。位相オクタントという用語で述べているが、位相図４００の他の分割法や、もっと高い或は低い周波数基準ベクトルも同様に使用出来る。
上述したデータタイミングシステムは、ストローブ信号ＤＱＳがマスタクロック信号ＣＬＫと異なった周波数を持つ環境においても、データの送受信を行うために使用できる。例えば、データの送受信をクロックＣＬＫの両エッジではなく片方で行うのに、クロック周波数ＣＬＫはデータストローブＤＱＳ周波数の整数倍であってもよい。この場合、ＣＬＫ信号のデューティサイクル修正は必要でないが、受信データストローブＤＱＳの位相情報はデータサンプリングクロックＤＣＬＫを発生させるために使用される。二倍の周波数のＤＣＬＫ信号は、ＤＱと約９０°位相の異なるＤＣＬＫの１つのエッジで受信データ信号を読むために、ＤＱＳと同相の０°出力と１８０°の位相差を有することができる。
上述した機構や方法は、情報を伝達する１つのシステム内の２つのデバイス間の固定のデータ転送には有用であるが、メモリシステムのようなシステムにおいては、コントローラで利用できるピンの数がコントローラ２００へのＤＲＡＭの追加接続数を制限することとなる。図１０は、複数のメモリデバイスのバスへの結合を可能にするマルチドロップバスを持った情報蓄積及び転送システム６００における本発明の実施例を示す。コントローラ６０２は、従来型のマスタクロック発生器６０４と複数のデータタイミングシステム６０６と６０８を有する。１つ、或いはＩ／Ｏユニット６１０の組がデータタイミングシステム６０６に接続され、別のＩ／Ｏユニット、或いはＩ／Ｏユニット６１２の組がデータタイミングシステム６０８に結合されている。第一バス６１４は、メモリデバイス６１６、６１８及び６２０をＩ／Ｏグループ６１０を介してコントローラ６０２へ結合している。第二バス６２４は、メモリデバイス６２６、６２８及び６３０をＩ／Ｏグループ６１２を介してコントローラ６０２へ結合している。バス６１４及び６２４は各々、データ、ストローブ、クロック及び制御チャネルを持つことができる。データ、ストローブ及びコントロール信号は、システム６００内のアドレスに基づいて、コントローラ６０２及びメモリデバイスへ導かれる。
データタイミングシステム６０６及び６０８は、上述したタイミングシステム１００及び５００と類似していてよい。しかしながら、このマルチドロップシステム６００に於いては、データタイミングシステム６０６及び６０８は各々、各結合されたメモリデバイスに特有の異なった位相制御状態を保存する。即ち、データタイミングシステム６０６は、メモリデバイス６１６から送られたストローブ信号から位相情報を獲得し、該位相情報はシステム６０６の位相制御回路のデジタル状態として定量化され、メモリデバイス６１６から受信されたデータをクロックするためのデータサンプリング信号を作るために使用される。同様に、データタイミングシステム６０６は、メモリデバイス６１８から送られたストローブ信号から位相情報を個別に獲得し、又、メモリデバイス６２０によって送られたストローブ信号からも位相情報を個別に獲得する。その位相情報は、システム６０６の位相制御回路のデジタル状態として保存される。コントローラ６０２は、データタイミングシステム６０６の複数の受信位相制御状態を保存するだけではなく、データタイミングシステム６０８の複数の受信位相制御状態も保存する。
加えて、コントローラ６０２は、メモリデバイスの各々にデータを送信するための個別の送信タイミング状態や、受信データ信号をマスタクロック発生器６０４のクロック領域へ送信するための個別の補助状態等、データタイミングシステム６０６及び６０８の種々の位相制御状態を保存する。これら状態の各々は、図４に関連して上述したように、ビット単位のオフセットと同様、バイト単位のオフセットに関する情報も含む。このように、コントローラ６０２は、特定のデバイス（例えば、ＲＡＭ６１６、ＲＡＭ６１８或いはＲＡＭ６２０）との特定の通信（例えば、データ読み出し或いはデータ書き込み）を行うため、そのデバイスや通信に応じたデジタル状態を選択することができ、選択された状態はバイト単位と同様、ビット単位での位相調整を供給するために使用され、位相調整は受信したデータをサンプリングしたり、サンプリングのためにある位相内でデータを送信したり、或は、選択されたクロック領域とデータを合わせるために使用される。
マスタスレーブシステムとして上述したが、マルチドロップシステム６００は、複数のコントローラを持ったシステムとして実施する事も出来、コントローラの各々は、上述のそれと類似したデータタイミングシステムを持つ。更に、ストローブ信号は、データ信号を送信するデバイスと同じデバイスから送信される必要はない。例えば、データをコントローラ６０２に送る際に、メモリデバイス６１６、６１８及び６２０によって使用されるクロック−マスタ信号を送信するバス６１４の反対端上に、別のクロックを配置してもよく、このようなクロック−マスタ信号をデータタイミングシステム６０６によって処理することによりデータを受信してもよい。この場合、デューティサイクル修正後のマスタクロックは、受信したクロック−マスタ信号によって位相調整することができ、よってデータを受信するため、および受信データをマスタクロック領域にシフトするための、データサンプリング信号を発生させることができる。
改良されたデータタイミングの好ましい実施例を説明する事に焦点を当ててきたが、本発明に他の実施形態や修正が可能であることは、当業者にとって明瞭であろう。従って、本発明は、請求項の範囲にのみ限定され、それは、上記明細書及び付属図面と関連して検討される全ての実施例、変形例、および均等物を含む。
図１は、遅延ロックループ回路で位相調整されたストローブ信号によりデータ信号のサンプリングを行う先行技術の信号システムのブロック図である。 図２は、データアイによって示されたデータ有効期間中にデータをサンプリングするために使用される、図１に示された位相調整されたストローブ信号の相関図である。 図３は、ストローブ信号から得た位相情報に基づいてクロック信号を可変的に遅延する事によって発生させたデータサンプリング信号によりデータ信号をサンプリングする装置のブロック図である。 図４は、ストローブ信号に位相ロックされた遅延ロックループ回路でクロック信号を可変的に遅延する事により発生させたデューティサイクル修正済のデータサンプリング信号によりデータ信号をサンプリングする装置のブロック図である。 図５は、図４の装置の一部のブロック図であり、位相制御デバイスおよび補間回路の構成要素を示す。 図６は、コントローラと複数のメモリデバイスから構成されるデータ通信システムのブロック図である。 図７は、図４に示した装置の受信状態から得た送信状態を使用するデータ送信システムのブロック図である。 図８は、マスタクロック領域に対するデータサンプリング信号の位相図である。 図９は、データサンプリング信号によってサンプリングされ、マスタクロック信号で読み取られるデータに使用出来る装置のブロック図である。 図１０は、バスに結合した複数のデバイス有するマルチドロップバスを有する情報蓄積転送システムにおける本発明の実施例を示すブロック図である。

Claims (58)

  1. 遅延制御信号に従って基準クロック信号に対し遅延されたデータサンプリング信号を発生させる可変遅延回路と、
    前記可変遅延回路から前記データサンプリング信号を受信するため、およびデータ転送デバイスからストローブ信号を受信するために連結された制御回路であって、前記データサンプリング信号と前記ストローブ信号間の位相差を決定し、かつ、前記位相差に従って前記遅延制御信号を発生させる回路構成を有する制御回路と、
    前記可変遅延回路から前記データサンプリング信号を受信するため、および前記データ転送デバイスからデータ信号を受信するために連結された受信回路であって、前記データサンプリング信号のトランジションに応じて前記データ信号をサンプリングする回路構成を有する受信回路と
    を備えた装置。
  2. 前記データサンプリング信号と前記ストローブ信号間の位相差が約９０°である、請求項１に記載の装置。
  3. 前記受信回路は、前記データサンプリング信号の立ち上がり及び立ち下がりトランジションに応じて前記データ信号をサンプリングするように設計されている、請求項１に記載の装置。
  4. 前記ストローブ信号は、複数の立ち上がりトランジションと複数の立ち下がりトランジションを持ち、前記制御回路は、前記複数の立ち上がりトランジションと前記複数の立ち下がりトランジションの１つのみに基づいて位相差を決定するように設計されている、請求項１に記載の装置。
  5. 前記受信回路は、前記データサンプリング信号の立ち上がりと立ち下がりトランジションに応じて前記データ信号をサンプリングするように設計されており、前記ストローブ信号は、複数の立ち上がりトランジションと複数の立ち下がりトランジションを持ち、前記制御回路は、前記複数の立ち上がりトランジションと前記複数の立ち下がりトランジションの１つのみに基づいて位相差を決定するように設計されている請求項１に記載の装置。
  6. 前記ストローブ信号は、データ信号と同期して送信される、請求項１に記載の装置。
  7. 前記データサンプリング信号を発生させるため、前記可変遅延回路は基準クロック信号が通過する複数の遅延素子を有し、遅延素子の数は、前記制御信号により選択される、請求項１に記載の装置。
  8. 前記受信回路によってサンプリングされた前記データ信号を前記基準クロック信号で読むように構成された機構をさらに備えた、請求項１に記載の装置。
  9. 前記制御信号から引き出された送信状態をさらに有し、補間回路を制御して、送信タイミング信号のトランジションに従ってデータを送信するために適用したデータ送信回路に入力される前記送信タイミング信号を出力する、請求項１に記載の装置。
  10. 前記データサンプリング信号を発生させるため、前記可変遅延回路と連動可能に連結され、前記可変遅延回路の出力を修正するために適用されるデューティサイクル修正回路をさらに備えた、請求項１に記載の装置。
  11. 前記データサンプリング信号のトランジションに応じて、第一及び第二データ信号をそれぞれサンプリングするために適用される第一及び第二受信回路をさらに備えた、請求項１に記載の装置。
  12. 前記可変遅延回路と前記複数の受信回路の間に接続可能な複数の遅延素子をさらに備え、前記データサンプリング信号の第一受信回路への伝播時は、前記データサンプリング信号の前記第二受信回路への伝播時に比べ、異なった数の遅延素子を経由する機能を設けた、請求項１１に記載の装置。
  13. 制御信号に従って基準クロック信号に対し遅延されたデータサンプリング信号を発生させるように構成された可変遅延回路と、
    前記可変遅延回路と連動可能に連結された、前記データサンプリング信号とストローブ信号間の位相差を決定し、かつ、前記位相差に従って前記制御信号を発生させるように構成された制御回路と、
    前記可変遅延回路と連動可能に連結された、前記データサンプリング信号に応じてデータ信号をサンプリングするように構成された受信回路と
    を備えた装置。
  14. 前記データサンプリング信号と前記ストローブ信号間の位相差が約９０°である、請求項１３に記載の装置。
  15. 前記受信回路は、前記データサンプリング信号の立ち上がり及び立ち下がりトランジションに応じて前記データ信号をサンプリングするように設計されている、請求項１３に記載の装置。
  16. 前記ストローブ信号は、複数の立ち上がりトランジションと複数の立ち下がりトランジションを持ち、前記制御回路は、前記複数の立ち上がりトランジションと前記複数の立ち下がりトランジションの１つのみに基づいて位相差を決定するように設計されている、請求項１３に記載の装置。
  17. 前記受信回路は、前記データサンプリング信号の立ち上がりと立ち下がりトランジションに応じて前記データ信号をサンプリングするように設計されており、前記ストローブ信号は、複数の立ち上がりトランジションと複数の立ち下がりトランジションを持ち、前記制御回路は、前記複数の立ち上がりトランジションと前記複数の立ち下がりトランジションの１つのみに基づいて位相差を決定するように設計されている請求項１３に記載の装置。
  18. 前記ストローブ信号は、前記データ信号と同期して送信される、請求項１７に記載の装置。
  19. 前記データサンプリング信号を発生させるため、前記可変遅延回路は基準クロック信号が通過する複数の遅延素子を有し、遅延素子の数は、前記制御信号により選択される、請求項１３に記載の装置。
  20. 前記受信回路によってサンプリングされた前記データ信号を前記基準クロック信号で読むように構成された機構をさらに備えた、請求項１３に記載の装置。
  21. 前記制御信号から引き出された送信状態をさらに有し、補間回路を制御して、送信タイミング信号のトランジションに従ってデータを送信するために適用したデータ送信回路に入力される前記送信タイミング信号を出力する、請求項１３に記載の装置。
  22. 前記データサンプリング信号を発生させるため、前記可変遅延回路と連動可能に連結され、前記可変遅延回路の出力を修正するために適用されるデューティサイクル修正回路をさらに備えた、請求項１３に記載の装置。
  23. 前記データサンプリング信号のトランジションに応じて、第一及び第二データ信号をそれぞれサンプリングするために適用される第一及び第二受信回路をさらに備えた、請求項１３に記載の装置。
  24. 前記可変遅延回路と前記複数の受信回路の間に接続可能な複数の遅延素子をさらに備え、前記データサンプリング信号の第一受信回路への伝播時は、前記データサンプリング信号の前記第二受信回路への伝播時に比べ、異なった数の遅延素子を経由する機能を設けた、請求項２３に記載の装置。
  25. 前記データサンプリング信号と前記ストローブ信号間の位相差を調整可能であるように、前記可変遅延回路に接続可能な複数の遅延素子をさらに含む、請求項１３に記載の装置。
  26. データ信号を発生させるために適用したデータトランスミッタ、およびストローブ信号を発生させるために適用したタイミング基準トランスミッタを含む第一デバイスと、
    前記第一デバイスに連結された第二デバイスであって、クロック信号を遅延させ、それにより前記ストローブ信号と所定の位相関係を持つデータサンプリング信号を生成するために適用される遅延ロックループ、および前記データサンプリング信号で前記データ信号をサンプリングするために適用された受信回路を有する第二デバイスと
    を備えた情報転送システム。
  27. 前記クロック信号は、システム作動中に前記第一及び第二デバイスに存在する発振信号であり、前記クロック信号は前記ストローブ信号と共に、そして前記ストローブ信号が不在の時もデバイスに存在する、請求項２６に記載の情報転送システム。
  28. 前記ストローブ信号は、前記デバイスの一方から他方へ送信される発振信号である、請求項２６に記載の情報転送システム。
  29. 前記ストローブ信号は非連続的である、請求項２８に記載の情報転送システム。
  30. 前記クロック信号と前記ストローブ信号は、ほぼ同一の周波数で発振する、請求項２６に記載の情報転送システム。
  31. 前記データ信号は、前記ストローブ信号の位相とほぼ整合された位相で送信される、請求項２６に記載の情報転送システム。
  32. 前記データ信号は、前記ストローブ信号の直角位相とほぼ整合された位相で送信される請求項２６に記載の情報転送システム。
  33. 前記ストローブ信号は前記データ信号と同期して送信される、請求項２６に記載の情報転送システム。
  34. 前記データ信号が前記第一のデバイスから送信されない時、前記ストローブ信号が前記第一デバイスから送信される、請求項２６に記載の情報転送システム。
  35. 前記データ信号がないときに維持動作を行うため、第二ストローブ信号が前記タイミング基準トランスミッタによって生成される、請求項２６に記載の情報転送システム。
  36. 前記遅延ロックループは第一及び第二出力を有し、前記第一出力は前記ストローブ信号と略同相の位相ロック信号を供給し、前記第二出力は、前記ストローブ信号と略９０°の位相差を持つ前記データサンプリング信号を供給する、請求項２６に記載の情報転送システム。
  37. 前記第二デバイスは、前記クロック信号とデータ信号を、前記第一デバイスへ送信するために適用される機構を有し、前記データ信号は、少なくとも所定の位相関係に基づいて前記クロック信号に対して位相調整されている、請求項２６に記載の情報転送システム。
  38. 前記データサンプリング信号と前記ストローブ信号の前記所定の位相関係が調整可能であるように、前記遅延ロックループに接続可能な複数の遅延素子をさらに備えた、請求項２６に記載の情報転送システム。
  39. データ信号を発生させるために適用したデータトランスミッタ、およびストローブ信号を発生させるために適用したストローブトランスミッタを含む第一デバイスと、
    前記第一デバイスに連結された第二デバイスであって、クロック信号を遅延させ、それにより前記ストローブ信号と所定の位相関係を持つデータサンプリング信号を生成するために適用される遅延ロックループ、および前記データサンプリング信号で前記データ信号をサンプリングするために適用された受信回路を有する第二デバイスと
    を備えた情報転送システム。
  40. 前記クロック信号は、システム作動中に前記第一及び第二デバイスに存在する発振信号であり、前記クロック信号は前記ストローブ信号と共に、そして前記ストローブ信号が不在の時もデバイスに存在する、請求項３９に記載の情報転送システム。
  41. 前記ストローブ信号は、前記デバイスの一方から他方へ送信される発振信号である、請求項３９に記載の情報転送システム。
  42. 前記ストローブ信号は非連続的である、請求項３９に記載の情報転送システム。
  43. 前記クロック信号と前記ストローブ信号は、ほぼ同一の周波数で発振する、請求項３９に記載の情報転送システム。
  44. 前記データ信号は、前記ストローブ信号と共に送信される、請求項３９に記載の情報転送システム。
  45. 前記データ信号は、前記ストローブ信号の位相とほぼ整合された位相で送信される、請求項３９に記載の情報転送システム。
  46. 前記データ信号は、前記ストローブ信号の直角位相とほぼ整合された位相で送信される請求項３９に記載の情報転送システム。
  47. 前記ストローブ信号は前記データ信号と同期して送信される、請求項３９に記載の情報転送システム。
  48. 前記データ信号が前記第一のデバイスから送信されない時、前記ストローブ信号が前記第一デバイスから送信される、請求項３９に記載の情報転送システム。
  49. 維持動作を行うため、第二ストローブ信号が前記ストローブトランスミッタによって生成される、請求項３９に記載の情報転送システム。
  50. 前記遅延ロックループは第一及び第二出力を有し、前記第一出力は前記ストローブ信号と略同相となるように構成された位相ロック信号を供給し、前記第二出力は、前記ストローブ信号と略９０°の位相差を持つように構成された前記データサンプリング信号を供給する、請求項３９に記載の情報転送システム。
  51. 前記第二デバイスは、データおよびストローブ信号を前記第一デバイスに送信するために適用した機構を有し、前記第一デバイスは、前記データ信号をサンプリングするために、周期的信号を前記ストローブ信号の位相と同期させるために適用した可変遅延素子を有する、請求項３９に記載のシステム。
  52. 前記第二デバイスは、クロック信号とデータ信号を、前記第一デバイスへ送信するために適用した機構を有し、前記データ信号は、少なくとも前記所定の位相関係に基づいて前記クロック信号に対して位相調整されている、請求項３９に記載のシステム。
  53. 第一データ信号を発生させる第一データトランスミッタ、第一ストローブ信号を発生させる第一タイミング基準トランスミッタ、およびデータ信号を受信する第一データ受信器を有する第一デバイスと、
    前記第一デバイスに連結された第二デバイスであって、第二データ信号を発生させるための第二データトランスミッタ、第二ストローブ信号を発生させるための第二タイミング基準トランスミッタ、およびデータ信号を受信するための第二データ受信器を有する第二デバイスと、
    前記第一及び第二デバイスに連結された第三デバイスであって、クロック信号を遅延させて、それにより前記第一ストローブ信号と所定の位相関係を持つ第一データサンプリング信号を生成させる遅延ロックループ、および前記データサンプリング信号で前記第一データ信号をサンプリングするために適用した第一受信回路を有する第三デバイスと
    を備えた情報転送システム。
  54. 前記第三デバイスは、前記第二データ信号を第二データサンプリング信号でサンプリングするために適用した第二受信回路を有し、前記第二データサンプリング信号は、前記第二ストローブ信号と所定の位相関係を有する請求項５３に記載のシステム。
  55. 前記第三デバイスはメモリを持ち、第一ロケーションには前記第一データサンプリング信号と前記第一ストローブ信号の位相関係に関する第一状態を保存し、第二ロケーションには前記第二データサンプリング信号と前記第二ストローブ信号の位相関係に関する第二状態を保存する、請求項５３に記載のシステム。
  56. 前記第一状態は、前記第三デバイスによって第一送信データ信号を前記第一デバイスに送信するために使用され、前記第二状態は、前記第三デバイスによって第二送信データ信号を前記第二デバイスに送信するために使用される、請求項５３に記載のシステム。
  57. 集積回路に於いて、ストローブ信号と共に送信されたデータ信号をサンプリングする方法であって、
    第一クロック信号を発生させる過程と、
    前記第一クロック信号と前記ストローブ信号間の位相差を決定する過程と、
    前記第一クロック信号を少なくとも前記位相差によって決定された時間だけ遅延させる過程と、
    前記第一クロック信号のトランジションに応じて前記データ信号をサンプリングする過程と
    を含む方法。
  58. 前記ストローブ信号は前記クロック信号と比べて断続的である、請求項５７の方法。
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