KR20070064930A - 고속 인터페이스 방식의 반도체 장치 및 그 방법 - Google Patents

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Abstract

고속 인터페이스 방식의 반도체 장치 및 그 방법이 개시된다. 본 발명에 따른 고속 인터페이스 방식의 송신측 반도체 장치는, 제1 및 제2 그룹 데이터와 함께, 실질적으로 90도 위상 차이를 가지는 제1 및 제2 스트로브 신호를 전송한다. 송신측 반도체 장치는 수신측 반도체 장치로부터 피드백받은 데이터 에러 정보에 기초하여, 상기 제1 및 제2 스트로브 신호 중 적어도 하나의 스트로브 신호의 위상을 조절하여 전송한다. 본 발명에 따른 수신측 QDR 반도체 장치는, 상기 송신측 반도체 장치로부터 상기 제1 및 제2 스트로브 신호를 수신하고, 상기 제1 및 제2 스트로브 신호를 이용하여 상기 제1 및 제2 그룹 데이터를 수신한다. 본 발명에 의하면, 수신측 반도체 장치에서는 PLL 혹은 DLL을 필요로 하지 않으므로 종래의 QDR 인터페이스 시스템보다 회로 면적이 줄어들고 전력 소모도 감소된다. 또한 스트로브 신호를 사용해 소스 동기(source synchronous) 구현이 가능하므로 위상 잡음 제거 기능이 우수하다.

Description

고속 인터페이스 방식의 반도체 장치 및 그 방법{High speed interface semiconductor device and Method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 DDR 방식과 QDR 방식의 개념을 설명하기 위한 도면이다.
도 2는 종래 기술에 따른 QDR 반도체 장치를 개략적으로 나타내는 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 송신측 반도체 장치와 수신측 반도체 장치의 구성을 개략적으로 나타내는 블록도이다.
도 3b는 본 발명의 QDR 인터페이스 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 송신측 반도체 장치와 수신측 반도체 장치의 구성을 좀 더 상세하게 나타내는 블록도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 쿼드러쳐(Quadrature) 스트로브 신호의 위상 보정 방법을 나타내는 신호 타이밍도이다.
도 6은 도 4에 도시된 제1 데이터 수신 회로, 제1 및 제4 스트로브 신호 버퍼 회로의 일 구현예를 나타내는 회로도이다.
도 7은 도 6에 도시된 데이터 수신기의 동작을 설명하기 위한 도면이다.
도 8은 도 6에 도시된 감지부의 일 구현예를 나타내는 회로도이다.
본 발명은 반도체 장치에 관한 것으로, 특히, 고속 인터페이스 방식, 예컨대 QDR(Quadrature Data Rate)로 동작하는 반도체 장치 및 고속 인터페이스 방법에 관한 것이다.
반도체 장치의 데이터 전송 속도를 높이기 위하여, 한 클럭 싸이클 동안 데이터 핀(혹은 버스)당 둘 이상의 비트(혹은 심볼) 데이터를 전송하는 방식이 많이 사용되고 있다. 대표적으로 더블 데이터 레이트(Double Data Rate, DDR) 방식의 디램(DRAM)이 있다. DDR 방식보다 더 높은 데이터 전송율을 달성하기 위하여 최근에는 QDR 방식이 도입되고 있다.
도 1은 DDR 방식과 QDR 방식의 개념을 설명하기 위한 도면이다.
도 1의 (a)는 DDR 방식을 나타낸다. DDR 방식에서는 데이터 전송을 위해 스트로브(strobe) 신호를 사용한다. DDR(double data rate) 방식은 도 1(a)과 같이 컨트롤러나 메모리에서 데이터(DQ's)를 전송할 때 스트로브 신호(DQS)의 라이징 에지(rising edge)와 폴링 에지(falling edge)를 사용하고 데이터(DQ's)를 판별할 때도 스트로브 신호(DQS)의 라이징 에지와 폴링 에지를 사용한다.
이 방식은 스트로브 신호(DQS)의 주파수보다 2배 빠른 속도로 데이터(DQ's)를 전송할 수 있다. 즉, DDR 방식을 사용하면 클럭(CLK) 주파수보다 2배 빠른 데이 터 전송 속도를 달성할 수 있다. 그러나 데이터 전송 속도가 수 Gb/s 이상이 되는 반도체 시스템에서는 스트로브 신호(DQS)의 주파수도 수 GHz가 되어야 한다. 스트로브 신호(DQS)가 수 GHz가 되면 칩 상에서 스트로브 신호(DQS)의 분배가 힘들고 데이터(DQ's)를 판별하는 샘플링 회로도 동작하기 힘들어 진다. 따라서, 이 문제를 해결하기 위해서는 도 1(b)와 같은 QDR(quadrature data rate) 방식을 사용해야 한다.
QDR 방식은 0도와 90도 위상을 갖는 두 스트로브 신호들(DQS_0, DQS_90) 각각의 라이징 에지와 폴링 에지를 사용해 데이터(DQ's)를 전송하는 방식이다. 따라서, 데이터(DQ's)를 전송하는 장치 및 수신하는 장치는 두 스트로브 신호들(DQS_0, DQS_90)을 필요로 한다. QDR 방식을 사용하면 클럭(CLK) 주파수보다 4배 빠른 데이터 전송 속도를 달성할 수 있다.
도 2는 종래 기술에 따른 QDR 송수신 반도체 장치를 개략적으로 나타내는 블록도이다.
송신측 반도체 장치(200, 예컨대, 메모리 컨트롤러)는 데이터 송신 회로(210), PLL(220) 및 스트로브 신호 송신기(230)를 구비한다. 송신측 반도체 장치(200)는 PLL(220)을 이용하여 90도 위상 차이를 가지는 두 클럭 신호들(DQS_0, DQS_90)을 생성한다. 데이터 송신 회로(210)는 PLL(220)에서 생성된 두 클럭 신호들(DQS_0, DQS_90)을 이용하여 데이터(DQ's)를 송신한다. 스트로브 신호 송신기(230)는 PLL(220)에서 생성된 클럭 신호(DQS_0, DQS_90) 중 하나의 클럭 신호(DQS)를 수신측 반도체 장치(250)로 전송한다.
수신측 반도체 장치(250, 예컨대, 메모리 장치)는 데이터 수신 회로(260), 스트로브 버퍼(270) 및 DLL/PLL(280)을 구비한다. 스트로브 버퍼(270)는 송신측 반도체 장치(200)로부터 전송되는 스트로브 신호(DQS)를 수신하여 버퍼링한다. DLL/PLL(280)은 스트로브 신호(DQS)에 동기되는 내부 클럭 신호(DQS_0')와 스트로브 신호(DQS)와 90도 위상 차이를 가지는 내부 클럭 신호(DQS_90')를 생성한다. 데이터 수신 회로(260)는 DLL/PLL(280)에서 출력되는 두 내부 클럭 신호(DQS_0', DQS_90')를 이용하여 데이터(DQ's)를 수신한다.
이와 같이, 종래 기술에 따른 QDR 방식은 수신측 반도체 장치(250)에서 90도 위상의 클럭 신호(DQS_0', DQS_90')를 생성할 수 있는 PLL이나 DLL(280)을 필요로 한다. 이 경우, 회로의 면적과 전력 소모가 증가한다. 또 PLL이나 DLL을 사용하여 내부 클럭 신호(DQS_0', DQS_90')가 생성되므로, 도 1의(b)에 도시된 바와 같이 PLL 혹은 DLL로 인한 위상 지터(phase jitter)가 발생할 수 있다. 또한 데이터(DQ's)와 클럭 신호(DQS_0', DQS_90') 사이에 경로 차가 발생하여 위상 잡음 추적(phase noise tracking)이 힘들어 진다.
따라서, 본 발명의 기술적 과제는, 쿼드러쳐(Quadrature) 스트로브 신호를 이용하여, 위상 잡음 제거 능력이 우수하며 회로 면적과 전력 소모를 줄이는 고속 인터페이스 방식의 반도체 장치 및 그 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 고속 인터페이스 방식의 반도체 장치는 클럭 신호 생성 회로, 제1 및 제2 그룹 데이터 송신 회로 및 제1 및 제2 스트로브 신호 전송 회로를 구비한다. 클럭 신호 생성 회로는, 실질적으로 90도 위상 차이를 가지는 제1 및 제2 클럭 신호를 생성하고, 제1 및 제2 그룹 데이터 송신 회로는 각각 상기 제1 및 제2 클럭 신호에 응답하여 제1 및 제2 그룹 데이터를 멀티플렉싱하여 전송한다. 제1 및 제2 스트로브 신호 전송 회로는 각각 상기 제1 및 제2 클럭 신호에 기초한 제1 및 제2 스트로브 신호를 전송한다. 그리고, 상기 제1 및 제2 스트로브 신호 전송 회로 중 적어도 하나는, 수신측 반도체 장치로부터 피드백받은 데이터 에러 정보에 기초하여, 대응하는 스트로브 신호의 위상을 조절하여 전송하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 일 측면에 따른 QDR 반도체 장치는 스트로브 신호 수신 회로 및 제1 및 제2 그룹 데이터 수신 회로를 구비한다. 스트로브 신호 수신 회로는 실질적으로 90도 위상 차이를 가지는 제1 및 제2 스트로브 신호를 수신하여, 제1 그룹용 스트로브 신호들과 제2 그룹용 스트로브 신호들을 발생한다.. 제1 및 제2 그룹 데이터 수신회로는 각각 상기 제1 그룹용 스트로브 신호들을 기준으로, 제1 그룹 데이터를 수신하고, 상기 제2 그룹용 스트로브 신호들을 기준으로, 제2 그룹 데이터를 수신한다.
바람직한 일 실시예에서, 상기 스트로브 신호 수신 회로는, 상기 제1 스트로브 신호를 수신하여 상기 제1 그룹용 스트로브 신호들 중 하나인 제1 수신 스트로브 신호를 출력하는 제1 스트로브 신호 버퍼, 상기 제1 스트로브 신호의 위상을 조절하여 상기 제2 그룹용 스트로브 신호들 중 하나인 제1 추가 스트로브 신호를 출 력하는 제2 스트로브 신호 버퍼, 상기 제2 스트로브 신호를 수신하여, 상기 제2 그룹용 스트로브 신호들 중 다른 하나인 제2 수신 스트로브 신호를 출력하는 제3 스트로브 신호 버퍼; 및 상기 제2 스트로브 신호의 위상을 조절하여, 상기 제1 그룹용 스트로브 신호들 중 다른 하나인 제2 추가 스트로브 신호를 출력하는 제4 스트로브 신호 버퍼를 구비한다.
상기 제1 그룹 데이터 수신 회로는, 상기 제1 수신 스트로브 신호 및 제2 추가 스트로브 신호에 응답하여 제1 그룹 데이터를 수신하고, 상기 제2 그룹 데이터 수신 회로는, 상기 제2 수신 스트로브 신호 및 제1 추가 스트로브 신호에 응답하여 제2 그룹 데이터를 수신한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도체 장치의 고속 인터페이스 방법은, (a) 실질적으로 90도 위상 차이를 가지는 제1 및 제2 클럭 신호를 생성하는 단계; (b) 상기 제1 및 제2 클럭 신호에 응답하여 제1 그룹 데이터를 멀티플렉싱하여 전송하는 단계; (c) 상기 제1 및 제2 클럭 신호에 응답하여 제2 그룹 데이터를 멀티플렉싱하여 전송하는 단계; (d) 상기 제1 클럭 신호에 기초한 제1 스트로브 신호를 전송하는 단계; 및 (e) 상기 제2 클럭 신호에 기초한 제2 스트로브 신호를 전송하는 단계를 구비한다. 그리고, 상기 제1 및 제2 스트로브 신호 중 적어도 하나는, 수신측 반도체 장치로부터 피드백받은 데이터 에러 정보에 기초하여, 그 위상이 조절되어 전송되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 일 측면에 따른 반도체 장치의 고속 인터페이스 방법은, (a) 송신측 반도체 장치로부터 실질적으로 90도 위상 차이를 가지는 제1 및 제2 스트로브 신호를 수신하여, 제1 그룹용 스트로브 신호들과 제2 그룹용 스트로브 신호들을 발생하는 단계; 및 (b) 상기 제1 그룹용 스트로브 신호들을 기준으로, 제1 그룹 데이터를 수신하고, 상기 제2 그룹용 스트로브 신호들을 기준으로, 제2 그룹 데이터를 수신하는 단계를 구비한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 또 다른 일 측면에 따른 반도체 장치의 고속 인터페이스 방법은, 송신측 반도체 장치가 제1 및 제2 클럭 신호를 발생하는 단계; 상기 송신측 반도체 장치가 제1 그룹 데이터 중 어느 하나의 데이터와 상기 제1 클럭 신호에 기초한 제1 스트로브 신호를 수신측 반도체 장치로 전송하는 단계; 상기 수신측 반도체 장치가 상기 제1 스트로브 신호를 기준으로 상기 제1 그룹 데이터 중 어느 하나의 데이터를 수신하여 제1 데이터 에러 정보를 상기 송신측 반도체 장치로 피드백하는 단계; 상기 송신측 반도체 장치가 상기 제1 데이터 에러 정보에 기초하여 상기 제1 스트로브 신호의 위상을 조절하는 단계; 상기 송신측 반도체 장치가 제2 그룹 데이터 중 어느 하나의 데이터와 상기 제2 클럭 신호에 기초한 제2 스트로브 신호를 상기 수신측 반도체 장치로 전송하는 단계; 상기 수신측 반도체 장치가 상기 제2 스트로브 신호를 기준으로 상기 제2 그룹 데이터 중 어느 하나의 데이터를 수신하여 제2 데이터 에러 정보를 상기 송신측 반도체 장치로 피드백하는 단계; 및 상기 송신측 반도체 장치가 상기 제2 데이터 에러 정보에 기초하여 상기 제2 스트로브 신호의 위상을 조절하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3a는 본 발명의 일 실시예에 따른 송신측 반도체 장치(300)와 수신측 반도체 장치(400)의 구성을 개략적으로 나타내는 블록도이다. 도 3b는 본 발명의 QDR 인터페이스 방법을 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하여, 본 발명의 QDR 인터페이스 방법을 개략적으로 설명하면 다음과 같다.
본 발명의 QDR 인터페이스 방법에 따르면, 송신측 반도체 장치(300)는 PLL(350)를 이용하여 90도 위상 차이를 가지는 두 개의 클럭 신호(CLK1, CLK2)를 생성하여 제1 및 제2 그룹 데이터(DQ<N-1:0>, DQ<2N-1:N>)를 전송하고, 또한 제1 및 제2 그룹 데이터(DQ<N-1:0>, DQ<2N-1:N>)와 함께 두 개의 스트로브 신호(DQS0, DQS1)를 수신측 반도체 장치(400)로 전송한다. 스트로브 신호(DQS0, DQS1)는 각각 클럭 신호(CLK1, CLK2)와 위상이 동일한 신호이거나 혹은 클럭 신호(CLK1, CLK2)에 비하여 위상이 보정된 신호이다. 여기서, N은 데이터를 그룹화하는 단위로서 8 또는 4인 것이 바람직하다. 즉, 8개 또는 4개의 DQ당 하나의 스트로브 신호가 전송되는 것이 바람직하다.
상술한 동작을 수행하기 위하여, 송신측 반도체 장치(300)는, 90도 위상 차 이를 가지는 두 개의 클럭 신호(CLK1, CLK2)를 생성하는 PLL(350), 제1 및 제2 그룹 데이터 송신 회로(310, 320) 및 제1 및 제2 스트로브 신호 송신 회로(330, 340)를 구비한다. 두 개의 클럭 신호(CLK1, CLK2)를 생성하는 회로로서 PLL(350) 대신 DLL 회로가 사용될 수도 있다. 제1 및 제2 그룹 데이터 송신 회로(330, 340)는 각각 두 개의 클럭 신호(CLK1, CLK2)를 이용하여 4*N 비트 데이터를 4배의 주파수를 가지는 데이터(DQ<N-1:0>, DQ<2N-1:N>)로 변환하여 전송한다. 제1 및 제2 스트로브 신호 송신 회로(330, 340)는 각각 두 개의 클럭 신호(CLK1, CLK2)를 이용하여 쿼드러쳐 스트로브 신호, 즉, 90도 위상 차이를 가지는 두 개의 스트로브 신호(DQS0, DQS1)를 전송한다.
수신측 반도체 장치(400)는 송신측 반도체 장치(300)로부터 전송되는 두 개의 스트로브 신호(DQS0, DQS1)를 이용하여, 제1 및 제2 그룹 데이터(DQ<N-1:0>, DQ<2N-1:N>)를 수신한다. 본 발명에 따르면, N개의 제1 그룹 데이터(DQ<N-1:0>)에 대해서는 0도 위상의 제1 스트로브 신호(DQS0)가 전송되고, N개의 제2 그룹 데이터(DQ<2N-1:N>)에 대해서는 90도 위상의 제2 스트로브 신호(DQS1)가 전송된다.
수신측 반도체 장치(400)는 스트로브 신호 수신 회로(41,42), 제1 및 제2 데이터 수신 회로(510, 520)를 구비한다. 스트로브 신호 수신 회로(41,42)는 송신측 반도체 장치(300)로부터 각각 수신되는 스트로브 신호들(DQS0, DQS1)을 버퍼링 혹은 위상 조절하여 출력한다. 제1 및 제2 데이터 수신 회로(510, 520)는 각각 스트로브 신호 수신 회로(41,42)에서 출력되는 두 개의 스트로브 신호들을 이용하여, 제1 및 제2 그룹 데이터(DQ<N-1:0>, DQ<2N-1:N>)를 수신한다.
본 발명은 QDR 인터페이스를 위해 기존의 DDR SDRAM에서의 스트로브 신호들(DQS)을 0도와 90도 위상을 갖는 스트로브 신호들(DQS0, DQS1)로 대체한다. 이 경우 0도와 90도 위상을 갖는 스트로브 신호들(DQS0, DQS1)의 라이징 에지와 폴링 에지를 기준으로 데이터(DQ<i>)를 전송하고 수신 칩(400)에서 스트로브 신호들(DQS0, DQS1)을 이용해 데이터(DQ<i>)를 판별하면 스트로브 신호들(DQS0, DQS1)의 주파수보다 4배 빠른 데이터 전송이 가능하다. 여기서, i는 0에서 (2N-1)까지의 정수이다. 또 제1 및 제2 스트로브 신호(DQS0, DQS1)가 직접 수신 칩, 즉 수신측 반도체 장치(400)에 인가되므로 수신 칩(400)에서 별도의 90도 위상을 가진 스트로브 신호(DQS1)를 생성할 필요가 없어 PLL이나 DLL이 사용되지 않아도 된다.
도 4는 본 발명의 일 실시예에 따른 송신측 반도체 장치(300)와 수신측 반도체 장치(400)의 구성을 좀 더 상세하게 나타내는 블록도이다. 본 실시예에서는, N은 8인 것으로 가정한다.
송신측 반도체 장치(300)는 상술한 바와 같이, 제1 및 제2 그룹 데이터 송신 회로(310, 320), 제1 및 제2 스트로브 신호 송신 회로(330, 340) 및 PLL(350)을 구비한다. 또한 송신측 반도체 장치(300)는 기준 전압(VREF)를 수신측 반도체 장치(400)로 전송하기 위한 기준 전압 송신기(360)를 더 구비할 수 있다.
제1 및 제2 스트로브 신호 송신 회로(330, 340)는 각각 제1 및 제2 클럭 신호(CLK1, CLK2)에 기초한 제1 및 제2 스트로브 신호(DQS0, DQS1)를 전송한다. 제1 스트로브 신호 송신 회로(330)는 0도 위상을 가지는 클럭 신호(CLK1)를 이용하여 제1 스트로브 신호(DQS0)를 전송하고, 제2 스트로브 신호 송신 회로(340)는 90도 위상을 가지는 클럭 신호(CLK2)를 이용하여 제2 스트로브 신호(DQS1)를 전송한다.
제1 스트로브 신호 송신 회로(330)는 제1 신호 송신기(332) 및 제1 위상 조절기(332)를 포함하고, 제2 스트로브 신호 송신 회로(340)는 제2 신호 송신기(342) 및 제2 위상 조절기(341)를 포함한다. 제1 및 제2 위상 조절기(331, 341)는 각각 제1 및 제2 스트로브 신호(DQS0, DQS1)의 위상을 조절한다. 이에 대한 상세한 설명은 도 5a내지 도 5d를 참조하여 후술된다.
제1 그룹 데이터 송신 회로(310)는 제1 및 제2 클럭 신호(CLK1, CLK2)를 사용하여, 4*8 비트 데이터를 멀티플렉싱하여 제1 그룹 데이터(DQ<7:0>)를 전송하고, 제2 그룹 데이터 송신 회로(320)는 제1 및 제2 클럭 신호(CLK1, CLK2)를 사용하여 4*8비트 데이터를 멀티플렉싱하여 제2 그룹 데이터(DQ<15:8>)를 전송한다. 이를 위하여, 제1 및 제2 그룹 데이터 송신 회로(310)는 각각 8개의 멀티플렉서(311, 321), 8 개의 데이터 송신기(312, 322) 및 8개의 위상 조절기(313, 323)를 구비한다. 즉, 도 4에 도시된 바와 같이, 제1 그룹 데이터 송신 회로(310)는 멀티플렉서(311), 데이터 송신기(312) 및 위상 조절기(313)를 포함하는 회로를 8개(×8) 구비하고, 제2 그룹 데이터 송신 회로(320)는 멀티플렉서(321), 데이터 송신기(322) 및 위상 조절기(323)를 포함하는 회로를 8개(×8) 구비한다.
위상 조절기(313, 323)는 대응하는 데이터(DQ<i>)의 위상을 조절하기 위하여, 제1 및 제2 클럭 신호(CLK1, CLK2)의 위상을 조절한다. 이에 대한 상세한 설명은 도 5a내지 도 5d를 참조하여 후술된다.
멀티플렉서(311, 321)는 대응하는 위상 조절기(313, 323)를 통해 위상 조절 된 제1 및 제2 클럭 신호(CLK1, CLK2)에 응답하여, 4 비트의 병렬 데이터를 직렬 데이터로 멀티플렉싱한다. 데이터 송신기(312, 322)는 대응하는 멀티플렉서(313, 323)에서 출력되는 데이터(DQ<i>)를 수신측 반도체 장치(400)로 전송한다.(I는 0~N-1의 정수임)
수신측 반도체 장치(400)는, 제1 내지 제4 스트로브 신호 버퍼 회로(410, 420, 430, 440) 및 제1 및 제2 데이터 수신 회로(510, 520)를 구비한다. 제1 및 제3 스트로브 신호 버퍼 회로(410, 430)는 각각 제1 및 제2 스트로브 신호(DQS0, DQS1)를 수신하여 버퍼링하여 제1 및 제2 수신 스트로브 신호(DQS0_1, DQS1_1)를 출력한다. 제2 및 제4 스트로브 신호 버퍼 회로(420, 440)는 각각, 제1 및 제2 스트로브 신호(DQS0, DQS1)를 수신하여 위상을 조절하여 제1 및 제2 추가 스트로브 신호(DQS0_2, DQS1_2)를 출력한다.
제1 그룹 데이터 수신 회로(510)는 제1 및 제4 스트로브 신호 버퍼 회로(410,440)의 출력 신호들, 즉, 제1 수신 스트로브 신호(DQS0_1) 및 제2 추가 스트로브 신호(DQS1_2)에 응답하여 제1 그룹 데이터(DQ<7:0>)를 디멀티플렉싱한다.
제2 그룹 데이터 수신 회로(520)는 제2 및 제3 스트로브 신호 버퍼 회로(420,430)의 출력 신호들, 즉, 제1 추가 스트로브 신호(DQS0_2) 및 제2 수신 스트로브 신호(DQS1_1)에 응답하여 제2 그룹 데이터(DQ<15:8>)를 디멀티플렉싱한다.
제1 및 제2 스트로브 신호(DQS0, DQS1)를 수신하는 제1 및 제3 스트로브 신호 버퍼 회로(410, 430) 외에 제2 및 제4 스트로브 신호 버퍼 회로(420, 440)를 추가로 사용한 이유는, 제1 및 제2 스트로브 신호(DQS0, DQS1)의 신호 선 경로 차이 때 문에 발생하는 위상 에러를 제거해 90도 위상차를 유지하고 각 스트로브 신호 버퍼 회로(410, 420, 430, 440)가 8개의 데이터(DQ<i>) 만을 구동하기 위해서이다.
상술한 본 발명의 일 실시예에 따른 QDR 방식에 따르면, 데이터 전송 속도를는 4Gb/s라고 가정할 때 스트로브 신호들(DQS0, DQS1)의 주파수는 1GHz가 된다. 만약 DDR 방식을 사용한다면 DQS의 주파수는 2GHz가 되어야 한다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 쿼드러쳐(Quadrature) 스트로브 신호의 위상 보정 방법을 나타내는 신호 타이밍도이다.
도 5a는 위상 보정되지 않은 각 데이터(DQ<i>) 및 스트로브 신호들(DQS0_1, DQS1_2, DQS0_2, DQS1_1)의 위상을 나타낸다. 수신측에서 각 데이터(DQ<i>)와 스트로브 신호들(DQS0_1, DQS1_2, DQS0_2, DQS1_1)의 위상을 동기시키기 위하여, 먼저, 제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1)에 대한 위상 조절이 이루어진다.
제1 수신 스트로브 신호(DQS0_1)는 제1 데이터(DQ<0>)를 기준으로 위상 보정이 이루어진다. 즉, 송신측 반도체 장치(300)가 DDR 방식으로 제1 클럭 신호(CLK1)를 이용하여 제1 데이터(DQ<0>)와 제1 스트로브 신호(DQS0)를 전송하여, 제1 수신 스트로브 신호(DQS0_1)를 제1 데이터(DQ<0>)에 정렬(align)시킨다. 구체적으로는, 송신측 반도체 장치(300)가 DDR 방식으로 제1 클럭 신호(CLK1)를 이용하여 제1 데이터(DQ<0>)를 전송하면, 수신측 반도체 장치(400)는 제1 수신 스트로브 신호(DQS0_1)를 이용하여 제1 데이터(DQ<0>)를 수신하고, 이 경우의 데이터 에러를 판별하여, 송신측 반도체 장치(300)로 피드백한다. 그러면, 송신측 반도체 장치(300) 는 피드백받은 정보에 기초하여, 제1 스트로브 신호 송신 회로(330)의 위상 조절기(331)를 통해 제1 스트로브 신호(DQS0)의 위상을 조절한다. 이에 따라, 제1 수신 스트로브 신호(DQS0_1)의 위상이 조절된다. 그리고, 위상 조절된 제1 수신 스트로브 신호(DQS0_1)를 이용하여 제1 데이터를 다시 수신하고, 이 경우의 데이터 에러 정보를 다시 송신측 반도체 장치(300)로 피드백한다. 이러한 과정들이 반복적으로 이루어질 수 있다. 이러한 반복 과정을 통하여 제1 데이터(DQ<0>)와 제1 수신 스트로브 신호(DQS0_1)의 위상을 정확하게 동기시킬 수 있다.
제2 수신 스트로브 신호(DQS1_1)는 제9 데이터(DQ<8>)를 기준으로 위상 보정이 이루어진다. 즉, 송신측 반도체 장치(300)가 DDR 방식으로 제2 클럭 신호(CLK2)를 이용하여 제9 데이터(DQ<8>)와 제2 스트로브 신호(DQS1)를 전송하여, 제2 수신 스트로브 신호(DQS1_1)를 제9 데이터(DQ<8>)에 정렬(align)시킨다. 제2 수신 스트로브 신호(DQS1_1)의 위상 보정 과정은 상술한 제1 수신 스트로브 신호(DQS0_1)의 위상 보정 과정과 동일하므로, 이에 대한 상세한 설명은 생략한다. 제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1)의 위상 조절은 송신측 반도체 장치(300)의 제1 및 제2 스트로브 신호 전송 회로(330, 340)의 위상 조절기(331, 341)에서 제1 및 제2 스트로브 신호들(DQS0, DQS1)의 위상을 조절함으로써 이루어진다.
도 5b는 위상 보정된 제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1) 및 각 데이터(DQ<i>)의 위상을 나타낸다.
제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1)의 위상 보정이 이루어진 후에, 제1 및 제2 추가 스트로브 신호(DQS0_2 및 DQS1_2)의 위상 보정이 이루어진 다. 이를 위하여, 송신측 반도체 장치(300)가 DDR 방식으로 제2 클럭 신호(CLK2)를 이용하여 제1 데이터(DQ<0>)와 제2 스트로브 신호(DQS1)를 전송하고 제1 클럭 신호(CLK1)를 이용하여 제9 데이터(DQ<8>)와 제1 스트로브 신호(DQS0)를 전송함으로써, 제1 추가 스트로브 신호(DQS0_2)를 제9 데이터(DQ<8>)에 정렬(align)시키고, 제2 추가 스트로브 신호(DQS1_2)를 제1 데이터(DQ<0>)에 정렬시킨다. 제1 및 제2 추가 스트로브 신호(DQS0_2, DQS1_2)의 위상 보정 과정은 상술한 제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1)의 위상 보정 과정과 동일하다. 다만, 제1 및 제2 추가 스트로브 신호(DQS0_2, DQS1_2)의 위상 조절은 수신측 반도체 장치(400)의 제2 및 제4 스트로브 신호 버퍼 회로(420, 440)에서 이루어진다.
도 5c는 위상 보정된 제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1), 제1 및 제2 추가 스트로브 신호(DQS0_2, DQS1_2) 및 각 데이터(DQ<i>)의 위상을 나타낸다. 4개의 스트로브 신호들(DQS0_1, DQS1_1, DQS0_2, DQS1_2)에 대한 위상 보정을 통해 스트로브 신호들(DQS0_1, DQS1_1, DQS0_2, DQS1_2)에 대한 스큐(skew)가 제거된다.
4개의 스트로브 신호들(DQS0_1, DQS1_1, DQS0_2, DQS1_2)에 대한 위상 보정이 모두 이루어진 후에는, 각 데이터(DQ<i>)와 스트로브 신호들(DQS0_1, DQS1_1, DQS0_2, DQS1_2) 간에 발생하는 스큐를 제거하기 위해 송신 반도체 장치(300)에서 각 데이터(DQ<i>)별로, 즉, 각 데이터 핀(pin, 미도시)별로 데이터(DQ<i>)의 위상을 보정한다. 각 데이터(DQ<i>)에 대한 위상 보정은 그룹(바이트)별로 데이터(DQ<i>)를 대응하는 스트로브 신호들(DQS0_1 & DQS1_2, DQS0_2& DQS1_1)에 정렬 (align)시켜 스큐를 제거한다.
구체적으로는, 제1 그룹 데이터(DQ<7:0>)의 각 위상은 제1 수신 스트로브 신호(DQS0_1) 및 제2 추가 스트로브 신호(DQS1_2)에 정렬시키고, 제2 그룹 데이터(DQ<15:8>)의 각 위상은 제1 추가 스트로브 신호(DQS0_2) 및 제2 수신 스트로브 신호(DQS1_1)에 정렬시킨다. 각 데이터(DQ<i>)에 대한 위상 조절은 송신측 반도체 장치(300)의 제1 및 제2 데이터 신호 전송 회로(310, 320)의 위상 조절기(313, 323)에서 이루어진다.
도 5d는 각 데이터(DQ<i>)에 대한 위상 보정을 완료한 후의 제1 및 제2 수신 스트로브 신호들(DQS0_1, DQS1_1), 제1 및 제2 추가 스트로브 신호(DQS0_2, DQS1_2) 및 각 데이터(DQ<i>)의 위상을 나타낸다. 도 5d에 도시된 바와 같이, 각 데이터(DQ<i>)에 대한 위상 보정까지 완료함으로써, 수신측 반도체 장치(400)에서 각 데이터(DQ<i>)의 위상은 대응하는 스트로브 신호들(DQS0_1 & DQS1_2, DQS0_2& DQS1_1)에 정확하게 동기된다.
상술한 스트로브 신호들(DQS0_1 & DQS1_2, DQS0_2& DQS1_1)과 각 데이터(DQ<i>)의 위상 보정은 시스템 초기 모드에서 이루어지는 것이 바람직하다. 스트로브 신호들(DQS0_1 & DQS1_2, DQS0_2& DQS1_1)과 각 데이터(DQ<i>)에 대한 위상 보정을 수행하여 스큐가 제거되면, 데이터 전송이 이루어진다.
도 6은 도 4에 도시된 제1 데이터 수신 회로, 제1 및 제4 스트로브 신호 버퍼 회로의 일 구현예를 나타내는 회로도이다.
도 6을 참조하면, 제1 데이터 수신 회로(510)는 각 데이터(DQ<i>)에 대해, 데이터 버퍼(610) 및 데이터 수신기(620)를 포함한다. 따라서, 제1 데이터 수신 회로(510)는 도 5에 도시된 데이터 버퍼(610) 및 데이터 수신기(620)를 8개(×8) 구비한다.
데이터 버퍼(610)는 데이터(DQ<i>)와 기준 전압(VREF)을 수신하여 데이터 전압과 기준 전압의 차에 기초한 신호를 출력한다. 데이터 수신기(620)는 제1 내지 제4 적분기(621~614) 및 제1 내지 제4 감지부(631~634)를 포함한다.
제1 스트로브 신호 버퍼 회로(410)는 버퍼(640) 및 구동부(650)를 구비한다.
제4 스트로브 신호 버퍼 회로(440) 역시 버퍼(660) 및 구동부(670)를 구비한다.
도 7은 도 6에 도시된 데이터 수신기(620)의 동작을 설명하기 위한 도면이다. 도 8은 도 6에 도시된 감지부(63j, j=1, 2, 3, 4)의 일 구현예를 나타내는 회로도이다.
도 6 내지 도 8을 참조하여, 제1 내지 제4 적분기(621~624) 및 제1 내지 제4 감지부(631~634)의 동작을 설명하면 다음과 같다.
제1 적분기(621)는 0도 클럭 신호(P0)에 응답하여 입력 데이터(IN1)를 적분한다. 즉, 제1 적분기(621)는 도 7에 도시된 바와 같이, 0도 클럭 신호(P0)의 라이징 에지부터 90도 클럭 신호(P90)의 라이징 에지까지의 구간(Tint) 동안 입력 데이터(IN1)를 적분한다. 제1 감지부(631)는 소정의 선택 신호(도 8의 SEL1, SEL2) 및 90도 클럭 신호(P90)에 응답하여, 제1 적분기(621)의 출력 신호(IN2)와 데이터 버퍼(610)의 출력 신호(IN1) 중 어느 하나를 선택적으로 수신하고, 선택된 신호를 감지 증폭하여 래치한다. 즉, 제1 감지부(631)는 90도 클럭 신호(P90)의 라이징 에지 시점(Ts)에서 선택된 신호를 감지 증폭하여, 래치한다.
제2 적분기(622)는 90도 클럭 신호(P90)에 응답하여 입력 데이터(IN1)를 적분한다. 제2 감지부(632)는 소정의 선택 신호(도 8의 SEL1, SEL2) 및 180도 클럭 신호(P180)에 응답하여, 제2 적분기(622)의 출력 신호(IN2)와 데이터 버퍼(610)의 출력 신호(IN1) 중 어느 하나를 선택적으로 수신하고, 선택된 신호를 감지 증폭하여 래치한다.
제3 적분기(623)는 180도 클럭 신호(P180)에 응답하여 입력 데이터(IN1)를 적분한다. 제3 감지부(633)는 소정의 선택 신호(도 8의 SEL1, SEL2) 및 270도 클럭 신호(P270)에 응답하여, 제3 적분기(623)의 출력 신호(IN2)와 데이터 버퍼(610)의 출력 신호(IN1) 중 어느 하나를 선택적으로 수신하고, 선택된 신호를 감지 증폭하여 래치한다.
제4 적분기(624)는 270도 클럭 신호(P270)에 응답하여 입력 데이터(IN1)를 적분한다. 제4 감지부(634)는 소정의 선택 신호(도 8의 SEL1, SEL2) 및 0도 클럭 신호(P0)에 응답하여, 제4 적분기(624)의 출력 신호(IN2)와 데이터 버퍼(610)의 출력 신호(IN1) 중 어느 하나를 선택적으로 수신하고, 선택된 신호를 감지 증폭하여 래치한다.
여기서, 0도 클럭 신호(P0) 및 180도 클럭 신호(P180)는 제1 스트로브 신호 버퍼 회로(410)에서 출력되는 신호로서, 0도 클럭 신호(P0)는 상술한 제1 수신 스트로브 신호(DQS0_1)와 동일하며, 180도 클럭 신호(P180)는 제1 수신 스트로브 신호(DQS0_1)의 반전 신호(180도 위상차를 갖는 신호)이다. 90도 클럭 신호(P90) 및 270도 클럭 신호(P270)는 제4 스트로브 신호 버퍼 회로(440)에서 출력되는 신호로서, 90도 클럭 신호(P90)는 상술한 제2 추가 스트로브 신호(DQS1_2)와 동일하며, 270도 클럭 신호(P270)는 제2 추가 스트로브 신호(DQS1_2)의 반전 신호이다.
도 8을 참조하여, 도 6에 도시된 감지부(63j, j=1~4)의 구체적인 구성 및 동작을 설명하면 다음과 같다. 도 8에 도시된 바와 같이, 감지부(631)는 멀티플렉싱부(810), 센스앰프부(820) 및 래치(830)를 포함하며, 멀티플렉싱 기능을 가지는 플립플롭 회로이다.
멀티플렉싱부(810)는 제1 내지 제6 엔모스 트랜지스터(NMOS transistor, NT1~NT6), 제1 및 제2 앤드 게이트(AND gate, AND1~AND2)를 포함한다.
제1 및 제 2 엔모스 트랜지스터(NT1, NT2)는 각각 그 게이트로 제1 입력 신호(IN1) 및 제1 입력 신호의 반전 신호(IN1B)를 수신한다. 제3 및 제4 엔모스 트랜지스터(NT3, NT4)는 각각 그 게이트로 제2 입력 신호(IN2) 및 제2 입력 신호의 반전 신호(IN2B)를 수신한다.
제1 앤드 게이트(AND1)는 제1 선택신호(SEL1)와 클럭 신호(PCLK)를 논리합하여 출력하고, 제2 앤드 게이트(AND2)는 제2 선택 신호(SEL2)와 클럭 신호(PCLK)를 논리합하여 출력한다.
제5 트랜지스터(NT5)는 제1 앤드 게이트(AND1)의 출력 신호에 응답하여 턴온/턴오프되고, 제6 트랜지스터(NT6)는 제2 앤드 게이트(AND2) 출력 신호에 응답하여 턴온/턴오프된다.
제1 및 제2 선택 신호(SEL1, SEL2)는 각각 제1 입력 신호(IN1)를 수신할지 제2 입력 신호(IN2)를 수신할지를 나타내는 신호로서, MRS(Mode Register Set) 설정 또는 프로그램 퓨즈등을 이용해 설정될 수 있다. 제1 입력 신호(IN1)를 수신하는 경우에는 제1 선택 신호(SEL1)가 소정 로직 레벨(여기서는, 하이레벨)로 활성화되고, 제2 입력 신호(IN2)를 수신하는 경우에는 제2 선택 신호(SEL2)가 하이레벨로 활성화된다. 제1 입력 신호(IN1)를 수신하는 경우, 즉 데이터 버퍼(610)의 출력 신호를 수신하는 경우에는, 버퍼(610)의 출력 신호(IN1)를 적분하지 않고 샘플링하여 데이터를 판별한다. 이를 샘플링 방식이라 한다. 제2 입력 신호(IN2)를 수신하는 경우, 즉 적분기(621, 622, 623 또는 624)의 출력 신호를 수신하는 경우에는, 버퍼(610)의 출력 신호(IN1)를 적분하여 데이터를 판별한다. 이를 적분 방식이라 한다.
여기서, 제1 및 제2 입력 신호(IN1, IN2)는 각각 데이터 버퍼(도 6의 610)의 출력 신호 및 대응하는 적분기(621, 622, 623 또는 624)의 출력 신호로서, 제1 감지부(631)의 경우에는 제1 적분기(621)의 출력신호이다. 그리고, 클럭 신호(PCLK)는 대응되는 클럭 신호(P90, P180, P270 또는 P0)로서, 제1 감지부(631)의 경우에는 90도 클럭 신호(P90)이다.
제1 선택 신호(SEL1)가 활성화된 경우에는, 제5 트랜지스터(NT5)가 턴온되어 제1 입력 신호(IN1)를 수신하는 경로(즉, 제1 노드(N1)에서 제1 트랜지스터(NT1) 및 제5 트랜지스터(NT5)를 거쳐 그라운드까지의 경로와 제2 노드(N2)에서 제2 트랜지스터(NT2) 및 제5 트랜지스터(NT5)를 거쳐 그라운드까지의 경로)가 형성되어, 센스앰프부(820)가 제1 입력 신호(IN1)를 감지 증폭하게 된다. 반면, 제2 선택 신호(SEL2)가 활성화된 경우에는, 제6 트랜지스터(NT6)가 턴온되어 제2 입력 신호(IN2) 를 수신하는 경로(즉, 제1 노드(N1)에서 제3 트랜지스터(NT3) 및 제6 트랜지스터(NT6)를 거쳐 그라운드 까지의 경로와 제2 노드(N2)에서 제4 트랜지스터(NT4) 및 제6 트랜지스터(NT6)를 거쳐 그라운드까지의 경로)가 형성되어, 센스앰프부(820)가 제2 입력 신호(IN2)를 감지 증폭하게 된다.
센스앰프부(820)는 제1 내지 제4 피모스 트랜지스터(PT1~PT4), 제7 내지 제11 엔모스 트랜지스터(NT7~NT11) 및 앤드 게이트(AND3)를 포함한다.
클럭 신호(PCLK)가 로직 로우레벨일 때 제1 및 제4 피모스 트랜지스터(PT1~PT4)는 턴온되어, 제3 및 제4 노드(N3, N4)가 하이레벨(약 VDD)로 프리차아지된다. 클럭 신호(PCLK)가 로직 하이레벨이 되면, 제1 및 제4 피모스 트랜지스터(PT1, PT4)는 턴오프되고, 그 게이트가 제4 노드(N4)에 연결된 제7 및 제8 엔모스 트랜지스터(NT7, NT8) 및 그 게이트가 제3 노드(N3)에 연결된 제9 및 제10 엔모스 트랜지스터(N9, N10)가 턴온되다.
제1 선택 신호(SEL1)가 하이레벨이 되어 제1 입력 신호(IN1)를 수신하는 경우를 가정한다. 이 경우에는, 제1 입력 신호(IN1)에 따라 제1 및 제2 엔모스 트랜지스터(NT1, NT2)를 통해 흐르는 전류량의 차이가 발생하며, 이로 인해 제7 및 제10 엔모스 트랜지스터(NT7, NT10)를 통해 흐르는 전류량에도 차이가 발생한다. 이로 인하여, 제3 노드(N3)의 전압과 제4 노드(N4)의 전압이 달라지게 된다. 제1 입력 신호(IN1)가 하이레벨인 경우에는, 제7 및 제1 엔모스 트랜지스터(NT7, NT1)를 통해 흐르는 전류량이 제10 및 제2 엔모스 트랜지스터(NT10, NT2)를 통해 흐르는 전류량보다 많으므로, 제3 노드(N3)의 전압 레벨은 점점 낮아지고, 제4 노드(N4)의 전압 레벨은 점점 높아진다. 반대로, 제1 입력 신호(IN1)가 로우레벨인 경우에는 제4 노드(N4)의 전압 레벨은 점점 낮아지고, 제3 노드(N3)의 전압 레벨은 점점 높아진다.
제2 선택 신호(SEL2)가 하이레벨이 되어, 제2 입력 신호(IN2)를 수신하는 경우에는, 제2 입력 신호(IN2)에 따라 제3 노드(N3)와 제4 노드(N4)간 전압차가 발생한다.
래치(830)는 제3 및 제4 노드(N3, N4)의 출력 전압을 래치하여, 출력 신호(OUT)로서 출력한다.
상술한 바와 같은 감지부를 이용함으로써, 데이터 수신기(631)는 샘플링 방식과 적분 방식을 모두 이용할 수 있다. 적분 방식을 이용하는 경우에는, 송신측 반도체 장치(300)는 데이터(DQ<i>)를 제1 및 제2 클럭 신호(CLK1, CLK2)의 에지(edge)에 정렬하여 전송하는 것이 바람직하며, 샘플링 방식을 이용하는 경우에는, 송신측 반도체 장치(300)는 데이터(DQ<i>)를 제1 및 제2 클럭 신호(CLK1, CLK2)의 센터(center)지에 정렬하여 전송하는 것이 바람직하다. 특히, 샘플링 방식은 스트로브 신호들(DQS0_1, DQS1_1, DQS0_2, DQS1_2) 및 각 데이터(DQ<i>)의 위상 보정시에 사용되는 것이 바람직하다.
통상적으로 메모리 컨트롤러와 메모리 장치는 데이터를 주고 받으므로, 상술한 본 발명의 송신측 반도체 장치(300)의 기능과 수신측 반도체 장치(400)의 기능이 반도체 장치에 모두 구현되는 것이 바람직하다. 그러나, 하나의 반도체 장치에 양 기능이 반드시 함께 구현되어야 하는 것은 아니다.
상술한 실시예에서는, 두 그룹의 데이터를 기준으로 설명하였으나, 데이터 그룹의 수는 증가할 수 있으며, 이에 따라 전송되는 스트로브 신호의 수도 증가할 수 있다. 바람직하기로는, 2바이트(16비트) DQ당 1쌍의 스트로브 신호(90도 위상 차를 가지는 두 개의 스트로브 신호)가 전송되는 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 수신측 반도체 장치에서는 PLL 혹은 DLL을 필요로 하지 않으므로 종래의 QDR 인터페이스 시스템보다 회로 면적이 줄어들고 전력 소모도 감소한다. 또한 스트로브 신호를 사용해 소스 동기(source synchronous) 구현이 가능하므로 위상 잡음 제거 기능이 우수하다. 또한, 기존의 DDR 메모리 시스템에서 사용하는 스트로브 신호(DQS) 대신 본 발명에 따른 두 개의 스트로브 신호들(DQS0, DQS1)을 사용할 수 있기 때문에 기존의 DDR 메모리와 호환성을 유지시키기가 쉽다는 장점이 있다.

Claims (25)

  1. 실질적으로 90도 위상 차이를 가지는 제1 및 제2 클럭 신호를 생성하는 클럭 신호 생성 회로;
    상기 제1 및 제2 클럭 신호에 응답하여 제1 그룹 데이터를 멀티플렉싱하여 전송하는 제1 그룹 데이터 송신 회로;
    상기 제1 및 제2 클럭 신호에 응답하여 제2 그룹 데이터를 멀티플렉싱하여 전송하는 제2 그룹 데이터 송신 회로
    상기 제1 클럭 신호에 기초한 제1 스트로브 신호를 전송하는 제1 스트로브 신호 전송 회로; 및
    상기 제2 클럭 신호에 기초한 제2 스트로브 신호를 전송하는 제2 스트로브 신호 전송 회로를 구비하며,
    상기 제1 및 제2 스트로브 신호 전송 회로 중 적어도 하나는, 수신측 반도체 장치로부터 피드백받은 데이터 에러 정보에 기초하여, 대응하는 스트로브 신호의 위상을 조절하여 전송하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  2. 제 1 항에 있어서,
    제1 스트로브 신호 전송 회로는,
    상기 제1 클럭 신호의 위상을 조절하는 제1 위상 조절기; 및
    상기 제1 위상 조절기의 출력 신호를 신호선을 통하여 전송하는 제1 신호 송신기를 구비하고,
    제2 스트로브 신호 전송 회로는,
    상기 제2 클럭 신호의 위상을 조절하는 제2 위상 조절기; 및
    상기 제2 위상 조절기의 출력 신호를 신호선을 통하여 전송하는 제2 신호 송신기를 구비하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 위상 조절기는, 수신측 반도체 장치에서의 상기 제1 스트로브 신호의 수신 위상이 상기 제1 그룹 데이터 중 어느 하나의 데이터의 수신 위상에 일치하도록 상기 제1 스트로브 신호의 위상을 조절하며,
    상기 제2 위상 조절기는, 상기 수신측 반도체 장치에 의한 상기 제2 스트로브 신호의 수신 위상이 상기 제2 그룹 데이터 중 어느 하나의 데이터의 수신 위상에 일치하도록 상기 제2 스트로브 신호의 위상을 조절하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  4. 제 3 항에 있어서, 제1 및 제2 데이터 전송 회로는 각각
    상기 제1 및 제2 클럭 신호의 위상을 조절하여 출력하는 데이터 위상 조절기;
    상기 위상 조절기의 출력 신호를 이용하여, 입력되는 신호를 멀티플렉싱하는 멀티플렉서; 및
    상기 멀티플렉서의 출력 신호를 전송하는 데이터 송신기를 구비하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  5. 제 1 항에 있어서, 상기 반도체 장치는
    메모리 컨트롤러인 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  6. 고속 인터페이스 방식의 반도체 장치에 있어서,
    실질적으로 90도 위상 차이를 가지는 제1 및 제2 스트로브 신호를 수신하여,제1 그룹용 스트로브 신호들과 제2 그룹용 스트로브 신호들을 발생하는 스트로브 신호 수신 회로;
    상기 제1 그룹용 스트로브 신호들을 기준으로, 제1 그룹 데이터를 수신하는 제 1 그룹 데이터 수신 회로; 및
    상기 제2 그룹용 스트로브 신호들을 기준으로, 제2 그룹 데이터를 수신하는 제2 그룹 데이터 수신회로를 구비하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  7. 제 6 항에 있어서, 상기 스트로브 신호 수신 회로는
    상기 제1 스트로브 신호를 수신하여, 상기 제1 그룹용 스트로브 신호들 중 하나인 제1 수신 스트로브 신호를 출력하는 제1 스트로브 신호 버퍼;
    상기 제1 스트로브 신호의 위상을 조절하여, 상기 제2 그룹용 스트로브 신호들 중 하나인 제1 추가 스트로브 신호를 출력하는 제2 스트로브 신호 버퍼;
    상기 제2 스트로브 신호를 수신하여, 상기 제2 그룹용 스트로브 신호들 중 다른 하나인 제2 수신 스트로브 신호를 출력하는 제3 스트로브 신호 버퍼; 및
    상기 제2 스트로브 신호의 위상을 조절하여, 상기 제1 그룹용 스트로브 신호들 중 다른 하나인 제2 추가 스트로브 신호를 출력하는 제4 스트로브 신호 버퍼를 구비하며,상기 제1 그룹 데이터 수신 회로는, 상기 제1 수신 스트로브 신호 및 제2 추가 스트로브 신호에 응답하여 제1 그룹 데이터를 수신하고,
    상기 제2 그룹 데이터 수신 회로는, 상기 제2 수신 스트로브 신호 및 제1 추가 스트로브 신호에 응답하여 제2 그룹 데이터를 수신하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제2 스트로브 신호 버퍼는, 상기 제1 추가 스트로브 신호의 위상이 상기 제2 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록, 상기 제1 추가 스트로브 신호의 위상을 조절하며,
    상기 제4 스트로브 신호 버퍼는, 상기 제2 추가 스트로브 신호의 위상이 상기 제1 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록, 상기 제2 추가 스트로브 신호의 위상을 조절하는 것을 특징으로 하는 하는 고속 인터페이스 방식 의 반도체 장치.
  9. 제 6 항에 있어서, 상기 제1 및 제2 데이터 수신회로는 각각
    상기 제1 그룹 데이터 또는 제2 그룹 데이터 중 대응하는 데이터를 버퍼링하는 버퍼; 및
    상기 버퍼의 출력 신호를 수신하여 디멀티플렉싱된 출력 데이터를 출력하는 데이터 수신기를 구비하며,
    상기 데이터 수신기는
    상기 제1 수신 스트로브 신호, 상기 제2 추가 스트로브 신호, 상기 제1 수신 스트로브 신호의 반전 신호 및 상기 제2 추가 스트로브 신호의 반전 신호에 각각 응답하여 상기 버퍼의 출력 신호를 적분하는 제1 내지 제4 적분기; 및
    상기 제2 추가 스트로브 신호, 상기 제1 수신 스트로브 신호의 반전 신호, 상기 제2 추가 스트로브 신호의 반전 신호 및 상기 제1 수신 스트로브 신호에 각각 응답하여, 상기 버퍼의 출력 신호와 상기 제1 내지 제4 적분기 중 대응하는 적분기의 출력신호를 선택적으로 수신하고 수신된 신호를 감지 증폭하는 제1 내지 제4 감지부를 구비하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 내지 제4 감지부는 각각
    소정의 선택 신호에 따라 상기 버퍼의 출력 신호를 수신하는 경로와 상기 제1 내지 제4 적분기 중 대응하는 적분기의 출력신호를 수신하는 경로 중 어느 하나 를 선택적으로 형성함으로써, 상기 버퍼의 출력 신호와 상기 제1 내지 제4 적분기 중 대응하는 적분기의 출력 신호 중 어느 하나를 수신하는 멀티플렉싱부;
    상기 멀티플렉싱부에 의해 수신된 신호를 감지 증폭하는 센스앰프부; 및
    상기 센스앰프부에 의해 감지 증폭된 신호를 래치하는 래치를 구비하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 장치.
  11. 반도체 장치의 고속 인터페이스 방법에 있어서,
    (a) 실질적으로 90도 위상 차이를 가지는 제1 및 제2 클럭 신호를 생성하는 단계;
    (b) 상기 제1 및 제2 클럭 신호에 응답하여 제1 그룹 데이터를 멀티플렉싱하여 전송하는 단계;
    (c) 상기 제1 및 제2 클럭 신호에 응답하여 제2 그룹 데이터를 멀티플렉싱하여 전송하는 단계;
    (d) 상기 제1 클럭 신호에 기초한 제1 스트로브 신호를 전송하는 단계; 및
    (e) 상기 제2 클럭 신호에 기초한 제2 스트로브 신호를 전송하는 단계를 구비하며,
    상기 제1 및 제2 스트로브 신호 중 적어도 하나는, 수신측 반도체 장치로부터 피드백받은 데이터 에러 정보에 기초하여, 그 위상이 조절되어 전송되는 것을 특징으로 하는 반도체 장치의고속 인터페이스 방법.
  12. 제 11 항에 있어서, 상기 (d) 단계는
    수신측 반도체 장치에서의 상기 제1 스트로브 신호의 수신 위상이 상기 제1 그룹 데이터 중 어느 하나의 데이터의 수신 위상에 일치하도록 상기 제1 스트로브 신호의 위상을 조절하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 고속 인터페이스 방법.
  13. 제 11 항에 있어서, 상기 (e) 단계는
    상기 수신측 반도체 장치에 의한 상기 제2 스트로브 신호의 수신 위상이 상기 제2 그룹 데이터 중 어느 하나의 데이터의 수신 위상에 일치하도록 상기 제2 스트로브 신호의 위상을 조절하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 고속 인터페이스 방법.
  14. 반도체 장치의 고속 인터페이스 방법에 있어서,
    (a) 송신측 반도체 장치로부터 실질적으로 90도 위상 차이를 가지는 제1 및 제2 스트로브 신호를 수신하여, 제1 그룹용 스트로브 신호들과 제2 그룹용 스트로브 신호들을 발생하는 단계; 및
    (b) 상기 제1 그룹용 스트로브 신호들을 기준으로, 제1 그룹 데이터를 수신하고, 상기 제2 그룹용 스트로브 신호들을 기준으로, 제2 그룹 데이터를 수신하는 단계를 구비하는 반도체 장치의 고속 인터페이스 방법.
  15. 제 14 항에 있어서, 상기 (a) 단계는
    (a1) 제1 스트로브 신호 버퍼를 이용하여 상기 제1 스트로브 신호를 수신하여 제1 수신 스트로브 신호를 출력하는 단계;
    (a2) 상기 제1 스트로브 신호 버퍼와 별도의 제2 스트로브 신호 버퍼를 이용하여 상기 제1 스트로브 신호의 위상을 조절하여 제1 추가 스트로브 신호를 출력하는 단계;
    (a3) 제3 스트로브 신호 버퍼를 이용하여 상기 제2 스트로브 신호를 수신하여 제2 수신 스트로브 신호를 출력하는 단계; 및
    (a4) 상기 제3 스트로브 신호 버퍼와 별도의 제4 스트로브 신호 버퍼를 이용하여 제2 스트로브 신호의 위상을 조절하여 제2 추가 스트로브 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 고속 인터페이스 방법.
  16. 제 15 항에 있어서, 상기 (b) 단계는
    (b1) 상기 제1 수신 스트로브 신호 및 상기 제2 추가 스트로브 신호에 응답하여 상기 제1 그룹 데이터를 수신하는 단계; 및
    (b2) 상기 제2 수신 스트로브 신호 및 상기 제1 추가 스트로브 신호에 응답하여 상기 제2 그룹 데이터를 수신하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 고속 인터페이스 방법.
  17. 제 16 항에 있어서,
    상기 (a2) 단계는, 상기 제1 추가 스트로브 신호의 위상이 상기 제2 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록, 상기 제1 추가 스트로브 신호의 위상을 조절하는 단계를 구비하고,
    상기 (a2) 단계는, 상기 제2 추가 스트로브 신호의 위상이 상기 제1 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록, 상기 제2 추가 스트로브 신호의 위상을 조절하는 단계를 구비하는 것을 특징으로 하는 하는 반도체 장치의 고속 인터페이스 방법.
  18. 고속 인터페이스 방식의 반도체 시스템에 있어서,
    제1 및 제2 그룹 데이터와 함께, 실질적으로 90도 위상 차이를 가지는 제1 및 제2 스트로브 신호를 전송하는 송신측 반도체 장치; 및
    상기 송신측 반도체 장치로부터 상기 제1 및 제2 스트로브 신호를 수신하고,상기 제1 및 제2 스트로브 신호를 이용하여 상기 제1 및 제2 그룹 데이터를 수신하는 수신측 반도체 장치를 구비하며,
    상기 송신측 반도체 장치는 상기 수신측 반도체 장치로부터 피드백받은 데이터 에러 정보에 기초하여, 상기 제1 및 제2 스트로브 신호 중 적어도 하나의 스트로브 신호의 위상을 조절하여 전송하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 시스템.
  19. 제 18 항에 있어서, 상기 수신측 반도체 장치는
    상기 제1 스트로브 신호를 수신하여 제1 수신 스트로브 신호를 출력하는 제1 스트로브 신호 버퍼;
    상기 제1 스트로브 신호의 위상을 조절하여 제1 추가 스트로브 신호를 출력하는 제2 스트로브 신호 버퍼;
    상기 제2 스트로브 신호를 수신하여 제2 수신 스트로브 신호를 출력하는 제3 스트로브 신호 버퍼;
    상기 제2 스트로브 신호의 위상을 조절하여 제2 추가 스트로브 신호를 출력하는 제4 스트로브 신호 버퍼;
    상기 제1 수신 스트로브 신호 및 상기 제2 추가 스트로브 신호에 응답하여 상기 제1 그룹 데이터를 수신하는 제1 데이터 수신회로; 및
    상기 제2 수신 스트로브 신호 및 상기 제1 추가 스트로브 신호에 응답하여 상기 제2 그룹 데이터를 수신하는 제2 그룹 데이터 수신 회로를 구비하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 시스템.
  20. 제 19 항에 있어서, 상기 송신측 반도체 장치는
    상기 제1 수신 스트로브 신호의 위상이 상기 제1 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록 상기 제1 스트로브 신호의 위상을 조절하고,
    상기 제2 수신 스트로브 신호의 위상이 상기 제2 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록 상기 제2 스트로브 신호의 위상을 조절하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 시스템.
  21. 제 20 항에 있어서, 상기 수신측 반도체 장치는
    상기 제1 추가 스트로브 신호의 위상이 상기 제2 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록, 상기 제1 추가 스트로브 신호의 위상을 조절하며,
    상기 제2 추가 스트로브 신호의 위상이 상기 제1 그룹 데이터 중 어느 하나의 데이터의 위상에 일치하도록, 상기 제2 추가 스트로브 신호의 위상을 조절하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 시스템.
  22. 제 21 항에 있어서, 상기 송신측 반도체 장치는
    상기 제1 수신 스트로브 신호 및 상기 제2 추가 스트로브 신호의 위상을 기준으로 상기 제1 그룹 데이터의 각 위상을 조절하고,
    상기 제2 수신 스트로브 신호 및 상기 제1 추가 스트로브 신호의 위상을 기준으로 상기 제2 그룹 데이터의 각 위상을 조절하는 것을 특징으로 하는 것을 특징으로 하는 고속 인터페이스 방식의 반도체 시스템.
  23. 반도체 장치의 고속 인터페이스 방법에 있어서,
    송신측 반도체 장치가 제1 및 제2 클럭 신호를 발생하는 단계;
    상기 송신측 반도체 장치가 제1 그룹 데이터 중 어느 하나의 데이터와 상기 제1 클럭 신호에 기초한 제1 스트로브 신호를 수신측 반도체 장치로 전송하는 단계;
    상기 수신측 반도체 장치가 상기 제1 스트로브 신호를 기준으로 상기 제1 그룹 데이터 중 어느 하나의 데이터를 수신하여 제1 데이터 에러 정보를 상기 송신측 반도체 장치로 피드백하는 단계;
    상기 송신측 반도체 장치가 상기 제1 데이터 에러 정보에 기초하여 상기 제1 스트로브 신호의 위상을 조절하는 단계;
    상기 송신측 반도체 장치가 제2 그룹 데이터 중 어느 하나의 데이터와 상기 제2 클럭 신호에 기초한 제2 스트로브 신호를 상기 수신측 반도체 장치로 전송하는 단계;
    상기 수신측 반도체 장치가 상기 제2 스트로브 신호를 기준으로 상기 제2 그룹 데이터 중 어느 하나의 데이터를 수신하여 제2 데이터 에러 정보를 상기 송신측 반도체 장치로 피드백하는 단계; 및
    상기 송신측 반도체 장치가 상기 제2 데이터 에러 정보에 기초하여 상기 제2 스트로브 신호의 위상을 조절하는 단계를 구비하는 반도체 장치의 고속 인터페이스 방법.
  24. 제 23 항에 있어서, 상기 방법은
    상기 송신측 반도체 장치가 상기 제2 그룹 데이터 중 어느 하나의 데이터와 상기 제1 스트로브 신호를 수신측 반도체 장치로 전송하는 단계;
    상기 수신측 반도체 장치가 상기 제1 스트로브 신호를 수신하고, 상기 수신된 신호의 위상을 조절하여 제1 추가 스트로브 신호를 발생하는 단계;
    상기 송신측 반도체 장치가 상기 제1 그룹 데이터 중 어느 하나의 데이터와 상기 제2 스트로브 신호를 수신측 반도체 장치로 전송하는 단계; 및
    상기 수신측 반도체 장치가 상기 제2 스트로브 신호를 수신하고, 상기 수신된 신호의 위상을 조절하여 제2 추가 스트로브 신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 고속 인터페이스 방법.
  25. 제 24 항에 있어서, 상기 방법은
    상기 위상 조절된 제1 스트로브 신호 및 상기 제2 추가 스트로브 신호를 기준으로 상기 제1 그룹 데이터 중 나머지 데이터의 각 위상을 조절하는 단계; 및
    상기 위상 조절된 제2 스트로브 신호 및 상기 제1 추가 스트로브 신호를 기준으로 상기 제2 그룹 데이터 중 나머지 데이터의 각 위상을 조절하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 고속 인터페이스 방법.
KR1020050125551A 2005-12-19 2005-12-19 고속 인터페이스 방식의 반도체 장치, 반도체 시스템, 및 그 방법 KR100870536B1 (ko)

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