CN117636929A - 时钟生成电路及使用其的半导体装置 - Google Patents

Abstract

本公开涉及一种时钟生成电路及使用其的半导体装置。时钟生成电路包括：第一分频电路和第二分频电路。第一分频电路被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。第二分频电路被配置为通过对延迟时钟信号进行分频而生成第二组内部时钟信号，延迟时钟信号通过内部电路延迟时钟信号而生成。第二分频电路的操作时序可以基于通过第一分频电路生成的第一组内部时钟信号中的一个进行调整。

Description

时钟生成电路及使用其的半导体装置

相关申请的交叉引用

本申请要求于2022年8月26日在韩国知识产权局提交的第10-2022-0107341号韩国申请的优先权，其整体通过引用并入本文。

技术领域

本公开涉及集成电路技术，更具体地涉及时钟生成电路及使用时钟生成电路的半导体装置。

背景技术

电子设备包括许多电子组件，其中计算机系统可以包括均由半导体制成的许多半导体装置。构成计算机系统的半导体装置可以通过发送和接收时钟信号和数据而彼此通信。半导体装置可以与时钟信号同步地执行数据通信。半导体装置可以从接收的系统时钟信号生成内部时钟信号以将系统时钟信号与数据进行同步以及向数据电路提供内部时钟信号。数据电路可以与内部时钟信号同步地向另一半导体装置输出数据。半导体装置可以包括时钟分配网络以及向数据电路分配内部时钟信号。随着计算机系统的操作速度提高，系统时钟信号的频率提高，并且半导体装置可以从具有高的频率的系统时钟信号生成具有较低频率的内部时钟信号以执行稳定的操作。半导体装置可以包括用于通过对系统时钟信号进行分频而生成具有较低频率的内部时钟信号的时钟分频电路。为了半导体装置的操作可靠性，时钟分频电路生成与系统时钟信号的上升沿或下降沿同步的内部时钟信号。

发明内容

根据本公开的一个实施例的时钟生成电路可以包括第一分频电路、内部电路、第二分频电路和使能控制电路。所述第一分频电路可以被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。所述内部电路可以被配置为基于使能信号通过延迟所述时钟信号而生成延迟时钟信号。所述第二分频电路可以被配置为通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号。所述使能控制电路可以被配置为基于所述第一组内部时钟信号中的一个内部时钟信号来生成所述使能信号。

根据本公开的一个实施例的时钟生成电路可以包括第一分频电路、缓冲电路、延迟锁相环电路、第二分频电路和使能控制电路。所述第一分频电路可以被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。所述缓冲电路可以被配置为基于使能信号缓冲所述时钟信号。所述延迟锁相环电路可以被配置为通过延迟所述缓冲电路的输出信号而生成延迟时钟信号。所述第二分频电路可以被配置为通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号。所述使能控制电路可以被配置为基于所述第一组内部时钟信号中的一个和延迟锁相环复位信号生成所述使能信号。

根据本公开的一个实施例的半导体装置可以包括第一分频电路、命令路径电路、时钟路径电路、第二分频电路和命令同步电路。所述第一分频电路可以被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。所述命令路径电路可以被配置为：通过将命令信号与所述第一组内部时钟信号中的至少一个进行同步而生成内部命令信号，以及通过延迟所述内部命令信号而生成延迟命令信号。所述时钟路径电路可以基于所述第一组内部时钟信号中的一个内部时钟信号而被激活，以及被配置为通过延迟所述时钟信号的相位而生成延迟时钟信号。所述第二分频电路可以被配置为通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号。所述命令同步电路可以被配置为通过将所述延迟命令信号与所述第二组内部时钟信号中的至少一个进行同步而生成内部控制信号。

附图说明

图1是示出根据本公开的一个实施例的时钟生成电路的配置和时钟生成电路的操作的图。

图2是示出根据本公开的一个实施例的时钟生成电路的配置的图。

图3是示出图2所示的时钟生成电路的操作的时序图。

图4是示出根据本公开的一个实施例的时钟生成电路的配置的图。

图5是示出图4所示的时钟生成电路的操作的时序图。

图6是示出根据本公开的一个实施例的半导体装置的配置的图。

图7是示出图6所示的半导体装置的操作的时序图。

具体实施方式

图1是示出根据本公开的一个实施例的时钟生成电路100的配置和时钟生成电路100的操作的图。参考图1，时钟生成电路100可以包括时钟缓冲器110、第一分频电路120、内部电路130和第二分频电路140。时钟缓冲器110可以接收时钟信号CLK并且缓冲时钟信号CLK。第一分频电路120可以被连接至时钟缓冲器110，并且可以通过时钟缓冲器110接收时钟信号CLK。第一分频电路120可以通过对时钟信号CLK进行分频而生成第一内部时钟信号DCLK1。第一分频电路120可以将时钟信号CLK的频率除以n，以及生成具有比时钟信号CLK低的频率的第一内部时钟信号DCLK1。此处，n可以是等于或大于2的整数。在下文中，将描述n是2的情况。当n是2时，第一内部时钟信号DCLK1的频率可以是时钟信号CLK的频率的1/2，并且第一内部时钟信号DCLK1的波长可以是时钟信号CLK的波长的两倍。内部电路130可以被连接至时钟缓冲器110，并且可以通过时钟缓冲器110接收时钟信号CLK。内部电路130可以包括任何逻辑元件，并且时钟信号CLK可以通过内部电路130而被延迟。内部电路130可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。第二分频电路140可以被连接至内部电路130，并且可以从内部电路130接收延迟时钟信号CLKD。第二分频电路140可以通过对延迟时钟信号CLKD进行分频而生成第二内部时钟信号DCLK2。第二分频电路140可以将延迟时钟信号CLKD的频率除以n，以及生成具有比延迟时钟信号CLKD低的频率的第二内部时钟信号DCLK2。第二内部时钟信号DCLK2的频率可以是延迟时钟信号CLKD的频率的1/2，并且第二内部时钟信号DCLK2的波长可以是延迟时钟信号CLKD的波长的两倍。

因为通过对时钟信号CLK进行分频而生成第一内部时钟信号DCLK1和第二内部时钟信号DCLK2，所以第一内部时钟信号DCLK1和第二内部时钟信号DCLK2均可以与时钟信号CLK的奇数沿同步地生成或者均可以与时钟信号CLK的偶数沿同步地生成。因为时钟生成电路100包括被设置在不同位置的第一分频电路120和第二分频电路140，所以第一分频电路120和第二分频电路140的操作时序可以彼此不同。当第一分频电路120和第二分频电路140的操作时序彼此不同时，第一分频电路120和第二分频电路140可以分别与具有不同序号的沿同步地生成第一内部时钟信号DCLK1和第二内部时钟信号DCLK2。例如，第一内部时钟信号DCLK1可以与时钟信号CLK的奇数上升沿OD同步地被生成，而第二内部时钟信号DCLK2可以与时钟信号CLK的偶数上升沿EV同步地被生成。当第一内部时钟信号DCLK1和第二内部时钟信号DCLK2与时钟信号CLK的不同序号的沿同步地被生成时，第一内部时钟信号DCLK1的特性可以与第二内部时钟信号DCLK2的特性不同。

图2是示出根据本公开的一个实施例的时钟生成电路200的配置的图。参考图2，时钟生成电路200可以接收时钟信号CLK以及生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1以及第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。时钟生成电路200可以包括被设置在不同位置的至少两个分频电路。基于从首先操作的分频电路生成的内部时钟信号，时钟生成电路200可以调整在后面操作的分频电路的操作时序。时钟生成电路200可以与时钟信号CLK的具有实质上相同的序号的沿同步地生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1以及第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2，从而统一从两个分频电路生成的内部时钟信号的特性。

时钟生成电路200可以包括时钟缓冲器210、第一分频电路220、内部电路230、第二分频电路240和使能控制电路250。时钟缓冲器210可以接收时钟信号CLK并且缓冲时钟信号CLK。第一分频电路220可以被连接至时钟缓冲器210，并且可以接收从时钟缓冲器210输出的时钟信号CLK。第一分频电路220可以通过对时钟信号CLK进行分频而生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。第一分频电路220可以将时钟信号CLK的频率除以n，以及生成均具有比时钟信号CLK低的频率的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。在下文中，虽然将描述n是2的情况，但是第一分频电路220的分频比率可以进行不同的改变。第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1的频率均可以是时钟信号CLK的频率的1/2，并且第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1的波长均可以是时钟信号CLK的波长的两倍。第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1可以包括第一内部时钟信号ICLK1、第二内部时钟信号QCLK1、第三内部时钟信号IBCLK1和第四内部时钟信号QBCLK1。第一内部时钟信号ICLK1可以是与时钟信号CLK的上升沿同步的时钟信号，并且可以是第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1的参考时钟信号。第一内部时钟信号至第四内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1可以依次具有90°的相位差。第二内部时钟信号QCLK1可以与第一内部时钟信号ICLK1具有90°的相位延迟，以及第三内部时钟信号IBCLK1可以与第二内部时钟信号QCLK1具有90°的相位延迟，以及第四内部时钟信号QBCLK1可以与第三内部时钟信号IBCLK1具有90°的相位延迟。

内部电路230可以被连接至时钟缓冲器210，并且可以通过时钟缓冲器210接收时钟信号CLK。内部电路230可以包括形成时钟信号CLK传播的路径的任何逻辑电路。内部电路230可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。内部电路230的操作时序可以基于通过第一分频电路220生成的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个来确定。即，内部电路230可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个被激活。内部电路230在其被去激活时可以不从时钟信号CLK生成延迟时钟信号CLKD，但是在其被激活时可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。内部电路230可以接收使能信号EN以及可以基于使能信号EN而被激活。当使能信号EN被使能时，内部电路230可以被激活，并且可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。当使能信号EN处于被禁止的状态时，内部电路230可以被去激活，并且可以实质上防止延迟时钟信号CLKD的生成。

内部电路230可以包括缓冲电路231和延迟电路232。缓冲电路231可以被连接至时钟缓冲器210，并且可以从时钟缓冲器210接收时钟信号CLK。缓冲电路231可以接收使能信号EN。缓冲电路231可以基于使能信号EN被选择性地激活。当使能信号EN被使能时，缓冲电路231可以被激活，并且可以缓冲时钟信号CLK。当使能信号EN被禁止时，缓冲电路231可以被去激活并且可以不缓冲时钟信号CLK。延迟电路232可以被连接至缓冲电路231以及接收缓冲电路231的输出信号。延迟电路232可以通过延迟缓冲电路231的输出信号而生成延迟时钟信号CLKD。当使能信号EN被使能时，缓冲电路231可以缓冲时钟信号CLK，并且延迟电路232可以通过延迟缓冲电路231的输出信号而生成延迟时钟信号CLKD。当使能信号EN被禁止时，缓冲电路231可以实质上防止时钟信号CLK被输出到延迟电路232，并且延迟电路232可以不生成延迟时钟信号CLKD。

第二分频电路240可以被连接至内部电路230，并且可以从内部电路230接收延迟时钟信号CLKD。第二分频电路240可以通过对延迟时钟信号CLKD进行分频而生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路240可以将延迟时钟信号CLKD的频率除以n，以及生成均具有比延迟时钟信号CLKD低的频率的第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路240的分频比率可以与第一分频电路220的分频比率实质上相同。第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2的频率均可以是延迟时钟信号CLKD的频率的1/2，并且第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2的波长均可以是延迟时钟信号CLKD的波长的两倍。第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2可以包括第一内部时钟信号ICLK2、第二内部时钟信号QCLK2、第三内部时钟信号IBCLK2和第四内部时钟信号QBCLK2。第一内部时钟信号ICLK2可以是与延迟时钟信号CLKD的上升沿同步的时钟信号，并且可以是第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2的参考时钟信号。第一内部时钟信号至第四内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2可以依次具有90°的相位差。第二内部时钟信号QCLK2可以与第一内部时钟信号ICLK2具有90°的相位延迟，第三内部时钟信号IBCLK2可以与第二内部时钟信号QCLK2具有90°的相位延迟，以及第四内部时钟信号QBCLK2可以与第三内部时钟信号IBCLK2具有90°的相位延迟。在一个实施例中，第二分频电路240的操作时序可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1来确定。第二分频电路240还可以接收使能信号EN。第二分频电路240可以在使能信号EN被使能时被激活，并且可以在使能信号EN处于被禁止的状态时被去激活。

使能控制电路250可以从第一分频电路220接收第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。使能控制电路250可以从第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个生成使能信号EN。使能控制电路250可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中具有最滞后的相位的内部时钟信号来生成使能信号EN。第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中具有最滞后的相位的内部时钟信号可以是第四内部时钟信号QBCLK1，并且使能控制电路250可以基于第四内部时钟信号QBCLK1来生成使能信号EN。例如，当第四内部时钟信号QBCLK1的上升沿被生成(即，第四内部时钟信号QBCLK1的逻辑电平从低逻辑电平改变为高逻辑电平)时，使能控制电路250可以将使能信号EN使能。

图3是示出图2所示的时钟生成电路200的操作的时序图。根据本公开的一个实施例的时钟生成电路200的操作将参考图2和图3如下进行描述。图3示出通过第一分频电路生成的第一内部时钟信号与奇数上升沿同步的情况。第一分频电路220可以接收时钟信号CLK，以及基于时钟信号CLK生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。使能信号EN可以处于被禁止的状态，以及内部电路230的缓冲电路231可以不向延迟电路232提供时钟信号CLK。第一分频电路220可以与时钟信号CLK的第一奇数上升沿OD1同步地生成第一内部时钟信号ICLK1的上升沿。第四内部时钟信号QBCLK1可以与第一内部时钟信号ICLK1具有270°的相位差。当第四内部时钟信号QBCLK1的上升沿被生成时，使能控制电路250可以将使能信号EN使能。当使能信号EN被使能时，缓冲电路231可以被激活，并且可以向延迟电路232提供时钟信号CLK。延迟电路232可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。时钟信号CLK可以不提供给内部电路230和第二分频电路240，直到使能信号EN被使能为止。因此，时钟信号CLK的第一奇数上升沿OD1和第一偶数上升沿EV1可以不提供给延迟电路232。当使能信号EN被使能时，时钟信号CLK的第二奇数上升沿OD2可以开始通过缓冲电路231而提供给延迟电路232，以及延迟电路232可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。在延迟电路232的从时钟信号CLK的第二奇数上升沿OD2被生成时的时间开始的延迟时间tD之后，可以生成延迟时钟信号CLKD的第一上升沿。

第二分频电路240可以基于延迟时钟信号CLKD生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路240可以与延迟时钟信号CLKD的第一上升沿同步地生成第一内部时钟信号ICLK2的第一上升沿。因此，第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的第一内部时钟信号ICLK1和第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2中的第一内部时钟信号ICLK2两者可以与时钟信号CLK的奇数上升沿同步地生成，并且使通过第一分频电路220生成的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1同步的时钟信号CLK的沿的序号可以与使通过第二分频电路240生成的第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2同步的时钟信号CLK的沿的序号实质上相同。因此，第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1可以与第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2仅具有固定的相位差(即，与延迟电路232的延迟时间tD相对应的相位差)，以及第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1与第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2可以具有实质上相同的特性。

图4是示出根据本公开的一个实施例的时钟生成电路400的配置的图。参考图4，时钟生成电路400可以包括时钟缓冲器410、第一分频电路420、缓冲电路430、延迟锁相环电路440、第二分频电路450和使能控制电路460。时钟缓冲器410可以接收时钟信号CLK并且缓冲时钟信号CLK。第一分频电路420可以被连接至时钟缓冲器410，并且可以通过时钟缓冲器410接收时钟信号CLK。第一分频电路420可以通过对时钟信号CLK进行分频而生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。第一分频电路420可以对时钟信号CLK的频率进行分频，以及生成均具有比时钟信号CLK低的频率的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。第一组内部时钟信号可以包括第一内部时钟信号至第四内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1，以及第一内部时钟信号至第四内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1可以依次具有90°的相位差。

缓冲电路430可以被连接至时钟缓冲器410，并且可以通过时钟缓冲器410接收时钟信号CLK。缓冲电路430可以缓冲时钟信号CLK。缓冲电路430可以接收使能信号EN，并且可以基于使能信号EN被选择性地激活。缓冲电路430可以在使能信号EN被使能时被激活，并且可以缓冲时钟信号CLK。缓冲电路430可以在使能信号EN被禁止时被去激活。

延迟锁相环电路440可以被连接至缓冲电路430，并且可以接收缓冲电路430的输出信号。延迟锁相环电路440可以通过对缓冲电路430的输出信号执行延迟锁相操作而生成延迟时钟信号CLKD。延迟锁相环电路440可以通过将缓冲电路430的输出信号延迟通过从时钟信号CLK的整数倍周期减去建模的延迟时间所获得的时间而执行延迟锁相操作。延迟锁相环电路440可以基于延迟锁相环复位信号DLLRST被初始化和/或被激活。延迟锁相环电路440可以检测时钟信号CLK的输入以生成延迟锁相环复位信号DLLRST。

延迟锁相环电路440可以包括延迟控制电路441和延迟电路442。延迟控制电路441可以从时钟缓冲器410接收时钟信号CLK。延迟控制电路441可以基于时钟信号CLK生成延迟锁相环复位信号DLLRST并且初始化延迟电路442的延迟时间。当延迟锁相环电路440的延迟锁相操作被执行时，延迟控制电路441可以对延迟电路442的延迟时间进行不同的改变。延迟电路442可以被连接至缓冲电路430，并且可以接收缓冲电路430的输出信号。延迟电路442可以通过将缓冲电路430的输出信号延迟通过延迟控制电路441所设置的延迟时间而生成延迟时钟信号CLKD。延迟控制电路441可以向使能控制电路460提供延迟锁相环复位信号DLLRST。

第二分频电路450可以被连接至延迟锁相环电路440，并且可以从延迟锁相环电路440接收延迟时钟信号CLKD。第二分频电路450可以通过对延迟时钟信号CLKD进行分频而生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路450可以对延迟时钟信号CLKD的频率进行分频，以及生成均具有比延迟时钟信号CLKD低的频率的第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二组内部时钟信号可以包括第一内部时钟信号至第四内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2，并且第一内部时钟信号至第四内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2可以依次具有90°的相位差。第二分频电路450还可以接收使能信号EN。第二分频电路450可以基于使能信号EN被选择性地激活。第二分频电路450可以在使能信号EN处于被禁止的状态时实质上保持被去激活的状态，并且可以在使能信号EN被使能时被激活。

使能控制电路460可以接收第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1以及延迟锁相环复位信号DLLRST。使能控制电路460可以基于延迟锁相环复位信号DLLRST以及第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个来生成使能信号EN。第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个可以是第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中具有最滞后的相位的内部时钟信号。该个具有最滞后的相位的内部时钟信号可以是第四内部时钟信号QBCLK1。使能控制电路460可以与第四内部时钟信号QBCLK1同步地输出延迟锁相环复位信号DLLRST作为使能信号EN。即使延迟锁相环复位信号DLLRST被使能，使能控制电路460也可以不将使能信号EN使能，并且可以在第四内部时钟信号QBCLK1的上升沿被生成时将使能信号EN使能。使能控制电路460可以包括触发器461。触发器461可以是D触发器。触发器461可以通过其输入端子接收延迟锁相环复位信号DLLRST，通过其时钟端子接收第四内部时钟信号QBCLK1，以及通过其输出端子输出使能信号EN。

图5是示出图4所示的时钟生成电路400的操作的时序图。根据本公开的一个实施例的时钟生成电路400的操作将参考图4和图5如下进行描述。当时钟生成电路400接收时钟信号CLK时，时钟缓冲器410可以向第一分频电路420、缓冲电路430和延迟锁相环电路440提供时钟信号CLK。第一分频电路420可以通过对时钟信号CLK的频率进行分频而生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。使能信号EN可以处于被禁止的状态，以及缓冲电路430可以不向延迟锁相环电路440的延迟电路442提供时钟信号CLK。第二分频电路450也可以保持被去激活的状态。第一分频电路420可以与时钟信号CLK的第一奇数上升沿OD1同步地生成第一内部时钟信号ICLK1的上升沿。第四内部时钟信号QBCLK1可以与第一内部时钟信号ICLK1具有270°的相位差。

当从时钟缓冲器430接收时钟信号CLK时，延迟锁相环电路440的延迟控制电路441可以生成延迟锁相环复位信号DLLRST。延迟控制电路441可以向使能控制电路460提供延迟锁相环复位信号DLLRST。即使延迟锁相环复位信号DLLRST被使能，使能控制电路460也可以使使能信号EN实质上保持被禁止的状态，直到第四内部时钟信号QBCLK1的上升沿被生成为止。当使能信号EN处于被禁止的状态时，缓冲电路430可以不向延迟电路442提供时钟信号CLK并且延迟时钟信号CLKD也可以不被生成。

使能控制电路460可以在第四内部时钟信号QBCLK1的上升沿被生成时将使能信号EN使能。当使能信号EN被使能时，缓冲电路430可以被激活并且缓冲电路430可以向延迟电路442提供时钟信号CLK。延迟电路442可以通过延迟缓冲电路430的输出信号而生成延迟时钟信号CLKD。因为时钟信号CLK不提供给延迟电路442直到使能信号EN被使能为止，所以时钟信号CLK的第一奇数上升沿OD1和第一偶数上升沿EV1可以不提供给延迟电路442。当使能信号EN被使能时，时钟信号CLK的第二奇数上升沿OD2可以通过缓冲电路430而开始提供给延迟电路442，并且延迟电路442可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。在从当时钟信号CLK的第二奇数上升沿OD2被生成时的时间开始的延迟电路442的延迟时间tD之后，可以生成延迟时钟信号CLKD的第一上升沿。

第二分频电路450可以基于延迟时钟信号CLKD生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路450可以与延迟时钟信号CLKD的第一上升沿同步地生成第一内部时钟信号ICLK2的第一上升沿。因此，第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的第一内部时钟信号ICLK1和第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2中的第一内部时钟信号ICLK2两者可以与时钟信号CLK的奇数上升沿同步地被生成，并且使通过第一分频电路420生成的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1同步的时钟信号CLK的沿的序号可以与使通过第二分频电路450生成的第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2同步的时钟信号CLK的沿的序号实质上相同。因此，第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1可以与第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2仅具有固定的相位差(即，与延迟电路442的延迟时间tD相对应的相位差)，以及第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1以及第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2可以具有实质上相同的特性。

图6是示出根据本公开的一个实施例的半导体装置600的配置的图。参考图6，半导体装置600可以包括时钟缓冲器601、第一分频电路610、命令缓冲器602、命令路径电路620、时钟路径电路630、第二分频电路640和命令同步电路650。时钟缓冲器601可以接收时钟信号CLK并且缓冲时钟信号CLK。时钟信号CLK可以与互补时钟信号CLKB一起作为差分信号被输入。时钟信号CLK和互补时钟信号CLKB可以是从半导体装置600的外部提供的系统时钟信号。时钟缓冲器601可以通过对时钟信号CLK和互补时钟信号CLKB进行差分放大而接收时钟信号CLK。第一分频电路610可以从时钟缓冲器601接收时钟信号CLK以及通过对时钟信号CLK进行分频而生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。第一分频电路610可以对时钟信号CLK的频率进行分频，以及生成均具有比时钟信号CLK低的频率的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。第一组内部时钟信号可以包括第一内部时钟信号至第四内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1，并且第一内部时钟信号至第四内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1可以依次具有90°的相位差。在一个实施例中，时钟缓冲器601可以将互补时钟信号CLKB与时钟信号CLK一起提供，并且第一分频电路610可以通过使用时钟信号CLK和互补时钟信号CLKB两者而生成第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。

命令缓冲器602可以接收命令信号CA。命令信号CA可以是从半导体装置600的外部提供的控制信号，使得半导体装置600可以执行多种操作。例如，半导体装置600可以基于命令信号CA执行各种操作，诸如激活操作、预充电操作、目标读取操作、目标写入操作、非目标读取操作、非目标写入操作和刷新操作。命令缓冲器602可以通过使用参考电压VREF而接收命令信号CA。参考电压VREF可以具有与命令信号CA的最大电压电平和最小电压电平之间的中间电平相对应的电压电平。命令缓冲器602可以通过对命令信号CA和参考电压VREF进行差分放大而接收命令信号CA。命令缓冲器602可以向命令路径电路620提供命令信号CA。

命令路径电路620可以接收命令信号CA以及第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1，以及基于命令信号CA以及第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1来生成延迟命令信号DCMD。命令路径电路620可以通过将命令信号CA与第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的至少一个进行同步而生成内部命令信号ICMD，以及通过延迟内部命令信号ICMD而生成延迟命令信号DCMD。例如，命令路径电路620可以通过将命令信号CA与第一内部时钟信号ICLK1进行同步而生成内部命令信号ICMD。命令路径电路620可以与第一内部时钟信号ICLK1同步地锁存命令信号CA，以及通过解码锁存的命令信号而生成内部命令信号ICMD。命令路径电路620可以通过延迟内部命令信号ICMD而生成延迟命令信号DCMD。在一个实施例中，命令路径电路620可以通过将命令信号CA与第二内部时钟信号QCLK1而不是第一内部时钟信号ICLK1进行同步而生成内部命令信号ICMD。在一个实施例中，命令路径电路620可以通过将命令信号CA与第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的至少两个进行同步而生成内部命令信号ICMD。例如，当命令信号CA与时钟信号CLK的奇数沿同步地被发送时，命令路径电路620可以与第一内部时钟信号ICLK1或第二内部时钟信号QCLK1同步地锁存命令信号CA，以及通过解码锁存的命令信号而生成内部奇数命令信号ICMD(OD)。当命令信号CA与时钟信号CLK的偶数沿同步地被发送时，命令路径电路620可以与第三内部时钟信号IBCLK1或第四内部时钟信号QBCLK1同步地锁存命令信号CA，以及通过解码锁存的命令信号而生成内部偶数命令信号ICMD(EV)。命令路径电路620可以通过延迟内部奇数命令信号ICMD(OD)或内部偶数命令信号ICMD(EV)而生成延迟奇数命令信号DCMD(OD)或延迟偶数命令信号DCMD(EV)。

命令路径电路620可以包括命令解码器621和命令延迟电路622。命令解码器621可以被连接至命令缓冲器602，并且可以从命令缓冲器602接收命令信号CA。命令解码器621可以从第一分频电路610接收第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1。命令解码器621可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的至少一个通过对命令信号CA进行同步而锁存命令信号CA。命令解码器621可以通过解码锁存的命令信号而生成内部命令信号ICMD。命令解码器621可以向命令延迟电路622提供内部命令信号ICMD。命令延迟电路622可以从命令解码器621接收内部命令信号ICMD，以及通过延迟内部命令信号ICMD而生成延迟命令信号DCMD。

时钟路径电路630可以被连接至时钟缓冲器601，并且可以从时钟缓冲器601接收时钟信号CLK。时钟路径电路630可以对时钟信号CLK执行延迟锁相操作，以及通过延迟时钟信号而生成延迟时钟信号CLKD。时钟路径电路630可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的至少一个而被激活。时钟路径电路630可以与第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的具有最滞后的相位的内部时钟信号同步地被激活。时钟路径电路630可以接收使能信号EN。时钟路径电路630可以根据使能信号EN是否被使能而被选择性地激活。当时钟路径电路630基于使能信号EN而被激活时，时钟路径电路630可以通过延迟时钟信号CLK而生成延迟时钟信号CLKD。虽然在附图中未示出，但是半导体装置600还可以包括：使能控制电路，其基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的具有最滞后的相位的第四内部时钟信号QBCLK1生成使能信号EN。半导体装置600可以包括图2和图4所示的使能控制电路250和使能控制电路460中的一个。

时钟路径电路630可以包括缓冲电路631和时钟延迟电路632。缓冲电路631可以接收时钟信号CLK和使能信号EN。缓冲电路631可以在使能信号EN被使能时被激活，并且可以缓冲时钟信号CLK。缓冲电路631可以在使能信号EN被禁止时被去激活，并且可以实质上防止时钟信号CLK被提供给时钟延迟电路632。时钟延迟电路632可以被连接至缓冲电路631，并且可以接收缓冲电路631的输出信号。时钟延迟电路632可以通过延迟缓冲电路631的输出信号而生成延迟时钟信号CLKD。时钟延迟电路632可以是对时钟信号CLK执行延迟锁相操作的延迟锁相环电路。图4所示的缓冲电路430和延迟锁相环电路440可以被应用为时钟路径电路630。命令延迟电路622的延迟时间可以与时钟延迟电路632的延迟时间实质上相同。命令延迟电路622的延迟时间可以根据时钟延迟电路632的延迟时间的改变而被改变。

第二分频电路640可以被连接至时钟路径电路630，并且可以从时钟路径电路630接收延迟时钟信号CLKD。第二分频电路640可以通过对延迟时钟信号CLKD进行分频而生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路640可以对延迟时钟信号CLKD的频率进行分频，以及生成均具有比延迟时钟信号CLKD低的频率的第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二组内部时钟信号可以包括第一内部时钟信号至第四内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2，以及第一内部时钟信号至第四内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2可以依次具有90°的相位差。在一个实施例中，第二分频电路640可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个而被选择性地激活。第二分频电路640可以基于第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的具有最滞后的相位的内部时钟信号而被选择性地激活。第二分频电路640还可以接收使能信号EN。第二分频电路640可以根据使能信号EN是否被使能而被选择性地激活。第二分频电路640可以在使能信号EN被使能时被激活，并且可以通过对延迟时钟信号CLKD进行分频而生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。第二分频电路640可以在使能信号EN被禁止时被去激活，并且可以不从延迟时钟信号CLKD生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。

命令同步电路650可以从命令延迟电路622接收延迟命令信号DCMD并且从第二分频电路640接收第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2。命令同步电路650可以通过将延迟命令信号DCMD与第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2中的至少一个进行同步而生成内部控制信号IODT。例如，命令同步电路650可以通过将延迟命令信号DCMD与第一内部时钟信号ICLK2进行同步而生成内部控制信号IODT。在一个实施例中，命令同步电路650可以通过将延迟命令信号DCMD与第二内部时钟信号QCLK2而不是第一内部时钟信号ICLK2进行同步而生成内部控制信号IODT。在一个实施例中，命令同步电路650可以通过将延迟命令信号DCMD与第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2中的两个或更多个进行同步而生成内部控制信号IODT。例如，命令同步电路650可以通过将延迟奇数命令信号DCMD(OD)与第一内部时钟信号ICLK2或第二内部时钟信号QCLK2进行同步而生成内部控制信号IODT。命令同步电路650可以通过将延迟偶数命令信号DCMD(EV)与第三内部时钟信号IBCLK2或第四内部时钟信号QBCLK2进行同步而生成内部控制信号IODT。

命令同步电路650还可以接收延迟信息LT和阻抗信息ODT。半导体装置600还可以包括模式寄存器603，并且模式寄存器603可以向命令同步电路650提供延迟信息LT和阻抗信息ODT。模式寄存器603可以存储与半导体装置600的操作有关的多种参数。延迟信息LT和阻抗信息ODT中的每一个可以是多种参数中的一个。延迟信息LT可以表示直到通过半导体装置600接收命令信号CA以及然后半导体装置600执行与命令信号CA相对应的操作为止的延迟时间。延迟信息LT可以被定义为整数倍的时钟信号CLK。阻抗信息ODT可以包括用于在读取和/或写入操作期间设置半导体装置600中包括的数据电路的阻抗的信息。例如，数据电路可以包括数据发送电路和数据接收电路，以及数据发送电路的阻抗可以在读取和写入操作期间根据阻抗信息ODT来设置，以使得数据电路的发送阻抗和接收阻抗可以被设置。发送阻抗可以表示当数据电路通过数据发送电路输出数据时被设置的数据发送电路的阻抗值。接收阻抗可以表示当数据电路通过数据接收电路接收数据时被设置的数据发送电路的阻抗值。此外，当另一半导体装置或另一数据电路发送和接收数据时，半导体装置600可以执行非目标读取操作或非目标写入操作，并且提供用于另一半导体装置或另一数据电路的读取和写入操作的发送阻抗和接收阻抗，以及数据发送电路的阻抗可以在非目标读取操作或非目标写入操作期间根据阻抗信息ODT而进行设置。

当通过半导体装置600接收的命令信号CA包括指示读取和/或写入操作的信息时，命令同步电路650可以通过与第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2中的至少一个同步地将延迟命令信号DCMD延迟与延迟信息LT相对应的时间而使能内部控制信号IODT，并且在内部控制信号IODT被使能的时段中输出阻抗信息ODT。命令同步电路650可以将与第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1同步并且通过命令路径电路620延迟的延迟命令信号DCMD与通过时钟路径电路630延迟的第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2进行同步，从而将延迟命令信号DCMD从时钟信号CLK的域转换至第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2的域。

半导体装置600还可以包括时钟树660、选通发送电路670、命令树680和数据发送电路690。时钟树660可以接收第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2，并且将第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2分配到多个选通发送电路中。选通发送电路670可以从时钟树660接收第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2，以及从第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2生成数据选通信号对DQS和DQSB。选通发送电路670可以向半导体装置600的外部输出数据选通信号对DQS和DQSB。命令树680可以从命令同步电路650接收内部控制信号IODT。命令树680可以向多个数据发送电路分配内部控制信号IODT。数据发送电路690可以从命令树680接收内部控制信号IODT。数据发送电路690的阻抗可以基于内部控制信号IODT而进行设置，以及数据发送电路690可以向半导体装置600的外部发送从核电路提供的内部数据IND作为数据DQ。从选通发送电路670输出的数据选通信号对DQS和DQSB和从数据发送电路690输出的数据DQ可以彼此同步。

图7是示出根据本公开的一个实施例的半导体装置600的操作的时序图。图7可以示出情况A和情况B两者，在情况A中，第一分频电路610和第二分频电路640分别与时钟信号CLK的具有实质上相同的序号的上升沿同步地生成第一内部时钟信号ICLK1和第一内部时钟信号ICLK2，以及在情况B中，第一分频电路610与时钟信号CLK的奇数上升沿OD同步地生成第一内部时钟信号ICLK1，而第二分频电路640与时钟信号CLK的偶数上升沿EV同步地生成第一内部时钟信号ICLK2。在情况A中，命令同步电路650可以通过将延迟命令信号DCMD与第一内部时钟信号ICLK2同步而在与延迟信息LT相对应的时间之后生成内部控制信号IODT。在情况B中，因为命令同步电路650将延迟命令信号DCMD与同步于时钟信号CLK的偶数上升沿而生成的第一内部时钟信号ICLK2同步，所以与情况A中延迟命令信号DCMD与第一内部时钟信号ICLK2同步的时序相比，情况B中延迟命令信号DCMD与第一内部时钟信号ICLK2同步的时序可以提前时钟信号CLK的一个周期(1tCK)。当延迟命令信号DCMD的同步时序提前时，内部控制信号IODT可以在与延迟信息LT相对应的时间之前被使能，以及数据发送电路690的操作时序可以比正常时序早。因此，可能发生数据发送电路690向外部输出错误数据的异常操作。半导体装置600可以基于通过第一分频电路610生成的第一组内部时钟信号ICLK1、QCLK1、IBCLK1和QBCLK1中的一个来调整第二分频电路640生成第二组内部时钟信号ICLK2、QCLK2、IBCLK2和QBCLK2的时序，并且导致第一组和第二组中的所有内部时钟信号与时钟信号CLK的具有实质上相同的序号的上升沿同步地被生成，从而实质上防止数据发送电路690的异常操作。

本公开所属领域的技术人员将了解，本公开可以以其他特定形式执行而没有改变其技术精神或实质特征。因此，上述实施例在所有方面是说明性的，而不是限制性的。本公开的范围由提供的权利要求而不是具体实施方式限定，并且应该理解，从权利要求及其等同构思的含义和范围得出的所有的改变或修改形式被包括在本公开的范围中。

Claims (20)

1.一种时钟生成电路，包括：

第一分频电路，其通过对时钟信号进行分频而生成第一组内部时钟信号；

内部电路，其基于使能信号通过延迟所述时钟信号而生成延迟时钟信号；

第二分频电路，其通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号；以及

使能控制电路，其基于所述第一组内部时钟信号中的一个内部时钟信号来生成所述使能信号。

2.根据权利要求1所述的时钟生成电路，其中，所述内部电路包括：

缓冲电路，其基于所述使能信号缓冲所述时钟信号；以及

延迟电路，其通过延迟所述缓冲电路的输出信号而生成所述延迟时钟信号。

3.根据权利要求1所述的时钟生成电路，其中，所述使能控制电路：基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号来生成所述使能信号。

4.根据权利要求1所述的时钟生成电路，其中，所述第一组内部时钟信号包括顺序地具有90°的相位差的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，以及

其中，所述使能控制电路与所述第四内部时钟信号的上升沿同步地使能所述使能信号。

5.根据权利要求1所述的时钟生成电路，其中，所述第二分频电路基于所述使能信号而被激活。

6.一种时钟生成电路，包括：

第一分频电路，其通过对时钟信号进行分频而生成第一组内部时钟信号；

缓冲电路，其基于使能信号缓冲所述时钟信号；

延迟锁相环电路，其通过延迟所述缓冲电路的输出信号而生成延迟时钟信号；

第二分频电路，其通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号；以及

使能控制电路，其基于延迟锁相环复位信号和所述第一组内部时钟信号中的一个内部时钟信号来生成所述使能信号。

7.根据权利要求6所述的时钟生成电路，其中，所述延迟锁相环电路基于所述延迟锁相环复位信号而被激活。

8.根据权利要求6所述的时钟生成电路，其中，所述延迟锁相环电路包括：

延迟电路，其通过延迟所述缓冲电路的所述输出信号而生成所述延迟时钟信号；以及

延迟控制电路，其：基于所述时钟信号生成所述延迟锁相环复位信号以及改变所述延迟电路的延迟时间。

9.根据权利要求6所述的时钟生成电路，其中，所述第二分频电路基于所述使能信号而被激活。

10.根据权利要求6所述的时钟生成电路，其中，所述使能控制电路基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号来生成所述使能信号。

11.根据权利要求6所述的时钟生成电路，其中，所述使能控制电路与所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号的上升沿同步地输出所述延迟锁相环复位信号作为所述使能信号。

12.根据权利要求6所述的时钟生成电路，其中，所述第一组内部时钟信号包括顺序地具有90°的相位差的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，以及

其中，所述使能控制电路：与所述第四内部时钟信号同步地输出所述延迟锁相环复位信号作为所述使能信号。

13.一种半导体装置，包括：

第一分频电路，其通过对时钟信号进行分频而生成第一组内部时钟信号；

命令路径电路，其：通过将命令信号与所述第一组内部时钟信号中的至少一个进行同步而生成内部命令信号，以及通过延迟所述内部命令信号而生成延迟命令信号；

时钟路径电路，其：基于所述第一组内部时钟信号中的一个内部时钟信号而激活，以及通过延迟所述时钟信号的相位而生成延迟时钟信号；

第二分频电路，其通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号；以及

命令同步电路，其通过将所述延迟命令信号与所述第二组内部时钟信号中的至少一个进行同步而生成内部控制信号。

14.根据权利要求13所述的半导体装置，其中，所述命令路径电路包括：

命令解码器，其：通过与所述第一组内部时钟信号中的至少一个同步地解码所述命令信号而生成所述内部命令信号；以及

命令延迟电路，其通过延迟所述内部命令信号而生成所述延迟命令信号。

15.根据权利要求13所述的半导体装置，其中，所述时钟路径电路基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号而被激活。

16.根据权利要求13所述的半导体装置，其中，所述第一组内部时钟信号包括顺序地具有90°的相位差的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，以及

其中，所述时钟路径电路与所述第四内部时钟信号同步地被激活。

17.根据权利要求13所述的半导体装置，其中，所述第二分频电路基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号而被激活。

18.根据权利要求13所述的半导体装置，还包括：

使能控制电路，其基于所述第一组内部时钟信号中的至少一个来生成使能信号。

19.根据权利要求18所述的半导体装置，其中，所述时钟路径电路包括：

缓冲电路，其：基于所述使能信号而激活，以及缓冲所述时钟信号；以及

时钟延迟电路，其通过延迟所述缓冲电路的输出信号而生成所述延迟时钟信号。

20.根据权利要求18所述的半导体装置，其中，所述第二分频电路基于所述使能信号而被激活。