JP5209289B2 - 半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体メモリアレイにおける選択されたビット線と非選択のビット線とのセンス回路への切り替え接続に係り、詳しくは、センス回路のセンス線と参照データ線との容量バランスを最大限に保ち、且つ、接続に要する素子の増加を最小限に抑えてセンス線、参照データ線に切り替え接続する切り替え回路を具備したセンス回路を含む半導体記憶装置に関する。

特許文献１（従来の技術）に記載されているように、不揮発性半導体メモリにおいて、メモリアレイを構成する複数のビット線の１つはメインビット線の１つに選択的に接続され、且つ、複数のメインビット線の１つは、データ線の１つに選択的に接続されている。また、センス回路を構成する差動増幅器のセンス信号入力端は、データ線に接続されるセンス線と接続され、参照信号入力端は、参照センス線にそれぞれ接続され、メモリセルから読み出されたデータを確定している。

センス回路を構成する差動増幅器において、読み出し速度やノイズに対する耐性の観点から、参照センス線の容量をセンス線の容量に正確に合わせ、容量バランスをとることが重要となる。ところが、ダミー容量を用いて、参照センス線の容量をセンス線の容量に合わせようとすると、容量を正確に合わせることが難しく、容量が配置される場所が違うためノイズに弱くなり、且つ、面積的なディメリットが生じる、などの問題がある。

このため特許文献１には、第１、第２メモリセルが配置されたメモリアレイと、第１、第２メモリセルのデータが伝達される配線群を含む第１、第２カラムツリーとを設け、第１メモリセルが選択されると第１カラムツリー側を差動増幅器のセンス信号入力端に結合させ、第２カラムツリー側を参照信号入力端に結合させて容量バランスを得る構成が記載されている。次にこの構成について説明する。
特開２００２−８３８６号公報

図２は、差動増幅器の入力端の容量バランスを得るメモリアレイ構成を示すメモリブロック図である。図２において、第１カラムツリーは、第１のメモリセルのデータが伝達される配線群として、第１中間データ線ＩＤＬ０１、メインビット線ＭＢＬ０−０１、ＭＢＬ１−０１、およびビット線Ｂｉ：ＢＬ０、１、４、５、Ｂｊ：ＢＬ０、１、４、５を含んでいる。これらビット線ＢＬには、メモリセル（図示せず）が接続されている。Ｂｉ、Ｂｊはブロックを表している。

第２カラムツリーは、他のメモリセルのデータが伝達される配線群として、第２中間データ線ＩＤＬ２３、メインビット線ＭＢＬ０−２３、ＭＢＬ１−２３、およびビット線Ｂｉ：ＢＬ２、３、６、７、Ｂｊ：ＢＬ２、３、６、７を含んでいる。これらビット線ＢＬには、第１カラムツリーの場合と同様、メモリセルが接続されている。

カラム切り替えゲート０１０１は、第１カラムツリー内のメモリセルが読み出されたとき、第１カラム切り替え信号ＳＷ０１に応答して、第１カラムツリーをデータ線ＤＬに結合させるとともに、第２カラムツリーを参照データ線ＲＤＬに結合させる。また、第２カラムツリー内のメモリセルが読み出されたとき、第２カラム切り替え信号ＳＷ２３に応答して、第２カラムツリーをデータ線ＤＬに結合させるとともに、第１カラムツリーを参照データ線ＲＤＬに結合させる。

また、データ線ＤＬは、センス回路内の差動増幅器のセンス信号入力端側に結合され、参照データ線ＲＤＬは、参照信号入力端側に結合されている。センス回路については、次に説明する。このように、第１、第２カラムツリーのうち、読み出し選択されたメモリセルを含むカラムツリーがデータ線ＤＬに結合され、他方の非選択カラムツリーが参照データ線ＲＤＬに結合される。第１、第２カラムツリーの構成は同様であるからツリーの容量は同様となり、データ線ＤＬに付加される容量と参照データ線ＲＤＬに付加される容量とを等しくできる。

図３は、センスアンプ回路を示す回路図である。図３において、センスアンプ回路２００は、図２のデータ線ＤＬと参照データ線ＲＤＬとに接続されて読み出されたデータを確定する回路であって、データ線ＤＬの電位が所定の電位を超えないよう所定のバイアスを加えて制御する分離回路５０−２と、センス線ＳＡとデータ線ＤＬ及び参照センス線ＲＳＡと参照データ線ＲＤＬの負荷となる負荷回路３０−２と、センス線ＳＡと参照センス線ＲＳＡとの間の微小な電位差を増幅して読み出されたデータを確定する差動増幅器２０と、差動増幅器２０で確定したデータをバッファする出力バッファ回路１０とを有している。

分離回路５０−２の分離用ＮＭＯＳトランジスタ５１、５２のゲートは共にバイアス線ＢＩＡＳに接続され、ＮＭＯＳトランジスタ５１のソースは参照データ線ＲＤＬに、ＮＭＯＳトランジスタ５２のソースはデータ線ＤＬにそれぞれ接続されている。またＮＭＯＳトランジスタ５１のソースはＮＭＯＳトランジスタ５６のドレインと接続され、ＮＭＯＳトランジスタ５６のソースは接地され、ゲートは基準電位信号線ＶＲＥＦに接続されている。分離回路５０−２は、さらにイコライズ用ＮＭＯＳトランジスタ５４を有し、その両端は容量バランス用ＮＭＯＳトランジスタ５３、５５にそれぞれ接続され、ゲートはイコライズ信号線ＥＱに接続されている。容量バランス用ＮＭＯＳトランジスタ５３、５５の各ソース、ドレインは互いにショートされ、参照データ線ＲＤＬとデータ線ＤＬにそれぞれ接続されている。また参照データ線ＲＤＬには、参照電流源（図示されず）が接続されている。

負荷回路３０−２の負荷を構成するＰＭＯＳトランジスタ３５〜３８において、ＰＭＯＳトランジスタ３５のソースは電源線ＶＣＣに接続され、ゲートとドレインはＰＭＯＳトランジスタ３６のソースに接続されている。ＰＭＯＳトランジスタ３６のゲートはロードイネーブル信号線ＬＯＡＤＥＮに接続され、ドレインは分離用ＮＭＯＳトランジスタ５１のドレインに接続されている。同様に、ＰＭＯＳトランジスタ３７のソースは電源線ＶＣＣに接続され、ゲートとドレインはＰＭＯＳトランジスタ３８のソースに接続されている。ＰＭＯＳトランジスタ３８のゲートはロードイネーブル信号線ＬＯＡＤＥＮに接続され、ドレインは分離用ＮＭＯＳトランジスタ５２のドレインに接続されている。

ＰＭＯＳトランジスタ３１のソースとＰＭＯＳトランジスタ３６のソースとは電源線ＶＣＣに接続され、互いのゲートはノットイネーブル信号線ｎＥＮに接続されている。さらにＰＭＯＳトランジスタ３１のドレインはＰＭＯＳトランジスタ３２のソースに、ＰＭＯＳトランジスタ３３のドレインはＰＭＯＳトランジスタ３４のソースに接続されている。ＰＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３４のゲートはＰＭＯＳトランジスタ３２のドレインに接続されてミラー回路を構成し、さらに分離用ＮＭＯＳトランジスタ５１のドレイン側に接続されている。ＰＭＯＳトランジスタ３４のドレインは分離用ＮＭＯＳトランジスタ５２のドレイン側に接続されている。

また負荷回路３０−２はイコライズ用ＰＭＯＳトランジスタ４０を有し、その両端は容量バランス用ＰＭＯＳトランジスタ３９、４１にそれぞれ接続され、ゲートはノットイコライズ信号線ｎＥＱに接続されている。容量バランス用ＰＭＯＳトランジスタ３９、４１の各ソース、ドレインは互いにショートされ、分離用ＮＭＯＳトランジスタ５１、５２のドレイン側に接続されている。負荷回路３０はさらに容量バランス用ＰＭＯＳトランジスタ４２〜４４を有し、容量バランス用ＰＭＯＳトランジスタ４２、４３の各ソース、ドレインは互いにショートされてＰＭＯＳトランジスタ３６のドレインとＮＭＯＳトランジスタ５１のドレイン間、及びＰＭＯＳトランジスタ３８のドレインとＮＭＯＳトランジスタ５２のドレイン間にそれぞれ接続され、互いのゲートはＰＭＯＳトランジスタ３８のドレインに接続されている。同様に、ＰＭＯＳトランジスタ４４のソース、ドレインは互いにショートされて電源線ＶＣＣに接続され、ゲートはＰＭＯＳトランジスタ４２、４３の接続ノードに接続されている。

差動増幅器２０のＰＭＯＳトランジスタ２１のソースは電源線ＶＣＣに接続され、ゲートはノットイネーブル信号線ｎＥＮに接続されている。ＰＭＯＳトランジスタ２２、２４のソースは共にＰＭＯＳトランジスタ２１のドレインに接続され、ドレインはＮＭＯＳトランジスタ２３、２５のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタ２２、２４のゲートは、それぞれセンス線ＳＡと参照センス線ＲＳＡを介してＰＭＯＳトランジスタ３８、３６のドレインに接続されている。また、ＮＭＯＳトランジスタ２３、２５のソースは接地され、互いのゲートがＮＭＯＳトランジスタ２５のドレインに接続されてミラー回路を構成している。イコライズ用ＮＭＯＳトランジスタ２６の両端はＰＭＯＳトランジスタ２２、２４のドレインにそれぞれ接続され、ゲートはイコライズ信号線ＥＱに接続されている。

出力バッファ回路１０は、インバータ１１の入力端がＰＭＯＳトランジスタ２２のドレインとＮＭＯＳトランジスタ２３のドレインとの接続ノードに接続され、出力端が出力信号線ｎＳＡＯＵＴに接続されている。

次に読み出し動作について説明する。図２において、第１カラム選択デコーダ０１０２は、カラム選択用内部アドレス信号をデコードし、複数の第１カラム選択信号Ｂｉ：Ｈ０〜３、Ｂｊ：Ｈ０〜３の１つを選択して活性化する。これにより、第１カラムゲート０１０３Ｂｉ：０、０１０３−Ｂｊ：１中の１つのゲートがオンし、ビット線Ｂｉ：ＢＬ０〜３、Ｂｊ：ＢＬ０〜３の１つがメインビット線ＭＢＬ０−０１、又はＭＢＬ０−２３に接続される。同時に第１カラムゲート０１０３−Ｂｉ：１、０１０３−Ｂｊ：１中の１つのゲートがオンし、ビット線Ｂｉ：ＢＬ４〜７、Ｂｊ：ＢＬ４〜７の１つがメインビット線ＭＢＬ１−０１、又はＭＢＬ１−２３に接続される。

第２カラム選択デコーダ０１０４は、カラム選択用内部アドレス信号をデコードし、複数の第２カラム選択信号Ｄ０、Ｄ１の１つを選択して活性化する。これにより、第２カラムゲート０１０５中の２つのゲートが同時にオンし、メインビット線ＭＢＬ０−０１、ＭＢＬ１−０１の１つが第１中間データ線ＩＤＬ０１に接続され、同時にメインビットＭＢＬ０−２３、ＭＢＬ１−２３の１つが第２中間データ線ＩＤＬ２３に接続される。

カラム切り替え選択デコーダ０１６０は、カラム選択用内部アドレス信号をデコードし、第１カラム切り替え信号ＳＷ０１、ＳＷ２３の１つを選択する。

切り替え信号ＳＷ０１、ＳＷ２３は、第１カラムツリー内のメモリセルが選択されたとき、切り替え信号ＳＷ０１がハイ、切り替え信号ＳＷ２３がローとなる。これにより、第１中間データ線ＩＤＬ０１がデータ線ＤＬに接続されると共に、第２中間データ線ＩＤＬ２３が参照データ線ＲＤＬに接続される。

また、第２カラムツリー内のメモリセルが選択されたとき、反対に切り替え信号ＳＷ０１がロー、切り替え信号ＳＷ２３がハイとなる。これにより、第２中間データ線ＩＤＬ２３がデータ線ＤＬに接続されると共に、第１中間データ線ＩＤＬ０１が参照データ線ＲＤＬに接続される。これにより読み出し選択されたメモリセルを含むカラムツリーがデータ線ＤＬに結合されてメモリセルのデータ信号が伝達され、他方の非選択カラムツリーが参照データ線ＲＤＬに結合されて容量バランスがとられている。

図３において、分離回路５０−２の分離用ＮＭＯＳトランジスタ５１のソースは参照データ線ＲＤＬに、分離用ＮＭＯＳトランジスタ５２のソースはデータ線ＤＬにそれぞれ接続されて、読み出しデータ信号を受信する。読み出しデータ信号の受信に先立ち、分離回路５０−２、負荷回路３０−２、及び差動増幅器２０のイコライズ用ＮＭＯＳトランジスタ５４、ＰＭＯＳトランジスタ４０、及びＮＭＯＳトランジスタ２６のゲートは、イコライズ信号又はノットイコライズ信号を受信して、それぞれの各ノードの電位を等電位に設定する。この場合、容量バランス用ＰＭＯＳトランジスタ４２〜４４のゲート容量は、ミラー回路を構成しているＰＭＯＳトランジスタ３２、３４のゲート容量と等価となるよう設定され、負荷回路３０−２の配線に付随する容量をバランスさせている。

選択されたメモリセルが、データ“１”を保有するオンセルである場合、その読み出しデータ信号はデータ線ＤＬを経由してセンス線ＳＡに伝達される。参照データ線ＲＤＬに接続されている参照電流源は、オンセルが流す電流量の半分に設定されているため、それぞれ分離用ＮＭＯＳトランジスタ５１、５２を介することによって増幅され、負荷回路３０−２においてセンス線ＳＡがローレベル、参照センス線ＲＳＡがハイレベルとなる。この電位差が差動増幅器２０によって増幅され、出力バッファ回路１０を介して出力信号線ｎＳＡＯＵＴにデータ“１”として出力される。

選択されたメモリセルが、データ“０”を保有するオンセルである場合は、メモリセルは電流を流さないため、データ線ＤＬの電位は参照データ線ＲＤＬの電位より高くなる。これらの電位は、分離用ＮＭＯＳトランジスタ５１、５２を介することによって増幅され、負荷回路３０−２においてセンス線ＳＡがハイレベル、参照センス線ＲＳＡがローレベルとなる。この電位差が差動増幅器２０によって増幅され、出力バッファ回路１０を介して出力信号線ｎＳＡＯＵＴにデータ“０”として出力される。

ところでこの構成によると、カラム切り替えゲート０１０１が、各第１、第２カラムツリーとセンス回路２００との間毎に配置されるため、カラム切り替えゲート用の独立した回路が必要となり、そのためのレイアウトエリアも必要となる。このため、回路の増大とチップ面積の増大から、設計及びチップのコストが増加する要因となっている。

本発明は、このような問題を解決するためになされたものであり、その目的は、センス線、参照データ線の容量バランスを最大限に保ち、切り替え回路の増大とチップ面積の増大を最小限に抑えたカラム切り替え機能を持つセンス回路を有する半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、データを記憶する第１、第２メモリセルが配置されたメモリセルアレイと、第１メモリセルのデータが伝達される配線群を含む第１カラムツリーと、第２メモリセルのデータが伝達される配線群を含む第２カラムツリーと、第１メモリセルが選択されたとき、第１カラムツリーを入力側に結合させると共に２カラムツリーを参照側に結合させ、第２メモリセルが選択されたとき、第２カラムツリーを入力側に結合させると共に第１カラムツリーを参照側に結合させるカラム切り替え機能を具備するセンス回路と、を有する半導体記憶装置であって、センス回路は、第１及び第２カラムツリーに接続された第１及び第２データ線の電位が所定の電位を超えないよう所定のバイアスを加えて制御する分離回路と、第１、第２データ線と入力側のセンス線及び参照側の参照センス線の負荷として動作する負荷回路と、センス線と参照センス線との電位差を増幅してメモリセルから読み出されたデータを確定する差動増幅器と、差動増幅器で確定したデータをバッファする出力バッファ回路とを有し、負荷回路は、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタの一端が参照センス線に接続され、第３ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタの一端がセンス線に接続され、第１ＰＭＯＳトランジスタと第３ＰＭＯＳトランジスタの他端が第２データ線と接続され、第２ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタの他端が第１データ線と接続され、第１ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタのゲートが第１カラム切換信号線に接続され、第２ＰＭＯＳトランジスタと第３ＰＭＯＳトランジスタのゲートが第２カラム切換信号線に接続されるカラム切り替え回路を含み、カラム切り替え回路は、メモリセルの読み出しにおいて、第１及び第２カラム切換信号を受信し、第１カラムツリーのメモリセルが選択されると第１カラムツリーの第１データ線をセンス線と接続し、第２カラムツリーの第２データ線を参照センス線と接続し、第２カラムツリーのメモリセルが選択されると第２カラムツリーの第２データ線をセンス線と接続し、第１カラムツリーの第１データ線を参照センス線と接続することを特徴とする。

本発明の半導体記憶装置のカラム切り替え回路は、データの読み出しに先行して第１カラム切換信号線及び第２カラム切換信号線からイコライズ信号を受信し、センス線と参照センス線の電位を等電位とするイコライズ回路として動作することを特徴とする。

本発明によれば、センス回路が具備するカラム切り替え回路がイコライズ回路としても動作するため、回路の増大とチップ面積の増大を最小限に抑え、高速でノイズに強い読み出し動作が可能な半導体記憶装置を得ることができる。

本発明による半導体記憶装置の実施の形態について、図を用いて説明する。図１は、本発明によるセンス回路を示す回路図である。図１において、センス回路１００は、次に示す第１及び第２カラムツリーに接続された第１、第２データ線ＤＬ１、２に接続され、読み出されたデータを確定する回路であって、第１、第２データ線ＤＬ１、２の電位が所定の電位を超えないよう所定のバイアスを加えて制御する分離回路５０−１と、第１データ線ＤＬとセンス線ＳＡ及び第２データ線ＤＬ２と参照センス線ＲＳＡの負荷となる負荷回路３０−１と、センス線ＳＡと参照センス線ＲＳＡとの間の微小な電位差を増幅して読み出されたデータを確定する差動増幅器２０と、差動増幅器２０で確定したデータをバッファする出力バッファ回路１０とを有している。

本発明においては、図２におけるカラム切り替えゲート０１０１が無くなり、同様の機能はセンス回路に含まれるため、参照データ線ＲＤＬはデータ線として機能することになる。これにより、第１及び第２カラムツリーは、それぞれ第１データ線ＤＬ１、及び第２データ線ＤＬ２に接続されることになる。また、参照データ線ＲＤＬに接続されていた参照電流源（図示されず）も図２から無くなり、センス回路に含まれている。

再び図１において、分離回路５０−１は、ＮＭＯＳトランジスタ５７、５８のドレインが、それぞれ第２データ線ＤＬ２、及び第１データ線ＤＬ１に接続され、ソースがＮＭＯＳトランジスタ５６のドレインに接続され、ＮＭＯＳトランジスタ５７、５８のゲートは、ノットリファレンス信号線ｎＲＥＦ及びリファレンス信号線ＲＥＦに接続されているところが図３の分離回路５０−２と異なっている。

負荷回路３０−１は、カラム切り替え回路４９を有し、替りにイコライズ用ＰＭＯＳトランジスタ４０及び容量バランス用ＰＭＯＳトランジスタ３９、４１が無くなっているところが図３の負荷回路３０−２と異なっている。差動増幅器２０と出力バッファ回路１０とは、図２と同じであるため説明を省略する。

カラム切り替え回路４９において、第１ＰＭＯＳトランジスタ４５と第２ＰＭＯＳトランジスタ４６の一端が参照センス線ＲＳＡに接続され、第３ＰＭＯＳトランジスタ４７と第４ＰＭＯＳトランジスタ４８の一端がセンス線ＳＡに接続されている。第１ＰＭＯＳトランジスタ４５と第３ＰＭＯＳトランジスタ４７の他端は第２データ線ＤＬ２と接続され、第２ＰＭＯＳトランジスタ４６と第４ＰＭＯＳトランジスタ４８の他端は第１データ線ＤＬ１と接続されている。第１ＰＭＯＳトランジスタ４５と第４ＰＭＯＳトランジスタ４８のゲートは第１のカラム切換信号線ＳＥＬ１に接続され、第２ＰＭＯＳトランジスタ４６と第３ＰＭＯＳトランジスタ４７のゲートは第２のカラム切換信号線ＳＥＬ２に接続される。

次に読み出し動作について説明する。図１において、分離回路５０−１の分離用ＮＭＯＳトランジスタ５１、５２のソースは、第２データ線ＤＬ２、及び第１データ線ＤＬ１にそれぞれ接続されて、読み出しデータ信号を受信する。読み出しデータ信号の受信に先立ち、分離回路５０−１、及び差動増幅器２０のイコライズ用ＮＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ２６のゲートは、イコライズ信号を受信して、それぞれの各ノードの電位を等電位に設定する。負荷回路３０−１のイコライズ動作については、カラム切り替え回路４９において説明する。容量バランス用ＰＭＯＳトランジスタ４２〜４４のゲート容量は、ミラー回路を構成しているＰＭＯＳトランジスタ３２、３４のゲート容量と等価となるよう設定され、負荷回路３０−１の配線に付随する容量をバランスさせている。

データの読み出しにおいて、カラム切り替え回路４９は、第１カラムツリーのメモリセルが選択されると、第１カラム切換信号線ＳＥＬ１からローレベルの第１カラム切換信号を受信し、第２カラム切換信号線ＳＥＬ２からハイレベルの第２カラム切換信号を受信する。これにより第１ＰＭＯＳトランジスタ４５と第４ＰＭＯＳトランジスタ４８がオンし、第１データ線ＤＬ１はセンス線ＳＡに、第２データ線ＤＬ２は参照センス線ＲＳＡにそれぞれ接続される。

第２カラムツリーのメモリセルが選択されると、第１カラム切換信号線ＳＥＬ１からハイレベルの第１カラム切換信号を受信し、第２カラム切換信号線ＳＥＬ２からローレベルの第２カラム切換信号を受信する。これにより第２ＰＭＯＳトランジスタ４６と第３ＰＭＯＳトランジスタ４７がオンし、第１データ線ＤＬ１は参照センス線ＲＳＡに、第２データ線ＤＬ２はセンス線ＳＡにそれぞれ接続される。

このように、選択されたメモリセルが、データ“１”を保有しているか、“０”を保有しているかに関わらず、選択されたカラムツリーのデータ線は常にセンス線ＳＡに接続され、非選択されたカラムツリーのデータ線は参照センス線ＲＳＡに接続され、センス線ＳＡと参照センス線ＲＳＡとの容量バランスが均等に保たれる。

このためメモリセルのデータが“１”、“０”に係らず、読み出しデータ信号は、各データ線ＤＬ及び分離用ＮＭＯＳトランジスタ５１、５２を経由して、センス線ＳＡに伝達される。参照データ線ＲＤＬには、参照電流源（図示されず）が接続されており、この参照電流源は、オンセルが流す電流量の半分に設定されているため、負荷回路３０−１にデータ“１”の読み出しデータ信号が入力されると、センス線ＳＡがローレベル、参照センス線ＲＳＡがハイレベルとなる。また、データの読み出しデータ信号“０”が入力されると、センス線ＳＡがハイレベル、参照センス線ＲＳＡがローレベルとなる。この電位差が差動増幅器２０によって増幅され、出力バッファ回路１０を介して出力信号線ｎＳＡＯＵＴにデータ“１”又は“０”として出力される。

次に、カラム切り替え回路４９のイコライズ動作において、カラム切り替え回路４９は、第１カラム切換信号線ＳＥＬ１及び第２カラム切換信号線ＳＥＬ２から共にローレベルのイコライズ信号を受信し、ＰＭＯＳトランジスタ４５−４８をオンする。これにより負荷回路３０−１の全てのノードの電位は等電位に設定される。

以上説明したように、本発明によると、センス回路の負荷回路が具備するカラム切り替え回路がイコライズ回路としても動作するため、センス線、参照データ線の容量バランスを最大限に保ち、且つ、選択に要する素子の増加を最小限に抑えることができるため、回路の増大とチップ面積の増大を最小限に抑えることが可能となる。これにより、高速でノイズに強い読み出し動作が可能な半導体記憶装置を得ることができる。

本発明によるセンス回路を示す回路図。 差動増幅器の入力端の容量バランスを得るメモリアレイ構成を示すメモリブロック図。 従来のセンスアンプ回路を示す回路図。

符号の説明

１０ 出力バッファ回路
１１ インバータ
２０ 差動増幅器
２１、２２、２４ ＰＭＯＳトランジスタ
２３、２５ ＮＭＯＳトランジスタ
３０−１、２ 負荷回路
３１−４８ ＰＭＯＳトランジスタ
５０−１、２ 分離回路
５１−５８ ＮＭＯＳトランジスタ
１００、２００ センス回路
ＳＡ センス線
ＲＳＡ 参照センス線
ＤＬＤ データ線
ＤＬ１ 第１データ線
ＤＬ２ 第２データ線
ＲＤＬ 参照データ線
ＳＥＬ１ 第１カラム切換信号線
ＳＥＬ２ 第２カラム切換信号線
ＢＩＡＳ バイアス線
ｎＥＮ ノットイネーブル信号線
ＥＱ イコライズ信号線
ｎＥＱ ノットイコライズ信号線
ＶＲＥＦ 基準電位信号線
ＲＥＦ リファレンス信号線
ｎＲＥＦ ノットリファレンス信号線
ＬＯＡＤＥＮ ロードイネーブル信号線
ＶＣＣ 電源線

Claims (1)

1. データを記憶する第１、第２メモリセルが配置されたメモリセルアレイと、
   前記第１メモリセルのデータが伝達される配線群を含む第１カラムツリーと、
   前記第２メモリセルのデータが伝達される配線群を含む第２カラムツリーと、
   前記第１メモリセルが選択されたとき、前記第１カラムツリーを入力側に結合させると共に前記２カラムツリーを参照側に結合させ、
   前記第２メモリセルが選択されたとき、前記第２カラムツリーを前記入力側に結合させると共に前記第１カラムツリーを前記参照側に結合させるカラム切り替え機能を具備するセンス回路と、を有する半導体記憶装置であって、
   前記センス回路は、前記第１及び第２カラムツリーに接続された第１及び第２データ線の電位が所定の電位を超えないよう所定のバイアスを加えて制御する分離回路と、前記第１、第２データ線と前記入力側のセンス線及び前記参照側の参照センス線の負荷として動作する負荷回路と、前記センス線と前記参照センス線との電位差を増幅して前記メモリセルから読み出されたデータを確定する差動増幅器と、前記差動増幅器で確定した前記データをバッファする出力バッファ回路とを有し、
   前記負荷回路は、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタの一端が前記参照センス線に接続され、第３ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタの一端が前記センス線に接続され、前記第１ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタの他端が前記第２データ線と接続され、前記第２ＰＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタの他端が前記第１データ線と接続され、前記第１ＰＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタのゲートが第１カラム切換信号線に接続され、前記第２ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタのゲートが第２カラム切換信号線に接続されるカラム切り替え回路を含み、
   前記カラム切り替え回路は、前記メモリセルの読み出しにおいて、第１及び第２カラム切換信号を受信し、前記第１カラムツリーの前記メモリセルが選択されると前記第１カラムツリーの前記第１データ線を前記センス線と接続し、前記第２カラムツリーの前記第２データ線を前記参照センス線と接続し、前記第２カラムツリーの前記メモリセルが選択されると前記第２カラムツリーの第２データ線を前記センス線と接続し、前記第１カラムツリーの第１データ線を前記参照センス線と接続し、
   前記カラム切り替え回路は、前記データの読み出しに先行して前記第１カラム切換信号線及び前記第２カラム切換信号線からイコライズ信号を受信し、前記センス線と前記参照センス線の電位を等電位とするイコライズ回路として動作することを特徴とする半導体記憶装置。

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