WO2010109553A1 - インターフェイス回路 - Google Patents

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WO2010109553A1
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clock
differential
transmission
circuit
interface circuit
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小松義英
江渕剛志
有馬幸生
岩田徹
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パナソニック株式会社
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    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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    • H—ELECTRICITY
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    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0298—Arrangement for terminating transmission lines

Definitions

  • the present invention relates to an interface circuit, and more particularly to an interface circuit for performing bidirectional data communication between a host device and a sub device such as a memory card by a differential method capable of high-speed transmission.
  • the host side manages the timing including the clock latency of the entire communication system in order to simplify the memory side circuit and reduce the cost. It is a method to do.
  • the memory side has a simple configuration in which data is captured by an input clock without adjusting timing.
  • the present invention eliminates the problem of clock and data latency in a bidirectional data transmission between a host device and a sub device even when the clock source exists only in the host device, and enables stable high speed transmission.
  • the purpose is to realize data transmission.
  • the present invention provides a first LSI mounted on a host device as a first reference clock as an interface circuit for executing bidirectional data transmission between the host device and a sub-device such as a memory card.
  • a first clock generation circuit for generating a first reference clock for the sub-device, and a first reference clock for generating the first transmission clock and the first reception clock separately; Is converted into a differential clock and output to the sub device using the differential driver and the first transmission clock, and the parallel data is converted into a differential serial signal and output to the sub device.
  • 1 transmission circuit block and a first reception circuit block that receives a differential serial signal from a sub-device and converts it to parallel data after adjusting the timing using a first reception clock. It is equipped with a door.
  • the second LSI mounted on the sub device receives the differential clock from the host device and converts it to the third reference clock, and the second LSI based on the third reference clock.
  • the parallel data is converted into a differential serial signal and directed to the host device.
  • the first transmission clock and the first reception clock are individually generated based on the first reference clock.
  • a second reference clock for the sub device is generated based on the first reference clock, converted into a differential clock, and transmitted from the host device to the sub device.
  • the received differential clock is converted into a third reference clock, and a second transmission clock and a second reception clock are individually generated based on the third reference clock.
  • the first clock generation circuit is a multiphase clock generation circuit that outputs a multiphase clock, and the bandwidths of the first transmission clock and the first reception clock can be set in different ranges.
  • the second clock generation circuit is a multiphase clock generation circuit that outputs a multiphase clock, and the second transmission clock and the second clock generation circuit are configured to be dynamically changeable. It is preferable that the bandwidth of the reception clock is configured to be set in a different range or dynamically changeable.
  • the first LSI includes a bias circuit having an output connected in the middle of a termination resistor connected between the first input / output terminal pair, and the bias circuit does not perform at least data transmission. In the period, it is preferable to maintain the common potential at a predetermined potential.
  • the operation timing can be guaranteed on each of the host device side and the sub device side, and stable bidirectional data transmission can be realized.
  • FIG. 1 is a diagram showing a configuration including an interface circuit according to the present embodiment.
  • the interface circuit according to the present embodiment is for realizing a communication method for executing bidirectional data transfer between a host device 1 and a sub device 2, and is mounted on the host device 1.
  • the first LSI 10 and the second LSI 20 mounted on the sub device 2 are provided.
  • Each of the first LSI 10 and the second LSI 20 is also called an interface circuit.
  • the host device 1 corresponds to a TV such as a plasma display, a PC, a car navigation system, a portable terminal, a mobile AV device, a digital camera, a movie, and the like.
  • the sub device 2 corresponds to, for example, a memory module.
  • the memory module includes a memory card such as an SD card or an embedded memory.
  • the host device 1 and the sub device 2 are electrically connected by transmission paths 31, 32, and 33 that transmit differential signals.
  • the transmission path 31 performs clock transmission in one direction, and transmits a differential clock from the host device 1 to the sub device 2.
  • the transmission paths 31 and 32 perform bidirectional data transmission, and transmit a differential serial signal from the host device 1 to the sub device 2 or from the sub device 2 to the host device 1.
  • These transmission paths 31, 32, and 33 are configured by, for example, a board or a cable.
  • the reference clock generator 11 receives the clock output from the crystal oscillator 5 and generates the first reference clock RFC1.
  • the first clock generation circuit 12 individually generates the first transmission clock TC1 and the first reception clock RC1 based on the first reference clock RFC1.
  • the first clock generation circuit 12 is a multi-phase output PLL circuit that outputs a multi-phase clock, and generates a 10-phase clock as the transmission clock TC1 and a 30-phase clock as the reception clock RC1.
  • the first clock generation circuit 12 generates a second reference clock RFC2 for the sub device 2 based on the first reference clock RFC1.
  • the differential driver 13 converts the second reference clock RFC2 into a differential clock and outputs it to the sub device 2.
  • the output differential clock is sent to the transmission line 31 via the output terminal pair 6.
  • the differential receiver 21 receives the differential clock transmitted from the host device 1 via the input terminal pair 8 and converts it into the third reference clock RFC3.
  • the second clock generation circuit 22 individually generates the second transmission clock TC2 and the second reception clock RC2 based on the third reference clock RFC3.
  • the second clock generation circuit 22 is a multi-phase output DLL circuit that outputs a multi-phase clock, and generates a 10-phase clock as the transmission clock TC2 and a 30-phase clock as the reception clock RC2.
  • the first clock generation circuit 12 is not limited to the multiphase output PLL circuit, and may be realized by a DLL circuit, for example.
  • the second clock generation circuit 22 is not limited to the multiphase output DLL circuit, and may be realized by a PLL circuit, for example.
  • first and second LSIs 10 and 20 shown in FIG. 1 are provided with two systems of data transmission functions. That is, with respect to the transmission line 32, the first LSI 10 includes the first transmission circuit block 14A and the first reception circuit block 15A, and the second LSI 20 includes the second transmission circuit block 24A and the second reception circuit block 25A. It has. Similarly, regarding the transmission path 33, the first LSI 10 includes a first transmission circuit block 14B and a first reception circuit block 15B, and the second LSI 20 includes a second transmission circuit block 24B and a second reception circuit block. 25B.
  • the first transmission circuit blocks 14A and 14B include serializers 141 and 143 and differential drivers 142 and 144, and the parallel data is converted into differential serial data using the first transmission clock TC1.
  • the signal is converted into a signal and output to the sub device 2. That is, the serializers 141 and 143 convert the parallel data into differential serial signals using the first transmission clock TC1.
  • the serializers 141 and 143 add 2 bits to the 8-bit parallel data, convert this into serial data, encrypt it, and output it (8B10B).
  • the differential drivers 142 and 144 convert the serial data output from the serializers 141 and 143 into a differential serial signal and output it.
  • the differential serial signals output from the differential drivers 142 and 144 are output to the transmission lines 32 and 33 via the input / output terminal pairs 7A and 7B, respectively.
  • the first receiving circuit blocks 15A and 15B include differential receivers 151 and 154, clock data recovery (CDR) circuits 152 and 155, and deserializers 153 and 156, and receive differential serial signals from the sub device 2.
  • the timing is adjusted by clock data recovery and converted into parallel data. That is, the differential receivers 151 and 154 convert the differential serial signals input from the transmission lines 32 and 33 through the input / output terminal pairs 7A and 7B, respectively, into serial data and output the serial data.
  • the CDR circuits 152 and 155 are circuits that determine edge selection for clocking the safe position of the data window of input data, and operate according to the first reception clock RC1.
  • the CDR circuit is an example of a phase adjustment circuit, and the timing of the differential serial signal may be adjusted by a configuration other than this.
  • the deserializers 153 and 156 decode the serial data output from the CDR circuits 152 and 155, convert the data into 8-bit parallel data, and output the data (10B8B).
  • the input / output terminal pair 7A and 7B as the first input / output terminal pair includes the differential output terminal to which the first transmission circuit blocks 14A and 14B are connected, and the first reception circuit. It is shared as a differential input terminal to which the blocks 15A and 15B are connected.
  • the second transmission circuit blocks 24A and 24B include serializers 241 and 243 and differential drivers 242 and 244, and use the second transmission clock TC2 to convert parallel data. It is converted into a moving serial signal and output to the host device 1. That is, the serializers 241 and 243 convert the parallel data into a differential serial signal using the second transmission clock TC2. Here, the serializers 241 and 243 add 2 bits to the 8-bit parallel data, convert this into serial data, encrypt it, and output it (8B10B).
  • the differential drivers 242 and 244 convert the serial data output from the serializers 241 and 243 into a differential serial signal and output it.
  • the differential serial signals output from the differential drivers 242 and 244 are output to the transmission lines 32 and 33 via the input / output terminal pairs 9A and 9B, respectively.
  • the second receiving circuit blocks 25A and 25B include differential receivers 251 and 254, clock data recovery (CDR) circuits 252 and 255, and deserializers 253 and 256, and receive differential serial signals from the host device 1.
  • CDR clock data recovery
  • the timing is adjusted by clock data recovery and then converted into parallel data. That is, the differential receivers 251 and 254 convert the differential serial signals input from the transmission lines 32 and 33 via the input / output terminal pairs 9A and 9B, respectively, into serial data and output the serial data.
  • the CDR circuits 252 and 255 are circuits that determine edge selection for clocking the safe position of the data window of input data, and operate according to the second reception clock RC2.
  • the CDR circuit is an example of a phase adjustment circuit, and the timing of the differential serial signal may be adjusted by a configuration other than this.
  • the deserializers 253 and 256 decode the serial data output from the CDR circuits 252 and 255, convert the data into 8-bit parallel data, and output the data (10B8B).
  • the input / output terminal pair 9A and 9B as the second input / output terminal pair includes the differential output terminal to which the second transmission circuit blocks 24A and 24B are connected, and the second reception circuit. It is shared as a differential input terminal to which the blocks 25A and 25B are connected.
  • bidirectional transmission can be realized in a system with a limited number of terminals.
  • the first LSI 10 includes bias circuits 18A and 18B for supplying a differential common potential to the transmission lines 32 and 33.
  • the bias circuits 18A and 18B will be described later.
  • the second LSI 20 includes Hi-Z detection circuits 28A and 28B for detecting that there is no differential signal in the transmission lines 32 and 33. When the transmission lines 32 and 33 become Hi-Z (high impedance), the potential difference between the differentials disappears. Therefore, when the differential potential difference falls within a certain amplitude, the Hi-Z detection circuits 28A and 28B have no differential signal. Is determined.
  • differential data transmission is performed in both directions, that is, from the host device 1 to the sub device 2 and from the sub device 2 to the host device 1 by the full duplex method or the half duplex method. Is called.
  • the configuration of FIG. 1 also supports a single-ended interface, and for example, single-ended data transmission based on the conventional standard can be executed. That is, the first LSI 10 includes first drivers 16a and 17a having a single end interface and first receivers 16b and 17b. The output terminals of the first drivers 16 a and 17 a and the input terminals of the first receivers 16 b and 17 b are connected to the output of the differential driver 13.
  • the second LSI 20 includes second drivers 26a and 27a having a single end interface and second receivers 26b and 27b. The output terminals of the second drivers 26 a and 27 a and the input terminals of the second receivers 26 b and 27 b are connected to the input of the differential receiver 21.
  • the first and second clock generation circuits 12 and 22 are preferably configured so that the bandwidths of the transmission clocks TC1 and TC2 and the reception clocks RC1 and RC2 can be set in different ranges. Furthermore, it is preferable that the bandwidths of the transmission clocks TC1 and TC2 and the reception clocks RC1 and RC2 can be dynamically changed. For example, the bandwidths of the transmission clocks TC1 and TC2 are set relatively low, for example, in the range of 1 MHz to 2 MHz, while the bandwidths of the reception clocks RC1 and RC2 are set relatively high, eg, in the range of 2 MHz to 4 MHz. Set. As a result, the relationship between the reception clock and the transmission clock can be set appropriately, so that the frequency characteristics of the communication system can be improved and stabilized.
  • each of the first and second clock generation circuits 12 and 22 may include a multiphase clock generation circuit for transmission and reception, respectively.
  • FIG. 2 is a diagram conceptually showing the function for realizing the communication method according to the present embodiment.
  • the host device 1 includes a ROM 41 that stores various types of information, a logic circuit block 42 (PHY layer, LINK layer, and protocol layer) that performs communication control, and a single-end transmission unit 43 that executes single-end data transmission. , And a differential transmission unit 44 for performing differential data transmission.
  • the first LSI 10 includes a single-end transmission unit 43 and a differential transmission unit 44.
  • the sub device 2 includes a ROM 51 that stores various types of information, a logic circuit block 52 (PHY layer, LINK layer, and protocol layer) that performs communication control, a single-end transmission unit 53 for executing single-end data transmission, And a differential transmission unit 54 for performing differential data transmission.
  • the second LSI 20 includes a single-end transmission unit 53 and a differential transmission unit 54.
  • the ROM 41 stores detailed information of the first clock generation circuit 12.
  • the first clock generation circuit 12 is configured by a PLL circuit
  • information such as a frequency range and a bandwidth is stored.
  • the ROM 51 stores detailed information of the second clock generation circuit 22.
  • the host device 1 reads the detailed information of the second clock generation circuit 22 stored in the ROM 51 of the sub device 2, and sets the first clock generation circuit 12 according to the detailed information.
  • the host device 1 determines the first clock generation circuit 21 (for example, a multiphase output PLL circuit) according to the frequency range information of the second clock generation circuit 22 (for example, the multiphase output DLL circuit) included in the sub device 2.
  • Set the VCO frequency range to the optimum value ( ⁇ 50%, etc.).
  • the host device 1 sets the bandwidth of the first clock generation circuit 21 to an optimum ( ⁇ 50% or the like) according to the bandwidth information of the second clock generation circuit 22 included in the sub device 2.
  • the host device 1 preferably performs an operation of reading detailed information of the second clock generation circuit 22 stored in the ROM 51 of the sub device 2 while switching from single-end data transmission to differential data transmission. .
  • the setting of the clock generation circuit of the sub device 2 is read before starting the differential data transmission, and the host device 1 side completes the optimum setting, so the setting is made without affecting the actual differential data transmission. Can change.
  • the bias potentials 18A and 18B are provided in the first LSI 10 to stabilize the common potential of the differential transmission path.
  • FIG. 3 is a diagram for explaining stabilization of the common potential in the present embodiment.
  • Hi-Z period high impedance period
  • FIG. 3B when the so-called AC coupling method is used, it takes time until the differential potential difference becomes sufficiently large at the start of the transmission period, and the differential signal becomes unstable.
  • the common potential is maintained at a predetermined potential by the bias circuits 18A and 18B regardless of the direction of the transmission direction, including at least a high impedance period in which data transmission is not performed.
  • the differential signal does not become unstable at the start of the transmission period after switching the transmission direction, so that the time required for switching the transmission direction can be further shortened.
  • FIG. 4 is a diagram showing a specific configuration example of the bias circuit.
  • FIG. 4 shows an extracted circuit configuration relating to the transmission path 32.
  • the bias circuit is configured by a voltage follower circuit 181 composed of an operational amplifier.
  • the output of the voltage follower circuit 181 is connected to the middle of the termination resistor 182 connected between the input / output terminal pair 7A.
  • the differential driver 142 is a current system. When the output is “H”, the Pch side outputs a constant current and the Nch side draws a constant current. When the output is “L”, the Nch side outputs a constant current and the Pch side Pull constant current.
  • the voltage follower circuit 181 outputs a common potential generated inside the LSI as an intermediate potential of the transmission path 32. As a result, the common potential can be maintained at a predetermined potential.
  • the interface circuit according to the present invention can realize stable bidirectional data transmission in a configuration in which the clock source exists only in the host device, and is thus useful for an SD card interface such as a plasma display.

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Abstract

　ホスト機器（１）のＬＳＩ（１０）は、基準クロック（ＲＦＣ１）を基にして、送信用クロック（ＴＣ１）と受信用クロック（ＲＣ１）とを個別に生成する。加えて、サブ機器（２）用の基準クロック（ＲＦＣ２）を生成する。基準クロック（ＲＦＣ２）は差動クロックに変換されてサブ機器（２）に送信される。サブ機器（２）のＬＳＩ（２０）は、差動クロックから変換した基準クロック（ＲＦＣ３）を基にして、送信用クロック（ＴＣ２）と受信用クロック（ＲＣ２）とを個別に生成する。

Description

インターフェイス回路
　本発明は、インターフェイス回路に関し、特に、ホスト機器とメモリカード等のサブ機器との間における双方向データ通信を、高速伝送が可能な差動方式によって行うためのインターフェイス回路に関する。
　近年、ホスト機器とメモリカード等のサブ機器との間におけるデータ伝送方式に、様々なインターフェイスが用いられている。その中で、伝送速度を高速化する１つの手段として、差動方式が採用されている（例えば、特許文献１参照）。差動方式を用いれば、低振幅での通信が可能になり、インピーダンス整合を取った状態の理想的な伝送路であれば、数ｍ程度の長距離においても負荷が見えないため、高速に信号伝送を実現することができる。
　高速メモリインタフェースであるＤＤＲ（Double Data Rate）方式やＸＤＲ（Extreme Data Rate）方式では、メモリ側の回路を単純化してコストを下げるために、ホスト側が通信系全体のクロックレイテンシを含めたタイミングを管理する方式になっている。メモリ側は、タイミング調整を行わず、入力されたクロックでデータを取り込む単純な構成になっている。
　高速差動伝送においてクロックとデータのタイミングを保証する方法としては、例えば、受信側にクロックリカバリ回路を搭載して、差動データの取り込みタイミングを調整する方法が知られている。また、送信側でデータの出力タイミングを変えて送信し、受信側でデータを正確に取り込めたときに同期信号を受信側から送信側に送ることによって、タイミング保証を行う方式も提案されている（例えば、特許文献２参照）。
特開２００８－１８６０７７号公報 米国特許第７４０８９９５号明細書
　しかしながら、従来の高速差動伝送方式では、クロックソースがホスト機器側にしかない構成の場合には、クロック及びデータのレイテンシの問題が必然的に生じる。また、上述したような同期信号を用いたタイミング保証の方式を採用した場合には、ＬＳＩの温度変化などに応じて変化するデータとクロックのタイミングに対して同期をとる必要があるため、頻繁に同期信号のやりとりを送信側と受信側で一定の期間行う必要があるため、連続してデータ伝送を行うシステムでは問題が生じる。
　そこで、本発明は、ホスト機器とサブ機器との間の双方向データ伝送において、クロックソースがホスト機器にのみ存在する構成であっても、クロックおよびデータのレイテンシの問題を解消し、安定した高速データ伝送を実現することを目的とする。
　本発明は、ホスト機器と、メモリカード等のサブ機器との間で双方向にデータ伝送を実行するためのインターフェイス回路として、ホスト機器に搭載された第１のＬＳＩは、第１の基準クロックを基にして、第１の送信用クロックと第１の受信用クロックとを個別に生成するとともに、サブ機器用の第２の基準クロックを生成する第１のクロック生成回路と、第２の基準クロックを差動クロックに変換して、サブ機器に向けて出力する差動ドライバと、第１の送信用クロックを用いて、パラレルデータを差動シリアル信号に変換し、サブ機器に向けて出力する第１の送信回路ブロックと、サブ機器から差動シリアル信号を受信し、第１の受信用クロックを用いて、タイミングを合わせた後にパラレルデータに変換する第１の受信回路ブロックとを備えている。また、サブ機器に搭載された第２のＬＳＩは、ホスト機器から差動クロックを受信し、第３の基準クロックに変換する差動レシーバと、第３の基準クロックを基にして、第２の送信用クロックと第２の受信用クロックとを個別に生成する第２のクロック生成回路と、第２の送信用クロックを用いて、パラレルデータを差動シリアル信号に変換し、ホスト機器に向けて出力する第２の送信回路ブロックと、ホスト機器から差動シリアル信号を受信し、第２の受信用クロックを用いて、タイミングを合わせた後にパラレルデータに変換する第２の受信回路ブロックとを備えている。
　本発明によると、ホスト機器側で、第１の基準クロックを基にして、第１の送信用クロックと第１の受信用クロックとが個別に生成される。またこれとともに、第１の基準クロックを基にして、サブ機器用の第２の基準クロックが生成され、差動クロックに変換されてホスト機器からサブ機器に送信される。サブ機器側では、受信した差動クロックを第３の基準クロックに変換し、この第３の基準クロックを基にして、第２の送信用クロックと第２の受信用クロックとが個別に生成される。すなわち、水晶発振子等のクロックソースがホスト機器にのみ存在する構成において、ホスト機器側とサブ機器側それぞれにおいて、動作タイミングを保証することが可能になり、双方向データ伝送について、クロックおよびデータのレイテンシの問題を解消することができる。
　また、前記第１のクロック生成回路は、多相クロックを出力する多相クロック生成回路であり、かつ、第１の送信用クロックと第１の受信用クロックのバンド幅を、異なる範囲に設定可能に、または、動的に変更可能に、構成されており、前記第２のクロック生成回路は、多相クロックを出力する多相クロック生成回路であり、かつ、第２の送信用クロックと第２の受信用クロックのバンド幅を、異なる範囲に設定可能に、または、動的に変更可能に、構成されているのが好ましい。
　これにより、データ伝送の周波数特性をさらに安定させることができる。
　また、前記第１のＬＳＩは、第１の入出力端子対の間に接続された終端抵抗の中間に、出力が接続されたバイアス回路を備え、前記バイアス回路は、少なくとも、データ伝送を行わない期間において、コモン電位を所定の電位に維持するのが好ましい。
　これにより、伝送方向を切り替える際のデータ伝送を安定させることができ、切り替え時間を短縮することが可能になる。
　本発明によると、クロックソースがホスト機器にのみ存在する構成において、ホスト機器側とサブ機器側それぞれにおいて動作タイミングを保証することが可能になり、安定した双方向データ伝送を実現することができる。
実施形態に係るインターフェイス回路を含む構成を示す図である。 実施形態に係る通信方式を実現する機能をより概念的に示した図である。 実施形態におけるコモン電位の安定化を説明するための図である。 実施形態に係るバイアス回路の具体例を示す図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　図１は本実施形態に係るインターフェイス回路を含む構成を示す図である。図１に示すように、本実施形態に係るインターフェイス回路は、ホスト機器１とサブ機器２との間で双方向データ転送を実行する通信方式を実現するためのものであり、ホスト機器１に搭載された第１のＬＳＩ１０と、サブ機器２に搭載された第２のＬＳＩ２０とを備えている。なお、第１のＬＳＩ１０と第２のＬＳＩ２０のそれぞれについても、インターフェイス回路と呼ぶものとする。
　ホスト機器１とは例えば、プラズマディスプレイなどのＴＶ、ＰＣ、カーナビ、携帯端末、モバイルＡＶ機器、デジタルカメラ、ムービーなどが相当する。サブ機器２とは例えば、メモリモジュールなどが相当する。メモリモジュールは、ＳＤカードなどのメモリカード、または組み込みメモリなどを含む。ホスト機器１とサブ機器２とは、差動信号を伝送する伝送路３１，３２，３３によって電気的に接続されている。伝送路３１は単方向にクロック伝送を行うものであり、差動クロックをホスト機器１からサブ機器２に伝送する。伝送路３１，３２は双方向にデータ伝送を行うものであり、差動シリアル信号をホスト機器１からサブ機器２に、あるいは、サブ機器２からホスト機器１に伝送する。これらの伝送路３１，３２，３３は例えば、ボードやケーブルによって構成される。
　ホスト機器１の第１のＬＳＩ１０において、基準クロック生成器１１は、水晶発振子５から発振出力されたクロックを入力し、第１の基準クロックＲＦＣ１を生成する。第１のクロック生成回路１２は、第１の基準クロックＲＦＣ１を基にして、第１の送信用クロックＴＣ１と第１の受信用クロックＲＣ１とを個別に生成する。ここでは第１のクロック生成回路１２は、多相クロックを出力する多相出力ＰＬＬ回路であり、送信用クロックＴＣ１として１０相クロックを生成するとともに、受信用クロックＲＣ１として３０相クロックを生成するものとする。また第１のクロック生成回路１２は、第１の基準クロックＲＦＣ１を基にして、サブ機器２用の第２の基準クロックＲＦＣ２を生成する。差動ドライバ１３は、第２の基準クロックＲＦＣ２を差動クロックに変換して、サブ機器２に向けて出力する。出力された差動クロックは、出力端子対６を介して伝送路３１に送られる。
　また、サブ機器２の第２のＬＳＩ２０において、差動レシーバ２１は、ホスト機器１から送信された差動クロックを入力端子対８を介して受信し、第３の基準クロックＲＦＣ３に変換する。第２のクロック生成回路２２は、第３の基準クロックＲＦＣ３を基にして、第２の送信用クロックＴＣ２と第２の受信用クロックＲＣ２とを個別に生成する。ここでは第２のクロック生成回路２２は、多相クロックを出力する多相出力ＤＬＬ回路であり、送信用クロックＴＣ２として１０相クロックを生成するとともに、受信用クロックＲＣ２として３０相クロックを生成するものとする。
　すなわち、図１の構成では、クロックをホスト機器１からサブ機器２に送る、いわゆるClock Forwarded方式を採用している。これにより、サブ機器２に水晶発振子などのクロックソースを搭載できない場合であっても、サブ機器２側では、ホスト機器１から送信された基準クロックを基にして送信用クロックと受信用クロックが生成できるので、ホスト機器側とサブ機器側それぞれにおいて動作タイミングを保証することが可能になり、安定した双方向データ伝送を実現することができる。
　なお、第１のクロック生成回路１２は、多相出力ＰＬＬ回路に限られるものではなく、例えばＤＬＬ回路で実現してもよい。また、第２のクロック生成回路２２は、多相出力ＤＬＬ回路に限られるものではなく、例えばＰＬＬ回路で実現してもよい。
　また、図１に示す第１および第２のＬＳＩ１０，２０は、データ伝送機能が２系統設けられている。すなわち、伝送路３２に関して、第１のＬＳＩ１０は第１の送信回路ブロック１４Ａおよび第１の受信回路ブロック１５Ａを備え、第２のＬＳＩ２０は第２の送信回路ブロック２４Ａおよび第２の受信回路ブロック２５Ａを備えている。同様に、伝送路３３に関して、第１のＬＳＩ１０は第１の送信回路ブロック１４Ｂおよび第１の受信回路ブロック１５Ｂを備え、第２のＬＳＩ２０は第２の送信回路ブロック２４Ｂおよび第２の受信回路ブロック２５Ｂを備えている。
　第１のＬＳＩ１０において、第１の送信回路ブロック１４Ａ，１４Ｂは、シリアライザ１４１，１４３と差動ドライバ１４２，１４４を備えており、第１の送信用クロックＴＣ１を用いて、パラレルデータを差動シリアル信号に変換し、サブ機器２に向けて出力する。すなわち、シリアライザ１４１，１４３は第１の送信用クロックＴＣ１を用いて、パラレルデータを差動シリアル信号に変換する。ここではシリアライザ１４１，１４３は、８ビットパラレルデータに対して２ビットを追加し、これをシリアルデータに変換しかつ暗号化して出力する（８Ｂ１０Ｂ）。差動ドライバ１４２，１４４はシリアライザ１４１，１４３から出力されたシリアルデータを差動シリアル信号に変換して出力する。差動ドライバ１４２，１４４から出力された差動シリアル信号は、入出力端子対７Ａ，７Ｂを介して伝送路３２，３３にそれぞれ出力される。
　また、第１の受信回路ブロック１５Ａ，１５Ｂは、差動レシーバ１５１，１５４、クロックデータリカバリ（ＣＤＲ）回路１５２，１５５、およびデシリアライザ１５３，１５６を備えており、サブ機器２から差動シリアル信号を受信し、第１の受信用クロックＲＣ１を用いて、クロックデータリカバリによってタイミングを合わせた後にパラレルデータに変換する。すなわち、差動レシーバ１５１，１５４は入出力端子対７Ａ，７Ｂを介して伝送路３２，３３からそれぞれ入力した差動シリアル信号を、シリアルデータに変換して出力する。ＣＤＲ回路１５２，１５５は、入力データのデータウィンドウの安全な位置をクロックでたたくためのエッジ選択を決定する回路であり、第１の受信用クロックＲＣ１に従って動作する。なお、ＣＤＲ回路は位相調整回路の一例であって、これ以外の構成によって、差動シリアル信号のタイミング合わせを行うようにしてもかまわない。デシリアライザ１５３，１５６は、ＣＤＲ回路１５２，１５５から出力されたシリアルデータを復号化し、かつ、８ビットパラレルデータに変換して出力する（１０Ｂ８Ｂ）。
　なお、上述したように、第１の入出力端子対としての入出力端子対７Ａ，７Ｂは、第１の送信回路ブロック１４Ａ，１４Ｂが接続される差動出力端子、および、第１の受信回路ブロック１５Ａ，１５Ｂが接続される差動入力端子として共用される。
　一方、第２のＬＳＩ２０において、第２の送信回路ブロック２４Ａ，２４Ｂは、シリアライザ２４１，２４３と差動ドライバ２４２，２４４を備えており、第２の送信用クロックＴＣ２を用いて、パラレルデータを差動シリアル信号に変換し、ホスト機器１に向けて出力する。すなわち、シリアライザ２４１，２４３は第２の送信用クロックＴＣ２を用いて、パラレルデータを差動シリアル信号に変換する。ここではシリアライザ２４１，２４３は、８ビットパラレルデータに対して２ビットを追加し、これをシリアルデータに変換しかつ暗号化して出力する（８Ｂ１０Ｂ）。差動ドライバ２４２，２４４はシリアライザ２４１，２４３から出力されたシリアルデータを差動シリアル信号に変換して出力する。差動ドライバ２４２，２４４から出力された差動シリアル信号は、入出力端子対９Ａ，９Ｂを介して伝送路３２，３３にそれぞれ出力される。
　また、第２の受信回路ブロック２５Ａ，２５Ｂは、差動レシーバ２５１，２５４、クロックデータリカバリ（ＣＤＲ）回路２５２，２５５、およびデシリアライザ２５３，２５６を備えており、ホスト機器１から差動シリアル信号を受信し、第２の受信用クロックＲＣ２を用いて、クロックデータリカバリによってタイミングを合わせた後にパラレルデータに変換する。すなわち、差動レシーバ２５１，２５４は入出力端子対９Ａ，９Ｂを介して伝送路３２，３３からそれぞれ入力した差動シリアル信号を、シリアルデータに変換して出力する。ＣＤＲ回路２５２，２５５は、入力データのデータウィンドウの安全な位置をクロックでたたくためのエッジ選択を決定する回路であり、第２の受信用クロックＲＣ２に従って動作する。なお、ＣＤＲ回路は位相調整回路の一例であって、これ以外の構成によって、差動シリアル信号のタイミング合わせを行うようにしてもかまわない。デシリアライザ２５３，２５６は、ＣＤＲ回路２５２，２５５から出力されたシリアルデータを復号化し、かつ、８ビットパラレルデータに変換して出力する（１０Ｂ８Ｂ）。
　なお、上述したように、第２の入出力端子対としての入出力端子対９Ａ，９Ｂは、第２の送信回路ブロック２４Ａ，２４Ｂが接続される差動出力端子、および、第２の受信回路ブロック２５Ａ，２５Ｂが接続される差動入力端子として共用される。
　このような構成によって、一対の差動ペア端子で送信と受信の双方向の機能を有することができるため、端子数が限定されたシステムにおいて双方向伝送を実現することができる。
　また、第１のＬＳＩ１０は、伝送路３２，３３に差動コモン電位を供給するためのバイアス回路１８Ａ，１８Ｂを備えている。このバイアス回路１８Ａ，１８Ｂについては後述する。また、第２のＬＳＩ２０は、伝送路３２，３３に差動信号がないことを検知するためのＨｉ－Ｚ検知回路２８Ａ，２８Ｂを備えている。伝送路３２，３３がＨｉ－Ｚ（ハイインピーダンス）になると差動間の電位差がなくなるため、Ｈｉ－Ｚ検知回路２８Ａ，２８Ｂは差動電位差が一定の振幅以内に入ると、差動信号がないと判定する。
　なお、図１の構成において、差動データ伝送は、双方向においてすなわち、ホスト機器１からサブ機器２へも、サブ機器２からホスト機器１へも、全二重方式または半二重方式によって行われる。
　また、図１の構成は、シングルエンドインターフェイスにも対応しており、例えば、従来規格に基づくシングルエンドデータ伝送も実行可能になっている。すなわち、第１のＬＳＩ１０は、シングルエンドインターフェイスの第１のドライバ１６ａ，１７ａおよび第１のレシーバ１６ｂ，１７ｂを備えている。第１のドライバ１６ａ，１７ａの出力端子および第１のレシーバ１６ｂ，１７ｂの入力端子は、差動ドライバ１３の出力に接続されている。第２のＬＳＩ２０は、シングルエンドインターフェイスの第２のドライバ２６ａ，２７ａおよび第２のレシーバ２６ｂ，２７ｂを備えている。第２のドライバ２６ａ，２７ａの出力端子および第２のレシーバ２６ｂ，２７ｂの入力端子は、差動レシーバ２１の入力に接続されている。
　また、第１および第２のクロック生成回路１２，２２は、送信用クロックＴＣ１，ＴＣ２と受信用クロックＲＣ１，ＲＣ２のバンド幅を、異なる範囲に設定可能に構成されているのが好ましい。さらに、送信用クロックＴＣ１，ＴＣ２と受信用クロックＲＣ１，ＲＣ２のバンド幅を、動的に変更可能に構成されているのが好ましい。例えば、送信用クロックＴＣ１，ＴＣ２のバンド幅を相対的に低く、例えば１ＭＨｚ～２ＭＨｚの範囲で設定する一方、受信用クロックＲＣ１，ＲＣ２のバンド幅を相対的に高く、例えば２ＭＨｚ～４ＭＨｚの範囲に設定する。これにより、受信用クロックと送信用クロックの関係を適正に設定できるので、通信系の周波数特性を改善し安定させることができる。
　このような構成を実現するためには、例えば、多相クロック生成回路として多相ＰＬＬ回路を用いる場合には、ＶＣＯ等を受信用と送信用として２個搭載しておけばよい。あるいは、第１および第２のクロック生成回路１２，２２が、それぞれ、送信用と受信用とに個別に、多相クロック生成回路を備えていてもよい。
　図２は本実施形態に係る通信方式を実現する機能をより概念的に示した図である。図２において、ホスト機器１は、各種の情報を格納するＲＯＭ４１、通信制御を行う論理回路ブロック４２（ＰＨＹ層、ＬＩＮＫ層およびプロトコル層）、シングルエンドデータ伝送を実行するためのシングルエンド伝送部４３、および差動データ伝送を実行するための差動伝送部４４を備えている。図１の構成では、第１のＬＳＩ１０にシングルエンド伝送部４３と差動伝送部４４が含まれている。同様に、サブ機器２は、各種の情報を格納するＲＯＭ５１、通信制御を行う論理回路ブロック５２（ＰＨＹ層、ＬＩＮＫ層およびプロトコル層）、シングルエンドデータ伝送を実行するためのシングルエンド伝送部５３、および差動データ伝送を実行するための差動伝送部５４を備えている。図１の構成では、第２のＬＳＩ２０にシングルエンド伝送部５３と差動伝送部５４が含まれている。
　ホスト機器１において、ＲＯＭ４１は、第１のクロック生成回路１２の詳細情報を記憶している。例えば、第１のクロック生成回路１２がＰＬＬ回路によって構成されているとき、周波数レンジやバンド幅などの情報を記憶している。サブ機器２においても同様に、ＲＯＭ５１は、第２のクロック生成回路２２の詳細情報を記憶している。
　そして、ホスト機器１は、サブ機器２が有するＲＯＭ５１に記憶された、第２のクロック生成回路２２の詳細情報を読み込み、この詳細情報に応じて、第１のクロック生成回路１２の設定を行う機能を有する。例えばホスト機器１は、サブ機器２が有する第２のクロック生成回路２２（例えば多相出力ＤＬＬ回路）の周波数レンジ情報に応じて、第１のクロック生成回路２１（例えば多相出力ＰＬＬ回路）のＶＣＯの周波数レンジを最適（±５０％等）に設定する。あるいは、ホスト機器１は、サブ機器２が有する第２のクロック生成回路２２のバンド幅情報に応じて、第１のクロック生成回路２１のバンド幅を最適（±５０％等）に設定する。これにより、ホスト機器１側で、差動データ伝送にとって最適な設定を行うことができるとともに、様々なサブ機器２に対応することが可能になる。
　なお、ホスト機器１は、シングルエンドデータ伝送から差動データ伝送に切り替える間に、サブ機器２が有するＲＯＭ５１に記憶された、第２のクロック生成回路２２の詳細情報を読み込む動作を行うのが好ましい。これにより、差動データ伝送を開始する前にサブ機器２のクロック生成回路の設定を読み込み、ホスト機器１側が最適な設定を完了するため、実際の差動データ伝送に影響を与えずに設定を変更できる。
　また、図１の構成では、第１のＬＳＩ１０にバイアス回路１８Ａ，１８Ｂを設けることによって、差動伝送路のコモン電位の安定化を図っている。
　図３は本実施形態におけるコモン電位の安定化について説明するための図である。まず図３（ａ）に示すように、従来方式では、データ伝送を行わないハイインピーダンス期間（Ｈｉ－Ｚ期間）においてコモン電位が不定となるため、例えば伝送方向を切り替えた後の伝送期間の開始時に、コモン電位が正常状態になるまでに時間を要することになり、差動信号が不安定になる（Ａ）。また図３（ｂ）に示すように、いわゆるＡＣ結合方式を用いた場合、伝送期間の開始時に、差動電位差が十分に大きくなるまでに時間を要することになり、差動信号が不安定になる（Ｂ）。
　このため本実施形態では、バイアス回路１８Ａ，１８Ｂによって、少なくともデータ伝送を行わないハイインピーダンス期間を含めて、伝送方向の向きにかかわらず、コモン電位を所定の電位に維持する。これにより、例えば伝送方向を切り替えた後の伝送期間の開始時に、差動信号が不安定になることがなくなるので、伝送方向の切り替えに要する時間をより短縮することが可能になる。
　図４はバイアス回路の具体的な構成例を示す図である。図４は伝送路３２に関する回路構成を抜粋して示している。図４では、バイアス回路は、オペアンプからなるボルテージフォロワ回路１８１によって構成されている。ボルテージフォロワ回路１８１の出力は、入出力端子対７Ａの間に接続された終端抵抗１８２の中間に接続されている。差動ドライバ１４２は電流方式であり、“Ｈ”出力のときはＰｃｈ側が定電流を出力しＮｃｈ側で定電流を引き込む一方、“Ｌ”出力のときはＮｃｈ側が定電流を出力しＰｃｈ側で定電流を引き込む。ボルテージフォロワ回路１８１は、ＬＳＩ内部で生成されたコモン電位を伝送路３２の中間電位として出力する。これにより、コモン電位を所定の電位に維持することが可能になる。
　本発明に係るインターフェイス回路は、クロックソースがホスト機器にのみ存在する構成において、安定した双方向データ伝送を実現することができるので、例えば、プラズマディスプレイ等のＳＤカード用インターフェイスに有用である。
１　ホスト機器
２　サブ機器
７Ａ，７Ｂ　第１の入出力端子対
９Ａ，９Ｂ　第２の入出力端子対
１０　第１のＬＳＩ
１２　第１のクロック生成回路
１３　差動ドライバ
１４Ａ，１４Ｂ　第１の送信回路ブロック
１５Ａ，１５Ｂ　第１の受信回路ブロック
１６ａ，１７ａ　第１のドライバ
１６ｂ，１７ｂ　第１のレシーバ
１８Ａ，１８Ｂ　バイアス回路
２０　第２のＬＳＩ
２２　第２のクロック生成回路
２４Ａ，２４Ｂ　第２の送信回路ブロック
２５Ａ，２５Ｂ　第２の受信回路ブロック
２６ａ，２７ａ　第２のドライバ
２６ｂ，２７ｂ　第２のレシーバ
５１　ＲＯＭ
１８１　ボルテージフォロア回路（バイアス回路）
ＲＦＣ１　第１の基準クロック
ＲＦＣ２　第２の基準クロック
ＲＦＣ３　第３の基準クロック
ＴＣ１　第１の送信用クロック
ＲＣ１　第１の受信用クロック
ＴＣ２　第２の送信用クロック
ＲＣ２　第２の受信用クロック

Claims (19)

  1. 　ホスト機器とサブ機器との間で双方向にデータ伝送を実行するためのインターフェイス回路であって、
    　前記ホスト機器に搭載された第１のＬＳＩと、前記サブ機器に搭載された第２のＬＳＩとを備え、
    　前記第１のＬＳＩは、
    　第１の基準クロックを基にして、第１の送信用クロックと第１の受信用クロックとを個別に生成するとともに、前記サブ機器用の第２の基準クロックを生成する第１のクロック生成回路と、
    　前記第２の基準クロックを差動クロックに変換して、前記サブ機器に向けて出力する差動ドライバと、
    　前記第１の送信用クロックを用いて、パラレルデータを差動シリアル信号に変換し、前記サブ機器に向けて出力する第１の送信回路ブロックと、
    　前記サブ機器から差動シリアル信号を受信し、前記第１の受信用クロックを用いて、タイミングを合わせた後にパラレルデータに変換する第１の受信回路ブロックとを備えており、
    　前記第２のＬＳＩは、
    　前記ホスト機器から差動クロックを受信し、第３の基準クロックに変換する差動レシーバと、
    　前記第３の基準クロックを基にして、第２の送信用クロックと第２の受信用クロックとを個別に生成する第２のクロック生成回路と、
    　前記第２の送信用クロックを用いて、パラレルデータを差動シリアル信号に変換し、前記ホスト機器に向けて出力する第２の送信回路ブロックと、
    　前記ホスト機器から差動シリアル信号を受信し、前記第２の受信用クロックを用いて、タイミングを合わせた後にパラレルデータに変換する第２の受信回路ブロックとを備えている
    ことを特徴とするインターフェイス回路。
  2. 　請求項１記載のインターフェイス回路において、
    　前記第１のＬＳＩは、
    　前記第１の送信回路ブロックが接続される差動出力端子、および、前記第１の受信回路ブロックが接続される差動入力端子として共用される、第１の入出力端子対を備えており、
    　前記第２のＬＳＩは、
    　前記第２の送信回路ブロックが接続される差動出力端子、および、前記第２の受信回路ブロックが接続される差動入力端子として共用される、第２の入出力端子対を備えている
    ことを特徴とするインターフェイス回路。
  3. 　請求項１記載のインターフェイス回路において、
    　前記第１の受信回路ブロックは、位相調整回路によって、差動シリアル信号のタイミング合わせを行うものであり、
    　前記第２の受信回路ブロックは、位相調整回路によって、差動シリアル信号のタイミング合わせを行うものである
    ことを特徴とするインターフェイス回路。
  4. 　請求項１記載のインターフェイス回路において、
    　前記ホスト機器と前記サブ機器との間の差動データ伝送は、双方向において、全二重方式または半二重方式によって行われる
    ことを特徴とするインターフェイス回路。
  5. 　請求項１記載のインターフェイス回路において、
    　前記第１のＬＳＩは、
    　シングルエンドインターフェイスの第１のドライバおよび第１のレシーバを備え、
    　前記第１のドライバの出力端子および前記第１のレシーバの入力端子は、前記差動ドライバの出力に接続されており、
    　前記第２のＬＳＩは、
    　シングルエンドインターフェイスの第２のドライバおよび第２のレシーバを備え、
    　前記第２のドライバの出力端子および前記第２のレシーバの入力端子は、前記差動レシーバの入力に接続されている
    ことを特徴とするインターフェイス回路。
  6. 　請求項１記載のインターフェイス回路において、
    　前記第１のクロック生成回路は、多相クロックを出力する多相クロック生成回路であり、かつ、前記第１の送信用クロックと前記第１の受信用クロックのバンド幅を、異なる範囲に設定可能に、または、動的に変更可能に、構成されており、
    　前記第２のクロック生成回路は、多相クロックを出力する多相クロック生成回路であり、かつ、前記第２の送信用クロックと前記第２の受信用クロックのバンド幅を、異なる範囲に設定可能に、または、動的に変更可能に、構成されている
    ことを特徴とするインターフェイス回路。
  7. 　請求項６記載のインターフェイス回路において、
    　前記第１および第２のクロック生成回路は、それぞれ、送信用と受信用とに個別に、多相クロック生成回路を備えている
    ことを特徴とするインターフェイス回路。
  8. 　請求項１記載のインターフェイス回路において、
    　前記サブ機器は、
    　前記第２のクロック生成回路に関する詳細情報を記憶しているＲＯＭを備えており、
    　前記ホスト機器は、
    　前記サブ機器が有する前記ＲＯＭに記憶された詳細情報を読み込み、この詳細情報に応じて、前記第１のクロック生成回路の設定を行う機能を有する
    ことを特徴とするインターフェイス回路。
  9. 　請求項８記載のインターフェイス回路において、
    　前記ホスト機器と前記サブ機器とは、差動データ伝送に加えて、シングルエンドデータ伝送を実行可能であり、
    　前記ホスト機器は、シングルエンドデータ伝送から差動データ伝送に切り替える間に、前記サブ機器が有する前記ＲＯＭに記憶された詳細情報を読み込む動作を行う
    ことを特徴とするインターフェイス回路。
  10. 　請求項１記載のインターフェイス回路において、
    　前記第１のクロック生成回路は、多相クロックを出力する多相出力ＰＬＬ回路であり、
    　前記第２のクロック生成回路は、多相クロックを出力する多相出力ＤＬＬ回路である
    ことを特徴とするインターフェイス回路。
  11. 　請求項１０記載のインターフェイス回路において、
    　前記サブ機器は、
    　前記多相出力ＤＬＬ回路に関する詳細情報を記憶しているＲＯＭを備えており、
    　前記ホスト機器は、
    　前記サブ機器が有する前記ＲＯＭに記憶された詳細情報を読み込み、この詳細情報に応じて、前記多相出力ＰＬＬ回路の設定を行う機能を有する
    ことを特徴とするインターフェイス回路。
  12. 　請求項１記載のインターフェイス回路において、
    　前記第１のＬＳＩは、前記第１の入出力端子対の間に接続された終端抵抗の中間に、出力が接続されたバイアス回路を備え、
    　前記バイアス回路は、少なくとも、データ伝送を行わない期間において、コモン電位を所定の電位に維持する
    ことを特徴とするインターフェイス回路。
  13. 　ホスト機器とサブ機器との間で双方向にデータ伝送を実行するために、前記ホスト機器に搭載されたインターフェイス回路であって、
    　基準クロックを基にして、送信用クロックと受信用クロックとを個別に生成するとともに、前記サブ機器用の基準クロックを生成するクロック生成回路と、
    　前記サブ機器用の基準クロックを差動クロックに変換して、前記サブ機器に向けて出力する差動ドライバと、
    　前記送信用クロックを用いて、パラレルデータを差動シリアル信号に変換し、前記サブ機器に向けて出力する送信回路ブロックと、
    　前記サブ機器から差動シリアル信号を受信し、前記受信用クロックを用いて、タイミングを合わせた後にパラレルデータに変換する受信回路ブロックとを備えている
    ことを特徴とするインターフェイス回路。
  14. 　請求項１３記載のインターフェイス回路において、
    　前記送信回路ブロックが接続される差動出力端子、および、前記受信回路ブロックが接続される差動入力端子として共用される、入出力端子対を備えている
    ことを特徴とするインターフェイス回路。
  15. 　請求項１３記載のインターフェイス回路において、
    　前記受信回路ブロックは、位相調整回路によって、差動シリアル信号のタイミング合わせを行うものである
    ことを特徴とするインターフェイス回路。
  16. 　ホスト機器とサブ機器との間で双方向にデータ伝送を実行するために、前記サブ機器に搭載されたインターフェイス回路であって、
    　前記ホスト機器から差動クロックを受信し、基準クロックに変換する差動レシーバと、
    　前記基準クロックを基にして、送信用クロックと受信用クロックとを個別に生成するクロック生成回路と、
    　前記送信用クロックを用いて、パラレルデータを差動シリアル信号に変換し、前記ホスト機器に向けて出力する送信回路ブロックと、
    　前記ホスト機器から差動シリアル信号を受信し、前記受信用クロックを用いて、タイミングを合わせた後にパラレルデータに変換する受信回路ブロックとを備えている
    ことを特徴とするインターフェイス回路。
  17. 　請求項１６記載のインターフェイス回路において、
    　前記送信回路ブロックが接続される差動出力端子、および、前記受信回路ブロックが接続される差動入力端子として共用される、入出力端子対を備えている
    ことを特徴とするインターフェイス回路。
  18. 　請求項１６記載のインターフェイス回路において、
    　前記受信回路ブロックは、位相調整回路によって、差動シリアル信号のタイミング合わせを行う
    ことを特徴とするインターフェイス回路。
  19. 　請求項１，１３，１６のうちいずれか１項記載のインターフェイス回路において、
    　前記サブ機器は、メモリモジュールである
    ことを特徴とするインターフェイス回路。
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