CN102171967A - 接口电路 - Google Patents

Abstract

本发明提供一种接口电路。主机设备(1)的LSI(10)基于基准时钟(RFC1)，个别地生成发送用时钟(TC1)和接收用时钟(RC1)。并且，还生成辅助设备(2)用的基准时钟(RFC2)。基准时钟(RFC2)被转换为差动时钟后发送给辅助设备(2)。辅助设备(2)的LSI(20)基于由差动时钟转换后的基准时钟(RFC3)，个别地生成发送用时钟(TC2)和接收用时钟(RC2)。

Description

接口电路

技术领域

本发明涉及接口电路，特别是涉及用于通过可高速传输的差动方式进行主机设备和存储卡等辅助设备之间的双向数据通信的接口电路。

背景技术

近年来，在主机设备和存储卡等辅助设备之间采用的数据传输方式中，用到了各种各样的接口。在这之中，作为传输速度高速化的一个手段，采用了差动方式(例如，参照专利文献1)。如果使用差动方式则可以低振幅进行通信，若是获得了阻抗匹配状态的理想传输路径的话，即便在数m远的长距离也不出现负载，所以可实现高速地信号传输。

在作为高速存储器接口的DDR(Double Data Rate)方式或XDR(Extreme Data Rate)方式中，为了将存储器侧的电路简单化以降低成本，而成为主机侧对包括通信系统整体的时钟等待时间(clock latency)在内的定时(timing)进行管理的方式。存储器侧则成为不进行定时调整而以所输入的时钟获取数据的简单构成。

在高速差动传输中，作为保证时钟和数据的定时的方法，例如公知一种在接收侧搭载时钟恢复电路以调整差动数据的获取定时的方法。另外，也建议通过在发送侧改变数据的输出定时来发送，在接收侧准确地获取数据的时候从接收侧向发送侧发送同步信号，以保证定时的方式(例如，参照专利文献2)。

专利文献1：日本特开2008-186077号公报

专利文献2：美国专利第7408995号说明书

但是，在以往的高速差动传输方式中，在时钟源仅存在于主机设备侧的构成的情况下，必然会产生时钟及数据的等待时间的问题。另外，在采用了上述那样的使用了同步信号的定时保证方式的情况下，由于需要针对根据LSI的温度变化等而变化的数据和时钟的定时取得同步，故需要在发送侧和接收侧在一定期间频繁地进行同步信号的交换，所以在连续进行数据传输的系统中会出现问题。

发明内容

因此，本发明的目的在于，在主机设备和辅助设备之间的双向数据传输中，即便是时钟源仅存在于主机设备的构成，也可解除时钟及数据的等待时间的问题，可实现稳定的高速数据传输。

本发明作为一种用于在主机设备和存储卡等辅助设备之间双向执行数据传输的接口电路，被搭载于主机设备的第一LSI具备：第一时钟生成电路，其基于第一基准时钟，个别地生成第一发送用时钟和第一接收用时钟，并且生成辅助设备用的第二基准时钟；差动驱动器，其将第二基准时钟转换为差动时钟，向辅助设备输出；第一发送电路块，其使用第一发送用时钟将并行数据转换为差动串行信号，向辅助设备输出；第一接收电路块，其从辅助设备接收差动串行信号，并在使用第一接收用时钟使定时一致之后转换为并行数据。另外，被搭载于辅助设备的第二LSI具备：差动接收器，其从主机设备接收差动时钟，并转换为第三基准时钟；第二时钟生成电路，其基于第三基准时钟，个别地生成第二发送用时钟和第二接收用时钟；第二发送电路块，其使用第二发送用时钟将并行数据转换为差动串行信号，向主机设备输出；第二接收电路块，其从主机设备接收差动串行信号，并在使用第二接收用时钟使定时一致之后转换为并行数据。

根据本发明，在主机设备侧，基于第一基准时钟个别地生成第一发送用时钟和第一接收用时钟。另外与此同时，基于第一基准时钟还生成辅助设备用的第二基准时钟，转换为差动时钟后从主机设备发送到辅助设备。在辅助设备侧，将接收到的差动时钟转换为第三基准时钟，基于该第三基准时钟个别地生成第二发送用时钟和第二接收用时钟。即，在石英晶体振荡器等时钟源仅存在于主机设备的构成中，可在主机设备侧和辅助设备侧的每一侧保证动作定时，对于双向数据传输来说能解除时钟及数据的等待时间的问题。

另外，优选，所述第一时钟生成电路是输出多相时钟的多相时钟生成电路，且构成为能将第一发送用时钟和第一接收用时钟的带宽设定在不同的范围内、或者能动态地变更第一发送用时钟和第一接收用时钟的带宽，所述第二时钟生成电路是输出多相时钟的多相时钟生成电路，且构成为能将第二发送用时钟和第二接收用时钟的带宽设定在不同的范围内、或者能动态地变更第二发送用时钟和第二接收用时钟的带宽。

据此，可使数据传输的频率特性进一步地稳定。

另外，优选，所述第一LSI具备偏压电路，其输出连接在第一输入输出端子对之间所连接的终端电阻的中间，所述偏压电路至少在不进行数据传输的期间将公共电位保持在规定的电位上。

据此，可使切换传输方向时的数据传输稳定，且可缩短切换时间。

根据本发明，在时钟源仅存在于主机设备的构成中，可在主机设备侧和辅助设备侧的每一侧保证动作定时，可实现稳定的双向数据传输。

附图说明

图1是表示包括实施方式所涉及的接口电路的构成的图。

图2是进一步概念性表示实现实施方式所涉及的通信方式的功能的图。

图3是用于说明实施方式中的公共电位的稳定化的图。

图4是表示实施方式所涉及的偏压电路的具体例子的图。

符号说明：

1-主机设备；2-辅助设备；7A、7B-第一输入输出端子对；9A、9B-第二输入输出端子对；10-第一LSI；12-第一时钟生成电路；13-差动驱动器(Dr)；14A、14B-第一发送电路块；15A、15B-第一接收电路块；16a、17a-第一驱动器；16b、17b-第一接收器；18A、18B-偏压电路(BIAS)；20-第二LSI；22-第二时钟生成电路；24A、24B-第二发送电路块；25A、25B-第二接收电路块；26a、27a-第二驱动器；26b、27b-第二接收器；51-ROM；181-电压跟随器电路(偏压电路)；RFC1-第一基准时钟；RFC2-第二基准时钟；RFC3-第三基准时钟；TC1-第一发送用时钟；RC1-第一接收用时钟；TC2-第二发送用时钟；RC2-第二接收用时钟。

具体实施方式

以下，基于附图，对本发明的实施方式进行详细说明。

图1是表示包含本实施方式所涉及的接口电路的构成的图。如图1所示，本实施方式所涉及的接口电路用于实现在主机设备1和辅助设备2之间执行双向数据传送的通信方式，具备被搭载于主机设备1的第一LSI10和被搭载于辅助设备2的第二LSI20。此外，第一LSI10和第二LSI20的每一个也被称为接口电路。

主机设备1，例如相当于等离子体显示器等的TV、PC、导航装置、移动终端、移动AV设备、数码照相机、摄像机等。辅助设备2，例如相当于存储器模块等。存储器模块包括SD卡等的存储卡或者嵌入式存储器等。主机设备1和辅助设备2通过传输差动信号的传输路径31、32、33被电连接。传输路径31单向进行时钟传输，从主机设备1向辅助设备2传输差动时钟。传输路径31、32双向进行数据传输，从主机设备1向辅助设备2、或者从辅助设备2向主机设备1传输差动串行信号。这些传输路径31、32、33例如由电路板或电缆构成。

在主机设备1的第一LSI10中，基准时钟生成器11输入由石英晶体振荡器5振荡输出的时钟，生成第一基准时钟RFC1。第一时钟生成电路12基于第一基准时钟RFC1，个别地生成第一发送用时钟TC1和第一接收用时钟RC1。在这里，第一时钟生成电路12是输出多相时钟的多相输出PLL电路，作为发送用时钟TC1生成10相时钟且作为接收用时钟RC1生成30相时钟。另外，第一时钟生成电路12基于第一基准时钟RFC1，生成辅助设备2用的第二基准时钟RFC2。差动驱动器13将第二基准时钟RFC2转换为差动时钟，向辅助设备2输出。所输出的差动时钟，经由输出端子对6被传送到传输路径31。

另外，在辅助设备2的第二LSI20中，差动接收器(Re)21经由输入端子对8接收从主机设备1发送出的差动时钟，并转换为第三基准时钟RFC3。第二时钟生成电路22基于第三基准时钟RFC3，个别地生成第二发送用时钟TC2和第二接收用时钟RC2。在这里，第二时钟生成电路22是输出多相时钟的多相输出DLL电路，作为发送用时钟TC2生成10相时钟且作为接收用时钟RC2生成30相时钟。

即，在图1的构成中，采用了将时钟从主机设备1传送到辅助设备2的、所谓的Clock Forwarded方式。据此，即便在辅助设备2不能搭载石英晶体振荡器等时钟源的情况下，也可在辅助设备2侧基于从主机设备1发送来的基准时钟生成发送用时钟和接收用时钟，所以可在主机设备侧和辅助设备侧的每一侧保证动作定时，可实现稳定的双向数据传输。

此外，第一时钟生成电路12并不局限于多相输出PLL电路，例如也可以采用DLL电路来实现。另外，第二时钟生成电路22也不局限于多相输出DLL电路，例如也可以采用PLL电路来实现。

另外，图1所示的第一LSI10及第二LSI20，设有数据传输功能的2系统。即，关于传输路径32，第一LSI10具备第一发送电路块14A及第一接收电路块15A，第二LSI20具备第二发送电路块24A及第二接收电路块25A。同样地，关于传输路径33，第一LSI10具备第一发送电路块14B及第一接收电路块15B，第二LSI20具备第二发送电路块24B及第二接收电路块25B。

在第一LSI10中，第一发送电路块14A、14B具备串行器(Serializer)141、143和差动驱动器142、144，且使用第一发送用时钟TC1将并行数据转换为差动串行信号，向辅助设备2输出。即，串行器141、143使用第一发送用时钟TC1，将并行数据转换为差动串行信号。在这里，串行器141、143，向8比特并行数据追加2比特，将其转换为串行数据并加密输出(8B10B)。差动驱动器142、144将由串行器141、143所输出的串行数据转换为差动串行信号输出。由差动驱动器142、144所输出的差动串行信号，经由输入输出端子对7A、7B分别被输出到传输路径32、33。

另外，第一接收电路块15A、15B具备差动接收器151、154、时钟数据恢复(CDR)电路152、155及解串器(DeSerializer)153、156，且从自辅助设备2接收差动串行信号，在使用第一接收用时钟RC1通过时钟数据恢复使定时一致之后转换为并行数据。即，差动接收器151、154将经由输入输出端子对7A、7B分别从传输路径32、33输入来的差动串行信号转换为串行数据输出。CDR电路152、155是对用于以时钟敲定(たたく)输入数据的数据窗口的安全位置的边缘选择进行确定的电路，根据第一接收用时钟RC1进行动作。另外，CDR电路是相位调整电路的一个例子，也可以通过除此之外的构成使差动串行信号的定时一致。解串器153、156对由CDR电路152、155所输出的串行数据进行解码，并转换为8比特并行数据输出(10B8B)。

并且，如上所述，作为第一输入输出端子对的输入输出端子对7A、7B，被作为连接第一发送电路块14A、14B的差动输出端子及连接第一接收电路块15A、15B的差动输入端子共同使用。

另一方面，在第二LSI20中，第二发送电路块24A、24B具备串行器241、243和差动驱动器242、244，且使用第二发送用时钟TC2将并行数据转换为差动串行信号，向主机设备1输出。即，串行器241、243使用第二发送用时钟TC2，将并行数据转换为差动串行信号。在这里，串行器241、243，向8比特并行数据追加2比特，将其转换为串行数据并加密输出(8B10B)。差动驱动器242、244将由串行器241、243所输出的串行数据转换为差动串行信号输出。由差动驱动器242、244所输出的差动串行信号，经由输入输出端子对9A、9B分别被输出到传输路径32、33。

另外，第二接收电路块25A、25B具备差动接收器251、254、时钟数据恢复(CDR)电路252、255及解串器253、256，且从主机设备1接收差动串行信号，在使用第二接收用时钟RC2通过时钟数据恢复使定时一致之后转换为并行数据。即，差动接收器251、254将经由输入输出端子对9A、9B分别从传输路径32、33输入来的差动串行信号转换为串行数据输出。CDR电路252、255是对用于以时钟敲定输入数据的数据窗口的安全位置的边缘选择进行确定的电路，根据第二接收用时钟RC2进行动作。另外，CDR电路是相位调整电路的一个例子，也可以通过除此之外的构成使差动串行信号的定时一致。解串器253、256对由CDR电路252、255所输出的串行数据进行解码，并转换为8比特并行数据输出(10B8B)。

并且，如上所述，作为第二输入输出端子对的输入输出端子对9A、9B，被作为连接第二发送电路块24A、24B的差动输出端子及连接第二接收电路块25A、25B的差动输入端子共同使用。

根据这样的构成，能够具有在一对差动对端子实现发送和接收的双向功能，所以在限定了端子数的系统中可实现双向传输。

另外，第一LSI10具备用于给传输路径32、33供给差动公共电位的偏压电路18A、18B。关于该偏压电路18A、18B以后叙述。另外，第二LSI20具备用于检测传输路径32、33中没有差动信号的Hi-Z检测电路28A、28B。因为如果传输路径32、33变为Hi-Z(高阻抗)则差动间的电位差就消失了，所以Hi-Z检测电路28A、28B在差动电位差进入到一定振幅以内时，就可判定出没有差动信号。

并且，在图1的构成中，差动数据传输是通过全双工方式或者半双工方式双向进行的、即从主机设备1向辅助设备2、从辅助设备2向主机设备1进行的。

另外，图1的构成也对应着单端接口，例如也可以执行基于以往规格的单端数据传输。即，第一LSI10具备单端接口的第一驱动器16a、17a及第一接收器16b、17b。第一驱动器16a、17a的输出端子及第一接收器16b、17b的输入端子连接在差动驱动器13的输出处。第二LSI20具备单端接口的第二驱动器26a、27a及第二接收器26b、27b。第二驱动器26a、27a的输出端子及第二接收器26b、27b的输入端子连接在差动接收器21的输入处。

另外，第一及第二时钟生成电路12、22优选可将发送用时钟TC1、TC2和接收用时钟RC1、RC2的带宽设定在不同的范围内。此外，优选可动态地变更发送用时钟TC1、TC2和接收用时钟RC1、RC2的带宽。例如，将发送用时钟TC1、TC2的带宽设定在相对较低的例如1MHz～2MHz的范围内，另一方面，将接收用时钟RC1、RC2的带宽设定在相对较高的例如2MHz～4MHz的范围内。据此，因为可以适当地设定接收用时钟和发送用时钟的关系，所以可改善并稳定通信系统的频率特性。

为了实现这样的构成，例如，在作为多相时钟生成电路而使用多相PLL电路的情况下，搭载2个VCO等作为接收用和发送用即可。或者，也可第一及第二时钟生成电路12、22的每一个按发送用和接收用而具备多相时钟生成电路。

图2是进一步概念性表示实现本实施方式所涉及的通信方式的功能的图。在图2中，主机设备1具备：存储各种信息的ROM41、进行通信控制的逻辑电路块42(PHY层、LINK层及协议层)、用于执行单端数据传输的单端传输部43及用于执行差动数据传输的差动传输部44。在图1的构成中，第一LSI10中包含着单端传输部43和差动传输部44。同样地，辅助设备2具备：存储各种信息的ROM51、进行通信控制的逻辑电路块52(PHY层、LINK层及协议层)、用于执行单端数据传输的单端传输部53及用于执行差动数据传输的差动传输部54。在图1的构成中，第二LSI20中包含着单端传输部53和差动传输部54。

在主机设备1中，ROM41存储着第一时钟生成电路12的详细信息。例如，在第一时钟生成电路12由PLL电路构成的时候，存储着频率范围或带宽等信息。在辅助设备2中，同样地，ROM51存储着第二时钟生成电路22的详细信息。

并且，主机设备1具有如下功能，即读取在辅助设备2具有的ROM51中所存储的第二时钟生成电路22的详细信息，并根据该详细信息进行第一时钟生成电路12的设定。例如，主机设备1根据辅助设备2具有的第二时钟生成电路22(例如，多相输出DLL电路)的频率范围信息，将第一时钟生成电路21(例如，多相输出PLL电路)的VCO的频率范围设定为最合适(±50％等)。或者，主机设备1根据辅助设备2具有的第二时钟生成电路22的带宽信息，将第一时钟生成电路21的带宽设定为最合适(±50％等)。据此，在主机设备1侧，对差动数据传输来说可进行最合适的设定，并且可对应各种各样的辅助设备2。

此外，主机设备1优选在从单端数据传输向差动数据传输切换的期间，执行读取在辅助设备2具有的ROM51中所存储的第二时钟生成电路22的详细信息的动作。据此，在开始差动数据传输之前读取辅助设备2的时钟生成电路的设定，且主机设备1侧完成了最合适的设定，所以不对实际的差动数据传输产生影响可以变更设定。

另外，在图1的构成中，通过在第一LSI10设定偏压电路18A、18B，从而可谋求差动传输路径的公共电位的稳定化。

图3是用于说明本实施方式中的公共(Common)电位的稳定化的图。首先，如图3(a)所示，在以往方式中，因为在不进行数据传输的高阻抗期间(Hi-Z期间)公共电位不稳定，所以例如在切换传输方向之后的传输期间开始时，直至公共电位达到正常状态为止需要较长时间，故差动信号变得不稳定(A)。另外，如图3(b)所示，在使用所谓AC结合方式的情况下，在传输期间开始时，直至差动电位差达到充分大为止需要较长时间，故差动信号变得不稳定(B)。

因此，在本实施方式中，无论传输方向的朝向如何，通过偏压电路18A、18B至少在包含不进行数据传输的高阻抗期间的期间可将公共电位保持在规定的电位上。据此，例如在切换传输方向之后的传输期间开始时，差动信号不会变得不稳定，所以可进一步缩短传输方向切换所需的时间。

图4是表示偏压电路的具体构成例的图。图4表示的是摘录与传输路径32相关的电路构成。在图4中，偏压电路是由运算放大器组成的电压跟随器电路181而构成的。电压跟随器电路181的输出连接在输入输出端子对7A之间所连接的终端电阻182的中间。差动驱动器142为电流方式，在“H”输出时，Pch侧输出恒流，Nch侧引入恒流，另一方面，在“L”输出时，Nch侧输出恒流，Pch侧引入恒流。电压跟随器电路181将在LSI内部生成的公共电位作为传输路径32的中间电位进行输出。据此，可将公共电位保持在规定的电位上。

本发明所涉及的接口电路，在时钟源仅存在于主机设备的构成中，可实现稳定的双向数据传输，故例如在等离子体显示器等的SD卡用接口中是有用的。

Claims (19)

1.一种接口电路，用于在主机设备和辅助设备之间双向执行数据传输，其特征在于，

该接口电路具备：

第一LSI，其被搭载于所述主机设备；和

第二LSI，其被搭载于所述辅助设备，

所述第一LSI具备：

第一时钟生成电路，其基于第一基准时钟，个别地生成第一发送用时钟和第一接收用时钟，并且生成所述辅助设备用的第二基准时钟；

差动驱动器，其将所述第二基准时钟转换为差动时钟，向所述辅助设备输出；

第一发送电路块，其使用所述第一发送用时钟将并行数据转换为差动串行信号，向所述辅助设备输出；和

第一接收电路块，其从所述辅助设备接收差动串行信号，在使用所述第一接收用时钟使定时一致之后转换为并行数据，

所述第二LSI具备：

差动接收器，其从所述主机设备接收差动时钟，并转换为第三基准时钟；

第二时钟生成电路，其基于所述第三基准时钟，个别地生成第二发送用时钟和第二接收用时钟；

第二发送电路块，其使用所述第二发送用时钟将并行数据转换为差动串行信号，向所述主机设备输出；和

第二接收电路块，其从所述主机设备接收差动串行信号，在使用所述第二接收用时钟使定时一致之后转换为并行数据。

2.根据权利要求1所述的接口电路，其特征在于，

所述第一LSI具备第一输入输出端子对，其被作为连接所述第一发送电路块的差动输出端子及连接所述第一接收电路块的差动输入端子共同使用，

所述第二LSI具备第二输入输出端子对，其被作为连接所述第二发送电路块的差动输出端子及连接所述第二接收电路块的差动输入端子共同使用。

3.根据权利要求1所述的接口电路，其特征在于，

所述第一接收电路块通过相位调整电路使差动串行信号的定时一致，

所述第二接收电路块通过相位调整电路使差动串行信号的定时一致。

4.根据权利要求1所述的接口电路，其特征在于，

所述主机设备和所述辅助设备之间的差动数据传输，通过全双工方式或者半双工方式双向地进行。

5.根据权利要求1所述的接口电路，其特征在于，

所述第一LSI具备单端接口的第一驱动器及第一接收器，

所述第一驱动器的输出端子及所述第一接收器的输入端子连接在所述差动驱动器的输出处，

所述第二LSI具备单端接口的第二驱动器及第二接收器，

所述第二驱动器的输出端子及所述第二接收器的输入端子连接在所述差动接收器的输入处。

6.根据权利要求1所述的接口电路，其特征在于，

所述第一时钟生成电路是输出多相时钟的多相时钟生成电路，且构成为能将所述第一发送用时钟和所述第一接收用时钟的带宽设定在不同的范围内、或者能动态地变更所述第一发送用时钟和所述第一接收用时钟的带宽，

所述第二时钟生成电路是输出多相时钟的多相时钟生成电路，且构成为能将所述第二发送用时钟和所述第二接收用时钟的带宽设定在不同的范围内、或者能动态地变更所述第二发送用时钟和所述第二接收用时钟的带宽。

7.根据权利要求6所述的接口电路，其特征在于，

所述第一及第二时钟生成电路的每一个按发送用和接收用而具备多相时钟生成电路。

8.根据权利要求1所述的接口电路，其特征在于，

所述辅助设备具备ROM，其存储着所述第二时钟生成电路相关的详细信息，

所述主机设备具有如下功能，即读取在所述辅助设备具有的所述ROM中所存储的详细信息，并根据该详细信息进行所述第一时钟生成电路的设定。

9.根据权利要求8所述的接口电路，其特征在于，

所述主机设备和所述辅助设备除差动数据传输之外，还能执行单端数据传输，

所述主机设备在从单端数据传输向差动数据传输切换的期间，执行读取在所述辅助设备具有的所述ROM中所存储的详细信息的动作。

10.根据权利要求1所述的接口电路，其特征在于，

所述第一时钟生成电路是输出多相时钟的多相输出PLL电路，

所述第二时钟生成电路是输出多相时钟的多相输出DLL电路。

11.根据权利要求10所述的接口电路，其特征在于，

所述辅助设备具备ROM，其存储着所述多相输出DLL电路相关的详细信息，

所述主机设备具有如下功能，即读取在所述辅助设备具有的所述ROM中所存储的详细信息，并根据该详细信息进行所述多相输出PLL电路的设定。

12.根据权利要求1所述的接口电路，其特征在于，

所述第一LSI具备偏压电路，其输出连接在所述第一输入输出端子对之间所连接的终端电阻的中间，

所述偏压电路至少在不进行数据传输的期间将公共电位保持在规定的电位上。

13.一种接口电路，为了在主机设备和辅助设备之间双向执行数据传输，而被搭载于所述主机设备，其特征在于，

该接口电路具备：

时钟生成电路，其基于基准时钟，个别地生成发送用时钟和接收用时钟，并且生成所述辅助设备用的基准时钟；

差动驱动器，其将所述辅助设备用的基准时钟转换为差动时钟，向所述辅助设备输出；

发送电路块，其使用所述发送用时钟将并行数据转换为差动串行信号，向所述辅助设备输出；和

接收电路块，其从所述辅助设备接收差动串行信号，在使用所述接收用时钟使定时一致之后转换为并行数据。

14.根据权利要求13所述的接口电路，其特征在于，

还具备输入输出端子对，其被作为连接所述发送电路块的差动输出端子及连接所述接收电路块的差动输入端子共同使用。

15.根据权利要求13所述的接口电路，其特征在于，

所述接收电路块通过相位调整电路使差动串行信号的定时一致。

16.一种接口电路，为了在主机设备和辅助设备之间双向执行数据传输，而被搭载于所述辅助设备，其特征在于，

该接口电路具备：

差动接收器，其从所述主机设备接收差动时钟，并转换为基准时钟；

时钟生成电路，其基于所述基准时钟，个别地生成发送用时钟和接收用时钟；

发送电路块，其使用所述发送用时钟将并行数据转换为差动串行信号，向所述主机设备输出；和

接收电路块，其从所述主机设备接收差动串行信号，在使用所述接收用时钟使定时一致之后转换为并行数据。

17.根据权利要求16所述的接口电路，其特征在于，

还具备输入输出端子对，其被作为连接所述发送电路块的差动输出端子及连接所述接收电路块的差动输入端子共同使用。

18.根据权利要求16所述的接口电路，其特征在于，

所述接收电路块通过相位调整电路使差动串行信号的定时一致。

19.根据权利要求1、13、16中任一项所述的接口电路，其特征在于，

所述辅助设备是存储器模块。

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