JP7059651B2

JP7059651B2 - 通信装置

Info

Publication number: JP7059651B2
Application number: JP2018010549A
Authority: JP
Inventors: 博樹角井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-01-25
Filing date: 2018-01-25
Publication date: 2022-04-26
Anticipated expiration: 2038-01-25
Also published as: JP2019129436A

Description

本発明は、差動のクロック信号と差動のデータ信号とが入力される通信装置に関する。

例えばマイコンから周辺ＩＣにシリアル通信でデータを送信する場合、マイコンは、クロック信号とそのクロック信号に同期したデータ信号を送信する。近年、通信速度の高速化が要求されており、ノイズがある環境下でも高速で通信エラーのない安定した通信を行うためには、差動形式のクロック信号と差動形式のデータ信号を用いることが有効である。周辺ＩＣは、これらクロック信号とデータ信号を差動レシーバにより受信し、各差動レシーバから出力されるクロック信号とデータ信号を、それぞれ同期回路であるシフトレジスタのクロック端子とデータ端子に与えている。

特開２０１４－１７８０７号公報

差動レシーバは、その遅延特性が立ち上がりと立下りとで異なっているのが一般的である。そのため、公差条件においてクロック，データ間のセットアップ時間及びホールド時間を長めに設定する必要があり、通信速度を制約することに繋がってしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、受信側でのクロック，データ間のスキューをより小さくし、通信速度を向上させることができる通信装置を提供することにある。

請求項１記載の通信装置によれば、受信側同期回路は、何れも差動入力形式である第２レシーバから出力される受信データ信号を、第１レシーバから出力されるクロック信号に同期させる。第１及び第２レシーバは、全差動コンパレータから出力される相補信号よりシングルエンドの合成信号を生成する論理回路を備える。論理回路は、相補信号における正側信号の立上りエッジと、当該エッジに近接する同負側信号の立下りエッジとの組み合わせを第１エッジ群とし、正側信号の立下りエッジと、当該エッジに近接する同負側信号の立上りエッジとの組み合わせを第２エッジ群とすると、第１エッジ群においてより早く到来するエッジを基準とする合成信号の立上がりエッジまでの遅延時間が、第２エッジ群においてより早く到来するエッジを基準とする合成信号の立下りエッジまでの遅延時間に等しくなるように調整する。

このように構成すれば、全差動コンパレータの立上り遅延時間と立下り遅延時間とが異なっていても、論理回路によって生成される合成信号における、相補信号の第１エッジ群においてより早く到来するエッジを基準とする立上がりエッジまでの遅延時間と、第２エッジ群においてより早く到来するエッジを基準とする立下りエッジまでの遅延時間とが等しくなる。したがって、第１レシーバから出力されるクロック信号に対する、第２レシーバから出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。
また、請求項１記載の通信装置によれば、データ信号を出力するデータ出力部と、このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路と、この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバとを備え、第１レシーバは、全差動コンパレータと論理回路との間に配置されるレベルシフタを有し、レベルシフタに入力される信号を前記クロック信号として送信側同期回路に入力する。

請求項２記載の通信装置によれば、論理回路を、相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路で構成する。すなわち、このようなラッチ回路は、正転信号と反転信号との双方のレベルが変化した時点で、出力する二値レベル信号が変化する。したがって、極めて簡単な構成で、合成信号の立上り遅延時間と立下り遅延時間とが等しくなるように調整できる。

第１実施形態であり、第１レシーバの回路構成を示す図ラッチ回路の動作を示すタイミングチャート差動入力構成のコンパレータにより出力されるクロック信号ＣＯを示すタイミングチャート全差動コンパレータにより出力されるクロック信号ＣＯ２を示すタイミングチャートマイコン及びＡＳＩＣ間の通信処理を示すタイミングチャートマイコン及びＡＳＩＣの概略構成を示すブロック図第２実施形態であり、第１レシーバの回路構成を示す図ラッチ回路の動作を示すタイミングチャート第３実施形態であり、ＡＳＩＣの概略構成を示すブロック図第１レシーバの回路構成を示す図第４実施形態であり、第１レシーバの回路構成を示す図第５実施形態であり、第１レシーバの回路構成を示す図

（第１実施形態）
図６に示すように、例えば車両のエンジンＥＣＵ（Electronic Control Unit）には、マイコン１の他にＡＳＩＣ（Application Specific IC）２などの周辺ＩＣが搭載されている。マイコン１とＡＳＩＣ２とは、互いにシリアル通信を行うための通信回路を備えている。ＡＳＩＣ２は通信装置に相当する。

マイコン１は、通信線ＣＬ１，ＣＬ２を介して差動のクロック信号ＣＬＫＰ，ＣＬＫＮを送信すると共に、通信線ＣＬ３，ＣＬ４を介してクロック信号に同期した差動のデータ信号ＲＸＤＰ，ＲＸＤＮを送信し、通信線ＣＬ５を介してクロック信号に同期したシングルエンドのチップセレクト信号ＣＳを送信する。

ＡＳＩＣ２は、クロック信号，データ信号を受信する差動入力形式の第１レシーバ３，第２レシーバ４と、ＣＳ信号を受信するシュミットトリガバッファ５を備えている。シュミットトリガバッファ５の出力端子は、ロジック部６の入力端子に接続されている。マイコン１がＣＳ信号をローレベルにしている期間に、マイコン１とＡＳＩＣ２との間で通信が行われる。

第２レシーバ４の出力端子は、受信側同期回路であるＤフリップフロップ７のデータ端子Ｄに接続されている。Ｄフリップフロップ７の出力端子Ｑは、ロジック部６の入力端子に接続されている。第１レシーバ３の出力端子は、ロジック部６の入力端子に接続されていると共に、Ｄフリップフロップ７の負論理クロック端子Ｃに接続されている。レシーバ３及び４並びにＤフリップフロップ７は、受信部８を構成している。

ロジック部６の出力端子は、送信側同期回路であるＤフリップフロップ９のデータ端子Ｄに接続されている。Ｄフリップフロップ９の出力端子Ｑは、差動出力構成のドライバ１０の入力端子に接続されている。これらは送信部１１を構成している。ＡＳＩＣ２は、送信部１１及び通信線ＣＬ６，ＣＬ７を介してクロック信号に同期した差動データ信号ＴＸＤＰ，ＴＸＤＮをマイコン１に送信する。尚、差動通信線間には、抵抗値１００Ωの終端抵抗が接続されている。尚、各信号の名称は、ＡＳＩＣ２の端子の名称としても使用することがある。

図１は、第１レシーバ３の内部構成を示すが、第２レシーバ４の内部構成も第１レシーバ３と同じである。第１レシーバ３は、全差動コンパレータ１２，反転バッファ１３Ｐ及び１３Ｎ，１４Ｐ及び１４Ｎ，ラッチ回路１５，バッファ１６を備えている。全差動コンパレータ１２並びに反転バッファ１３Ｐ及び１３Ｎには５Ｖ電源が供給され、反転バッファ１４Ｐ及び１４Ｎには１．８Ｖ電源が供給されている。ラッチ回路１５の電源も１．８Ｖであり、反転バッファ１４Ｐ及び１４Ｎは第１レベルシフタ１７を構成している。

論理回路に相当するラッチ回路１５は周知の構成であり、２つのＮＯＴゲート１８Ｐ及び１８Ｎと、４つのＮＡＮＤゲート１９Ｐ及び１９Ｎ並びに２０Ｐ及び２０Ｎからなる。ＮＡＮＤゲート２０Ｐの出力端子がバッファ１６の入力端子に接続されている。バッファ１６は、論理合成したシングルエンド形式のクロック信号ＣＯ２を出力する。

次に、本実施形態の作用について説明する。全差動コンパレータ１２は、マイコン１より送信された差動クロック信号ＣＬＫＰ，ＣＬＫＮを受信して、正転信号ＣＯＰ，反転信号ＣＯＮを出力する。正転信号ＣＯＰ，反転信号ＣＯＮそれぞれの立上りエッジ，立下りエッジのタイミングは、全差動コンパレータ１２の個別の素子により異なるのが一般的である。図２に示すように、各エッジが前後するケースには、以下の１～４がある。
ケース１ケース２ケース３ケース４
ＣＯＰ：立上り先後先後
ＣＯＮ：立下り後先後先
ＣＯＰ：立下り先後先先
ＣＯＮ：立上り後先後後

このような相補信号ＣＯＰ，ＣＯＮに対してラッチ回路１５を適用することで、以下のようなＣＬＫ信号ＣＯ２が生成される。信号ＣＯＰ，ＣＯＮのうち、何れか一方の先に到来したエッジを基準として、信号ＣＯ２の立上りエッジ，立下りエッジが到来するまでの時間をそれぞれｔａ，ｔｂとすると、ケース１～４の何れについてもｔａ＝ｔｂになる。これは、ラッチ回路１５の動作によるもので、各ケースの時間ｔａ，ｔｂが、上記した何れか一方の先に到来したエッジを基準として、その次に他方のエッジが到来するまでの時間となるからである。

図３に示すように、従来のように差動入力コンパレータにより生成されるクロック信号ＣＯにおける、入力される差動クロック信号ＣＬＫＰ，ＣＬＫＮのエッジ交差時点を基準とする立上り遅延時間ｔｒと立下り遅延時間ｔｆとが異なり、ｔｒ＜ｔｆであるとする。これに対して、本実施形態で用いる全差動コンパレータ１２が、同じ立上り，立下りの遅延時間特性を有しているとする。

すると、図４に示すように、信号ＣＯ２の立上り遅延時間ｔｒ２と、立下り遅延時間ｔｆ２とは、何れも長い方の立下り遅延時間ｔｆに、全差動コンパレータ１２の伝送遅延時間ｔｌを加えたものになる。これは、差動データ信号を受信して出力するレシーバ４についても同様である。

図５に示すように、マイコン１がＣＳ信号をアクティブにすると、ＡＳＩＣ２が動作を開始し、送信部１１のドライバ１０の差動出力端子ＴＸＤＰ，ＴＸＤＮは、ハイインピーダンス状態から、ハイ，ロー何れかのレベルを出力する。それからマイコン１は、所定時間ｔｌｅａｄの経過後に、差動クロック信号ＣＬＫＰ，ＣＬＫＮの出力を開始すると共に、差動データ信号ＲＸＤＰ，ＲＸＤＮの出力を開始する。すると、ＣＬＫレシーバである第１レシーバ３からは、立上り遅延時間ｔｒと立下り遅延時間ｔｆとが等しいクロック信号ＣＯ２が出力される。そして、ＲＸレシーバである第２レシーバ４からも、やはり立上り遅延時間ｔｒと立下り遅延時間ｔｆとが等しいデータ信号が出力される。

その結果、クロック信号ＣＯ２の立下りエッジを基準とするデータ信号の立上りまでの時間であるセットアップ時間ｔｓｕと、データ信号の立下りまでの時間であるホールド時間ｔｈとは、所期通りに確保される。したがって、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７がクロック信号ＣＯ２の立下りエッジでデータ信号をトリガし、ロジック部６はデータ信号を確実にサンプリングできる。

以上のように本実施形態によれば、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７は、第２レシーバ４から出力される受信データ信号を、第１レシーバ３から出力されるクロック信号ＣＯ２に同期させる。第１及び第２レシーバ３及び４は、全差動コンパレータ１２から出力される相補信号ＣＯＰ，ＣＯＮよりシングルエンドの合成信号を生成するラッチ回路１５を備える。ラッチ回路１５は、相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせる。これにより、相補信号間においてより早く到来するエッジを基準とする合成信号ＣＯ２のエッジまでの遅延時間が、相補信号間ＣＯＰ，ＣＯＮにおいてその次に到来するエッジまでの遅延時間に等しくなるように調整する。

このように構成すれば、全差動コンパレータ１２の立上り遅延時間ｔｒと立下り遅延時間ｔｆとが異なっていても、ラッチ回路１５によって生成される合成信号ＣＯ２における、相補信号ＣＯＰ，ＣＯＮの基準エッジからの立上り遅延時間と立下り遅延時間とが等しくなる。したがって、第１レシーバ３から出力されるクロック信号に対する、第２レシーバ４から出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。そして、ラッチ回路１５を用いることで、極めて簡単な構成で、合成信号ＣＯ２の立上り遅延時間と立下り遅延時間とが等しくなるように調整できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態の第１レシーバ２１は、ラッチ回路１５に替わるラッチ回路２２を備えている。ラッチ回路２２は、ＡＮＤゲート２３及びＮＯＲゲート２４で構成されており、論理機能としてはラッチ回路１５と等価である。図８に示すように、ＮＯＲゲート２４Ｐの出力信号ＯＵＴＰが、第１実施形態におけるＮＡＮＤゲート２０Ｎの出力信号ＯＵＴＮに等しくなるので、合成信号ＣＯ２は第１実施形態と同様に出力される。

（第３実施形態）
図９に示すように、第３実施形態のＡＳＩＣ３１は、第１レシーバ３２を備えている。第３実施形態では、ＡＳＩＣ３１がデータ信号の受信に使用するクロック信号ＣＯ２と、データ信号の送信に使用するクロック信号ＣＬＫＯＵＴとを分離しており、クロック信号ＣＬＫＯＵＴは、第１レシーバ３２の内部より導出されている。具体的には、図１０に示すように、クロック信号ＣＬＫＯＵＴは、反転バッファ１３Ｐの出力端子より、反転バッファ３３を介して外部に出力されている。

尚、受信部８の図示は省略している。また、送信部３４については、ロジック部６とＤフリップフロップ９との間に第２レベルシフタ３５を配置しており、ロジック部６において１．８Ｖ電源で処理された信号は、５Ｖ電源でレベルシフトされて送信される。

すなわち、ＡＳＩＣ３１が送信するデータ信号については、マイコン１より受信したクロック信号に対するデータ信号の絶対遅延が問題となる。そこで、第３実施形態のように構成すれば、クロック信号ＣＬＫＯＵＴについて、反転バッファ１４Ｐ及びラッチ回路１５を経由することで付加される遅延時間を排除できる。

以上のように第３実施形態によれば、クロック信号ＣＬＫＯＵＴを、第１レシーバ３２を構成する全差動コンパレータ１２の出力端子から、Ｄフリップフロップ９のクロック端子Ｃに入力するようにした。これにより、マイコン１より受信したクロック信号に対するデータ信号の絶対遅延時間を低減できる。尚、第３実施形態では、クロック信号ＣＬＫＯＵＴは、反転バッファ１３Ｐ及び３３を経由してＤフリップフロップ９のクロック端子Ｃに入力されている。これはクロック信号ＣＬＫＯＵＴの電流駆動能力を向上させる必要からであり、論理的には全差動コンパレータ１２の出力信号をクロック端子Ｃに直接入力した状態に等しい。

（第４実施形態）
図１１に示す第４実施形態の第１レシーバ４１は、第１実施形態の第１レシーバ３より反転バッファ１３及び１４を削除した構成である。

（第５実施形態）
図１２に示す第５実施形態の第１レシーバ５１は、第３実施形態の第１レシーバ３２より反転バッファ１３及び１４を削除した構成である。但し、反転バッファ３３の入力端子は、全差動コンパレータ１２の反転出力端子ＣＯＮに接続されている。反転バッファ３３を経由させているのは、第３実施形態で説明したものと同じ理由による。

（その他の実施形態）
レベルシフタを用いる場合、５Ｖ－１．８Ｖ間のシフトに限ることはない。
論理回路は、ラッチ回路１５以外のロジックを用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はマイコン、２はＡＳＩＣ、３は第１レシーバ、４は第２レシーバ、６はロジック部、７及び９はＤフリップフロップ、１０はドライバ、１２は全差動コンパレータ、１４反転バッファ、１５はラッチ回路を示す。

Claims

差動のクロック信号が入力される差動入力形式の第１レシーバ（３，２１，３２，４１，５１）と、
前記クロック信号に同期して送信された差動のデータ信号が入力される差動入力形式の第２レシーバ（４）と、
この第２レシーバから出力されるデータ信号を、前記第１レシーバから出力されるクロック信号に同期させる受信側同期回路（７）とを備え、
前記第１及び第２レシーバは、
全差動コンパレータ（１２）と、
この全差動コンパレータから出力される相補信号よりシングルエンドの合成信号を生成するもので、
前記相補信号における正側信号の立上りエッジと、当該エッジに近接する同負側信号の立下りエッジとの組み合わせを第１エッジ群とし、
前記正側信号の立下りエッジと、当該エッジに近接する同負側信号の立上りエッジとの組み合わせを第２エッジ群とすると、
前記第１エッジ群においてより早く到来するエッジを基準とする前記合成信号の立上がりエッジまでの遅延時間が、前記第２エッジ群においてより早く到来するエッジを基準とする前記合成信号の立下りエッジまでの遅延時間に等しくなるように調整する論理回路（１５）と、
データ信号を出力するデータ出力部（６）と、
このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路（９）と、
この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバ（１０）とを備え、
前記第１レシーバは、前記全差動コンパレータと前記論理回路との間に配置されるレベルシフタ（１７）を有し、
前記レベルシフタに入力される信号を前記クロック信号として、前記送信側同期回路に入力する通信装置。
前記論理回路は、前記相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路で構成される請求項１記載の通信装置。
前記クロック信号を、前記第１レシーバを構成する全差動コンパレータの出力端子から前記送信側同期回路に入力する請求項１又は２記載の通信装置。