JP2001326564A

JP2001326564A - 半導体集積回路

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Publication number: JP2001326564A
Application number: JP2000144569A
Authority: JP
Inventors: Yoichi Uehara; 陽一上原; Katsumi Yamamoto; 克己山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-05-12
Filing date: 2000-05-12
Publication date: 2001-11-22
Anticipated expiration: 2020-05-12
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Abstract

(57)【要約】【課題】 “Ｈ”期間が長い状態或いは“Ｌ”期間が長
い状態の何れの状態にデューティーがずれてもデューテ
ィーを大凡５０％に回復する。【解決手段】デューティー補正回路は、位相差が大凡
半周期でデューティー比が大凡５０％のアナログ相補周
期信号を論理レベルに変換するとき生ずるデューティー
ずれを、例えば直列２段のナンドゲートスタティックラ
ッチを用いて補正する。ナンドゲートスタティックラッ
チは、相補クロック信号の“Ｈ”期間が長いときラッチ
動作で大凡デューティー５０％補正を行い、相補クロッ
ク信号の“Ｌ”期間が長いときインバート動作を行い、
これによって、内部の小さい遅延による微分波形相当の
細いパルスを出すことなく、入力相補クロック信号のレ
ベルとタイミングからの論理動作だけで、“Ｈ”期間が
長い状態或いは“Ｌ”期間が長い状態の何れの状態に対
しても、デューティーを大凡５０％に回復する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期動作される論理回路部においてクロック信号のデュー
ティーを望ましいデューティーに再生する技術に関し、
半導体集積回路に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】順序回路と組合せ回路から成る論理回路
では、一般的に順序回路をクロック信号に同期させてラ
ッチ動作させる。論理回路の多くの用途において、前記
クロック信号にはデューティー比５０％（ハイレベル及
びローレベル期間に対するハイレベル期間の割合）が望
ましいとされる。例えば、高速動作ロジックＩＣにおい
て、ＰＬＬあるいは周波数プログラマブル等の発振回路
を内部に持ちそこからクロックが供給されるもので、Ｖ
ＣＯ／ＩＣＯ等の発振回路が差動形式の回路を用いるこ
とにより、位相差／デューティ比ともに５０％の相補ク
ロック信号を発生させることができる。しかしながら、
その後段の、ロジックレベル変換回路や、ロジック部内
でのクロック選択回路等の組合せ論理において、クロッ
ク信号の立ち上がり伝播遅延時間ｔｐＬＨと立ち下がり
伝播遅延時間ｔｐＨＬとの差に起因するデューティずれ
が生ずる。

【０００３】上記デューティーずれは論理回路の動作速
度に影響を与える。すなわち、一般に、高速動作論理回
路における高速化の限界は、第１に、フリップフロップ
のクロック信号入力端子から、フリップフロップのデー
タ出力、後段の組合せ論理、及び次段フリップフロップ
のデータ入力端子までの遅延時間と、次段側フリップフ
ロップのデータ入力のセットアップ時間と、クロックス
キューと、を加算（加減算）した値が論理回路内におい
て最大となるパス（いわゆるクリティカルパス）に対
し、その遅延時間等の合計で決まる。この値はクロック
パルスの周期に対して最小値（動作周波数としては最大
値）が決まる。

【０００４】それに加えて第２に、各フリップフロップ
のクロック入力波形の“Ｈ（ハイレベル）”幅、“Ｌ
（ローレベル）”幅にそれぞれ動作可能な最小値があ
り、クロックのデューティ比が５０％からずれている場
合は、クロック幅の観点で先に高速動作限界が決まるこ
ともある。この値はクロックパルスの周期ではなく、
“Ｈ”幅、“Ｌ”幅それぞれに対して最小値が決まって
いる。

【０００５】クロック信号のデューティ比は、クロック
発生回路の構成、およびクロック発生回路後段の論理回
路内におけるｔｐＬＨとｔｐＨＬのずれの両方で決ま
る。

【０００６】高速動作マージンを採る、もしくは最高動
作周波数を上げるためには、クロックのデューティ比は
５０％に近いことが望ましい。また、あるノードでデュ
ーティ比５０％になっていた場合、その後段ではｔｐＬ
ＨとｔｐＨＬの差ができるだけないことが望ましく、換
言すれば、できるだけ後段すなわちフリップフロップの
クロック入力端子に近いノードでデューティ比５０％を
達成できることが望ましい、という点が本発明者によっ
て明らかにされた。

【０００７】

【発明が解決しようとする課題】デューティー比５０％
を極力達成するには、例えば発振周波数を２倍とし、こ
れを後段のロジック回路で２分周することも考えられる
が、ＨＤＤ（ハード・ディスク・ドライブ）やＤＶＤ
（ディジタル・ビデオ・ディスク）などのリードチャン
ネルＬＳＩのような高速動作される応用では、発振周波
数を更に２倍にするのは、現実的に困難であり、また、
消費電力やＥＭＩ（電磁波妨害）の観点からも望ましく
ない。

【０００８】本発明者は本願発明を完成させた後、第１
乃至第３の公開公報の存在を認識した。第１の公開公報
である特開平７−３０３８０号公報には２相クロック信
号で制御されるマスタラッチとスレーブラッチ間でデー
タを誤って伝送されないようにするラッチ技術が記載さ
れる。第２の公開公報である特開平８−８８５４５号公
報にはバッファに入ったパルス信号をデューティー比を
崩さずに後段に伝送する技術が記載され、エッジ検出回
路とラッチ回路の直列接続回路によってデューティー比
補正回路を構成している。第３の公開公報である特開平
７−２１２２２４号公報にはデューティー比５０％の出
力を形成する電圧制御発振器について記載されている。

【０００９】特に、第３の公開公報には、差動のアナロ
グ入力端子に結合された容量素子の充放電によって得ら
れる差動の周波数信号をコンパレートして相補アナログ
信号を形成し、これを、一対のナンドゲートを交差結合
させたラッチ回路を直列２段用いて波形整形する。波形
整形された相補クロック信号の間にはゲート１段分の遅
延がある。波形整形した相補クロック信号は２入力ナン
ドゲートに入力され、前記２入力ナンドゲートの出力
に、前記入力された相補クロック信号相互間のゲート遅
延に相当する幅の狭いクロックを形成し、これを２分周
して、デューティー比５０％のクロック信号を形成する
ものである。更に、直列２段の前記ラッチ回路の終段か
らの相補出力は、前記容量素子を充放電させるためのス
イッチ回路を相補的に動作させるために帰還されてい
る。この構成において、直列２段で配置されたナンドゲ
ートによるラッチ回路は、コンパレータのアナログ出力
を受け、このアナログ出力に対する波形整形を目的と
し、さらに、波形整形された相補出力はコンパレータの
入力側に配置された容量素子の充放電用電流スイッチ回
路の相補スイッチ制御信号として帰還されるから、この
直列２段のランドラッチ回路は、前記帰還系から分離し
て把握できる構成要素にはなり得ない。

【００１０】以下の説明から明らかなように、本願発明
は上記公開公報に記載の発明とは技術的思想を異にし、
また、それらの記載に基づいて容易に考えられるもので
もないと、確信する。

【００１１】本発明の目的は、相補クロック信号を入力
して論理動作を行う論理回路部においてクロック信号の
デューティー比が崩れても順序回路の近傍でクロック信
号のデューティー比を望ましい状態であるデューティー
比大凡５０％に回復することが容易なデューティー回復
技術、そしてこれを適用した半導体集積回路を提供する
ことにある。

【００１２】本発明の目的は、クロック信号のデューテ
ィー比が大凡５０％から大きくなっても小さくなっても
そのデューティー比を望ましい大凡５０％の状態に回復
することが容易なデューティー回復技術、そしてこれを
適用した半導体集積回路を提供することにある。

【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】〔１〕本発明の第１の観点はデューティー
補正に直列２段のスタティックラッチを用いる。即ち、
半導体集積回路は、位相差が大凡半周期でデューティー
比が大凡５０％の相補周期信号を発生する発振回路
（２）と、前記発振回路から出力される相補周期信号を
所定の論理レベルに変換して位相差が大凡半周期の相補
クロック信号を出力する出力変換回路（３）と、前記出
力変換回路から出力される相補クロック信号を入力して
論理動作を行う論理回路部（４）とを有する。前記論理
回路部は、少なくとも出力変換回路で生ずる相補クロッ
ク信号のデューティーずれを補正して大凡５０％に回復
するデューティー補正回路（５）を含む。デューティー
補正回路は、前記出力変換回路を経た相補クロック信号
を入力する第１論理段（４４，５４）と、前記第１論理
段の出力を入力する第２論理段（４５，５５）を有す
る。第１論理段は、第１の論理値の期間が大凡５０％の
デューティー比における第１の論理値の期間よりも短く
されるデューティー比の相補クロック信号に対しては大
凡５０％のデューティー比へ補正し、前記第１の論理値
の期間が大凡５０％のデューティー比における第１の論
理値の期間よりも長くされるデューティー比の相補クロ
ック信号に対しては大凡５０％のデューティー比より第
１の論理値の期間を短く補正する論理動作を行う。第２
論理段は、前記第１論理段から出力される相補クロック
信号を入力し、第１の論理値の期間が大凡５０％のデュ
ーティー比における第１の論理値の期間よりも短くされ
るデューティー比の相補クロック信号に対しては大凡５
０％のデューティー比へ補正し、デューティー比が大凡
５０％の相補クロック信号に対しては論理値反転を行な
って出力する。

【００１６】ナンドゲートを利用する場合、図１に例示
されるように、第１論理段は、相互に一方のナンドゲー
トの出力が他方のナンドゲートの入力に帰還接続され夫
々のナンドゲートの他方の入力に前記位相差が大凡半周
期の相補クロック信号が供給される第１のナンドラッチ
回路（４４）として構成し、第２論理段は、相互に一方
のナンドゲートの出力が他方のナンドゲートの入力に帰
還接続され夫々のナンドゲートの他方の入力に前記第１
のナンドラッチ回路の夫々のナンドゲートの出力が供給
される第２のナンドラッチ回路（４５）として構成して
よい。この構成によれば、図１３に例示されるように、
“Ｈ”期間が長い相補クロック信号に対して、第１のナ
ンドラッチ回路はラッチ動作を行なうことによって、相
補入力クロック信号のデューティー比を大凡５０％に回
復する。大凡デューティー比５０％に回復された相補ク
ロック信号に対して第２のナンドラッチ回路はインバー
タとして作用し、第２のナンドラッチ回路から、デュー
ティー５０％に回復された相補クロック信号が得られ
る。一方、図１４に例示されるように“Ｌ”期間が長い
相補クロック信号に対して第１のナンドラッチ回路は、
インバータ動作を行なうことになり、これによって入力
相補クロック信号の極性が反転される。第１のナンドラ
ッチ回路で極性反転された相補クロック信号を入力する
第２のナンドラッチ回路は、“Ｈ”期間の長い相補クロ
ック信号に対するラッチ動作を行なうことにより、前述
と同様に、相補クロック信号のデューティーを大凡５０
％に回復する。このように、“Ｈ”期間が長い状態或い
は“Ｌ”期間が長い状態の何れの状態にデューティーが
ずれてもデューティーを大凡５０％に回復することがで
きる。しかも組合せ回路による論理動作だけで比較的簡
単にデューティーを回復させることができる。

【００１７】ノアゲートを利用する場合、図１５に例示
されるように、第１論理段は、相互に一方のノアゲート
の出力が他方のノアゲートの入力に帰還接続され夫々の
ノアゲートの他方の入力に前記位相差が大凡半周期の相
補クロック信号が供給される第１のノアラッチ回路（５
４）として構成し、第２論理段は、相互に一方のノアゲ
ートの出力が他方のノアゲートの入力に帰還接続され夫
々のノアゲートの他方の入力に前記第１のノアラッチ回
路の夫々のノアゲートの出力が供給される第２のノアラ
ッチ回路（５５）として構成してよい。この構成によれ
ば、ノアラッチ回路は、“Ｌ”期間が長い相補クロック
信号に対してラッチ動作を行ない、“Ｈ”期間が長い相
補クロック信号に対してインバータ動作を行ない、ナン
ドラッチ回路の場合とは極性が逆になるが、結果とし
て、相補入力クロック信号のデューティーを大凡５０％
に回復する。

【００１８】前記ナンドラッチ回路又はノアラッチ回路
はスタティックラッチ形態を有しているからゲート１段
分の遅延に相当するデューティーずれを生ずることにな
る。このデューティーずれを極力小さくする手段とし
て、前記第２のラッチ回路（第２のナンドラッチ回路、
第２のノアラッチ回路）の夫々の出力に、ナンドラッチ
回路の場合は論理閾値電圧が電源電圧の中間レベルより
も高く設定されたインバータを接続し、ノアラッチ回路
の場合は論理閾値電圧が電源電圧の中間レベルよりも低
く設定されたインバータを接続するとよい。或いは、前
記第１及び第２のラッチ回路（４４，４５）のナンドゲ
ートの論理閾値電圧を電源電圧の中間レベルよりも高く
設定すればよい。また、前記第１及び第２のラッチ回路
（５４，５５）のノアゲートの論理閾値電圧を電源電圧
の中間レベルよりも低く設定すればよい。

【００１９】デューティーずれはクロック選択やクロッ
ク供給停止などを制御するクロック制御論理回路でも生
ずる。これによるデューティーずれも回復対象とする場
合には、前記第１のラッチ回路（４４，５４）の入力に
は夫々クロック制御論理回路（５６Ａ，５６Ｂ）を介し
て前記位相差が大凡半周期の相補クロック信号が供給さ
れるようにすればよい。要するに、論理回路部のフリッ
プフロップに近付けてデューティー補正回路を配置す
る。

【００２０】〔２〕本発明の第２の観点は相補クロック
信号における短い方の“Ｈ”期間の抽出又は短い方の
“Ｌ”期間の抽出及び反転を行なって、或いはその逆に
短い方の“Ｌ”の抽出又は短い方の“Ｈ”期間の抽出及
び反転を行なって、大凡デューティー５０％の回復を図
ろうとするものである。即ち、半導体集積回路は、位相
差が大凡半周期でデューティー比が大凡５０％の相補周
期信号を発生する発振回路と、前記発振回路から出力さ
れる相補周期信号を所定の論理レベルに変換して位相差
が大凡半周期の相補クロック信号を出力する出力変換回
路と、前記出力変換回路から出力される相補クロック信
号を入力して論理動作を行う論理回路部とを有する。前
記論理回路部は、前記出力変換回路で生ずる相補クロッ
ク信号のデューティーずれを補正して大凡５０％に回復
するデューティー補正回路を含む。前記デューティー補
正回路は、図２７に例示されるように、前記相補クロッ
ク信号のデューティー比を判定し、第１の論理値の期間
が大凡５０％のデューティー比における第１の論理値の
期間よりも短くされるデューティー比の相補クロック信
号に対しては大凡５０％のデューティー比より第１の論
理値の期間を短く維持し、前記第１の論理値の期間が大
凡５０％のデューティー比における第１の論理値の期間
よりも長くされるデューティー比の相補クロック信号に
対しては大凡５０％のデューティー比より第１の論理値
の期間を短く補正する論理動作を行う第１論理段（１１
０）と、前記第１論理段から出力される相補クロック信
号を入力しデューティー比を大凡５０％とする補正を行
って出力する第２論理段（１１１）とを含む。

【００２１】前記デューティー補正回路の具体的な態様
によれば、位相差が大凡半周期の相補クロック信号の一
方と他方の反転信号とを入力する第１のナンドゲート
（７０）と、前記位相差が大凡半周期の相補クロック信
号の前記他方と前記一方の反転信号とを入力する第２の
ナンドゲート（７１）と、によって第１の論理段を構成
する。前記第１のナンドゲートの出力によってスイッチ
制御され電源電圧と出力端子に接続された第１導電型の
第１のトランジスタ（７２）と、前記第２のナンドゲー
トの出力の反転信号によってスイッチ制御され回路の接
地電圧と前記出力端子に接続された第２導電型の第２の
トランジスタ（７３）とによって第２の論理段を構成す
る。前記出力端子には容量（７４）が接続される。容量
（７４）は、寄生容量のみを用いて半導体集積回路のレ
イアウト上で明示的に素子をレイアウトしないこともあ
るが、明示的に容量を設けた場合と動作は同じである。

【００２２】前記第２の論理段には、図３０に例示され
るように、相互に一方のナンドゲート（７８）の出力が
他方のナンドゲート（７９）の入力に帰還接続され夫々
のナンドゲートの他方の入力に前記第及び第２のナンド
ゲートの出力信号が供給されるナンドラッチ回路を採用
してもよい。このとき、容量は必須ではない。

【００２３】〔３〕本発明による第３の観点の半導体集
積回路は、位相差が大凡半周期でデューティー比が大凡
５０％の相補周期信号を発生する発振回路と、前記発振
回路から出力される相補周期信号を所定の論理レベルに
変換して位相差が大凡半周期の相補クロック信号を出力
する出力変換回路と、前記出力変換回路から出力される
相補クロック信号を入力して論理動作を行う論理回路部
とを有する。前記論理回路部は、前記出力変換回路で生
ずる相補クロック信号のデューティーずれを補正して大
凡５０％に回復するデューティー補正回路を含む。前記
デューティー補正回路は、図３２に例示されるように、
位相差が大凡半周期の相補クロック信号をそれぞれ２分
周するフリップフロップ（８０，８１）と、前記フリッ
プフロップの出力を２入力とし、２入力の一致、不一致
毎にクロック信号を状態変化させて出力する論理ゲート
回路（８２）とを含んで成る。前記発振回路は例えばＰ
ＬＬ回路の電圧制御発振器である。

【００２４】〔４〕前記第１及び第２の観点を共に含む
上位概念的に把握した発明によれば、半導体集積回路
は、位相差が大凡半周期でデューティー比が大凡５０％
の相補周期信号を発生する発振回路と、前記発振回路か
ら出力される相補周期信号を所定の論理レベルに変換し
て位相差が大凡半周期の相補クロック信号を出力する出
力変換回路と、前記出力変換回路から出力される相補ク
ロック信号を入力して論理動作を行う論理回路部とを有
する。前記論理回路部は、前記出力変換回路で生ずる相
補クロック信号のデューティーずれを補正して大凡５０
％に回復するデューティー補正回路を含む。前記デュー
ティー補正回路は、前記出力変換回路を経た相補クロッ
ク信号を入力する第１論理段と、前記第１論理段の出力
を入力する第２論理段を有する。前記第１論理段は、前
記相補クロック信号のデューティー比を判定し、第１の
論理値の期間が大凡５０％のデューティー比における第
１の論理値の期間よりも短くされるデューティー比の相
補クロック信号に対しては大凡５０％のデューティー比
へ補正し或いは大凡５０％のデューティー比より第１の
論理値の期間を短く維持し、前記第１の論理値の期間が
大凡５０％のデューティー比における第１の論理値の期
間よりも長くされるデューティー比の相補クロック信号
に対しては大凡５０％のデューティー比より第１の論理
値の期間を短く補正する論理動作を行う。前記第２論理
段は、前記第１論理段から出力される相補クロック信号
を入力しデューティー比を大凡５０％にして出力する。

【００２５】

【発明の実施の形態】図１には本発明に係る半導体集積
回路におけるクロック系が例示される。半導体集積回路
１は、発振回路２、出力変換回路３、及び論理回路４を
有する。発振回路２は、位相差が大凡半周期（単に位相
差１８０°とも称する）でデューティー比が大凡５０％
の相補周期信号（単に差動信号とも称する）を発生す
る。相補周期信号はアナログ信号である。出力変換回路
３は前記発振回路２から出力される差動信号を所定の論
理レベルに変換して位相差１８０°の相補クロック信号
を出力する。論理回路４は、前記出力変換回路３から出
力される相補クロック信号を入力して論理動作を行う。
前記論理回路４は出力変換回路３から出力される位相差
１８０°の相補クロック信号のデューティー比が大凡５
０％からずれていてもこれを大凡５０％に回復するデュ
ーティー補正回路５と、代表的に示されたＤラッチのよ
うなフリップフロップ６及び組合せ回路７とを有する。
デューティー補正回路５から出力されるクロック信号は
例えばフリップフロップ６のクロック端子ＣＫに供給さ
れる。デューティー補正回路５の詳細は後述する。

【００２６】前記発振回路２は例えば周波数可変の電圧
制御発振器（ＶＣＯ）又は電流制御発振器（ＩＣＯ）で
ある。このような発振回路２及び出力変換回路３は例え
ばＰＬＬ回路１０に含まれる。ＰＬＬ回路１０は図２に
例示されるように、発振回路２の発振出力が位相比較回
路１１に帰還され、帰還された発振出力と入力信号との
位相が比較され、位相差の情報がループフィルタ１２を
通して発振回路２に与えられる。位相比較器１１への帰
還信号は図２の発振回路２から直接でなくても良く、図
３のように出力変換回路３の出力、或いは更に後段の論
理回路部４から帰還させてもよい。また、発振回路２の
発振周波数は入力信号周波数と等倍に限らず、図３のよ
うに、帰還経路に分周比ｎの分周器１３を入れて発振回
路２の発振周波数を入力信号周波数のｎ逓倍にすること
も可能である。

【００２７】図４には発振回路２の一例が示される。同
図に示される発振回路２は、帰還接続した３段の差動回
路１５を用いてリングオシレータとして構成される。各
差動回路１５は、電源電圧Ｖｃｃからの電流Ｉ０の電流
源１６に差動入力ＭＯＳトランジスタ１７，１８のソー
スが共通接続され、夫々のＭＯＳトランジスタ１７，１
８のドレインには電流Ｉ０／２の電流源１９，２０を介
して回路の接地電位ＧＮＤに接続される。夫々のＭＯＳ
トランジスタ１７，１８のドレインには、遅延成分とし
ての容量成分２１，２２が結合され、また、ハイ側クラ
ンプ電圧ＶＨとロー側クランプ電圧ＶＬが印加される。

【００２８】差動回路１５を更に多段にすることによ
り、クランプ電圧ＶＨ、ＶＬでとどまる時間が長くなり
発振動作の安定性は改善される。その段数の短い３段は
最高発振周波数が最も高くなる。図４では差動入力ＭＯ
Ｓトランジスタ１７，１８にｐチャンネル型ＭＯＳトラ
ンジスタを用いた構成としたが、ｎチャンネル型ＭＯＳ
トランジスタを用いる構成、バイポーラトランジスタ
（ＮＰＮ、ＰＮＰ）を用いる構成にしてもよい。前記容
量成分２１，２２は、寄生容量のみを用いて半導体集積
回路のレイアウト上で明示的に素子をレイアウトしない
こともあるが、明示的に容量を設けた場合と動作は同じ
である。

【００２９】前記電流源１９，２０をｎチャンネル型Ｍ
ＯＳトランジスタによるカレントミラー回路で構成する
と、その各ｎチャンネル型ＭＯＳトランジスタのドレイ
ン電流がゼロのときのＶＤＳ（ドレイン・ソース間電
圧）がほぼゼロ電圧になり、ペア性も良いから、これに
着目すれば、ロウ側クランプ電圧ＶＬの生成回路を省略
しても、同様に動作する。図４の構成に対しＭＯＳトラ
ンジスタの導電型と電源の極性を入換えた場合には、ハ
イ側クランプ電圧ＶＨの生成回路を省略してよい。

【００３０】図４の構成において、電流源１６の電流Ｉ
０と電流源１９，２０の電流Ｉ０／２とを連動して変化
させることにより発振回路２を可変周波数発振回路（Ｉ
ＣＯ）として構成することができる。また、図４の構成
において、ハイ側クランプ電圧ＶＨ或いはロー側クラン
プ電圧ＶＬ、又はその両方を変化させれば発振回路２を
ＶＣＯとして動作させることができるが、この回路構成
では電流を変化させた方が動作レンジが広くなる。

【００３１】図５には図４の発振回路２の動作波形が例
示される。図４の回路構成において動作レンジは、通
常、電流を変化させた場合の方が広い。この回路では、
各差動段１５の左右に示されている素子１７，２１，１
９と素子１８，２２，２０とのペア性が確保されること
により、ノードＮａ，Ｎｂに得られる相補クロック信号
は大凡５０％のデューティ比になっている。デューティ
ー比の崩れは前記素子のペア性のずれに起因する僅かな
分だけである。発振回路２のノードＮａ，Ｎｂに得られ
る相補クロック信号の位相差は１８０°にされる。

【００３２】図６には前記出力変換回路３の一例が示さ
れる。出力変換回路３は、定電流源２５にソースが結合
されたｐチャンネル型差動入力ＭＯＳトランジスタ２
６，２７のゲートに前記発振回路２のノードＮａ，Ｎｂ
から相補クック信号が供給される。差動入力ＭＯＳトラ
ンジスタ２６，２７のドレインはｎチャンネル型差動入
力ＭＯＳトランジスタ２８，２９のゲートに接続され、
当該差動入力ＭＯＳトランジスタ２８，２９にはｐチャ
ンネル型カレントミラー負荷ＭＯＳトランジスタ３０，
３１が設けられる。同様に、前記差動入力ＭＯＳトラン
ジスタ２６，２７のドレインはｎチャンネル型差動入力
ＭＯＳトランジスタ３２，３３のゲートに接続され、当
該差動入力ＭＯＳトランジスタ３２，３３にはｐチャン
ネル型カレントミラー負荷ＭＯＳトランジスタ３４，３
５が設けられる。負荷ＭＯＳトランジスタ３１、３５に
流されるミラー電流の作用により、Ｎａ電位がＮｂ電位
より高い時刻においては前段の負荷ＭＯＳトランジスタ
３１のドレイン電圧は次段の負荷ＭＯＳトランジスタ３
５のドレイン電圧に比べて高くされ、またＮａ電位がＮ
ｂ電位より低い時刻においてはその逆に負荷ＭＯＳトラ
ンジスタ３１のドレイン電圧は次段の負荷ＭＯＳトラン
ジスタ３５のドレイン電圧に比べて低くされ、その結果
負荷ＭＯＳトランジスタ３１、３５のドレイン電圧を入
力とするＣＭＯＳインバータ３６，３７によって、ノー
ドＮｇ，ＮｈにＣＭＯＳレベルの相補クロック信号が出
力される。ＣＭＯＳインバータ３６，３７の動作電源は
電源電圧Ｖｄｄ，回路の接地電圧Ｖｓｓである。尚、３
８，３９で示されるトランジスタは前記差動入力ＭＯＳ
トランジスタ２６，２７のドレインに結合されたｎチャ
ンネル型のダイオード接続ＭＯＳトランジスタである。

【００３３】この出力変換回路３により、発振回路の発
振振幅の相補クロック信号のレベルがＣＭＯＳロジック
レベルに変換される。ここで、相補クロック信号が出力
変換回路３を通るとき、ｔｐＬＨとｔｐＨＬに相違を生
じ、ノードＮｇ，Ｎｈに得られる相補クロック信号のデ
ューティー比が大凡５０％からずれることが多くなる。
ｔｐＬＨとｔｐＨＬの相違は、信号がハイレベルからロ
ーレベルに変化するときと、ローレベルからハイレベル
に変化するときの各電流経路における電流比が相違して
いたり、ＣＭＯＳインバータの論理閾値電圧が中心から
ずれているようなことに起因して生ずる。図７には例え
ば前者の要因によってデューティー比が５０％からずれ
るときに様子が示される。（Ａ）はデューティー比５０
％であるが、（Ｂ）はｔｐＬＨとｔｐＨＬの差によりデ
ューティー比は５０％からずれている。

【００３４】《ナンドラッチ直列２段のデューティー補
正回路》図１にはデューティー補正回路５の第１の例が
示される。同図に示されるデューティー補正回路５はナ
ンドゲート４０，４１から成る第１のナンドラッチ回路
４４と、ナンドゲート４２，４３から成る第２のナンド
ラッチ回路４５との直列回路によって構成される。第１
のナンドラッチ回路４４は相互に一方のナンドゲート４
０，４１の出力が他方のナンドゲート４１，４０の第１
入力に帰還接続され夫々のナンドゲート４０，４１の第
２入力に前記出力変換回路３からの位相差１８０°の相
補クロック信号が供給される。第２のナンドラッチ回路
４５は、相互に一方のナンドゲート４２，４３の出力が
他方のナンドゲート４３，４２の第１入力に帰還接続さ
れ夫々のナンドゲート４２，４３の第２入力に前記第１
のラッチ回路の夫々のナンドゲート４０，４１の出力が
供給される。

【００３５】図１のデューティー補正回路の作用を理解
し易くするために、先ず、ナンドラッチ回路の機能説明
を行なう。図８にはナンドラッチ回路とその真理値表が
示される。図８の真理値表の＊部分に示されるように、
（入力１，入力２）＝（“Ｌ”，“Ｌ”）については、
出力１、出力２がＨとなるが、この後、入力１，２が
“Ｈ”変化される時刻の順序によって出力が変わり、双
方に入力が同時に“Ｈ”に変化しようとする場合には出
力は不定になるから、ラッチとして動作させたい場合
は、（入力１，入力２）＝（“Ｌ”，“Ｌ”）の状態に
入ることは一般に推奨されていない。またこのため通常
は使用されていない。

【００３６】従ってラッチとして動作する場合は、図９
に例示されるように、（入力１，入力２）＝（“Ｈ”，
“Ｈ”）をベース状態とし、動作中にどちらか一方の入
力のみが（比較的短い時間だけ）Ｌになるような入力の
組合せに対して動作する。

【００３７】一方、（入力１，入力２）＝（“Ｌ”，
“Ｌ”）をベースとしたの場合はどのような動作をする
かは、入力信号の順序やそもそもの入力信号“Ｈ”／
“Ｌ”や出力信号“Ｈ”／“Ｌ”にアプリケーション上
どのような意味を与えるかによって変わってくるが、動
作の一例として比較的意味が単純な、一方の入力を
“Ｌ”に固定した場合の動作が図１０に示される。図１
０において、入力２＝“Ｌ”固定されているので、出力
２は“Ｈ”固定となり、出力１は入力１のインバート動
作となる。

【００３８】上記の点をタイミング的に考えてみると、
図９のラッチ動作の場合は、たとえば入力２が“Ｈ”→
“Ｌ”（時刻ｔｉ）の場合で見ると、（入力１，入力
２，それまでの出力１，それまでの出力２）＝
（“Ｈ”，“Ｈ”（→“Ｌ”），“Ｈ”，“Ｌ”）の組
合せの場合に限り、入力２のタイミングエッジ信号が出
力１、出力２の両方に伝達されていることがわかる。同
様に、入力１が“Ｈ”→“Ｌ”（時刻ｔｊ）の場合で見
ると、（入力１，入力２，それまでの出力１，それまで
の出力２）＝（“Ｈ” （→“Ｌ”），“Ｈ”，
“Ｌ”，“Ｈ”）の組合せの場合に限り、入力１のタイ
ミングエッジ信号が出力１、出力２の両方に伝達されて
いることがわかる。

【００３９】一方で、図１０のインバート動作の場合
は、入力１のタイミングエッジ信号は“Ｈ”→“Ｌ”、
“Ｌ”→“Ｈ”、ともに出力１に伝達されていることが
わかる。

【００４０】ＶＣＯ（ＩＣＯ）は差動形式のアナログ動
作をしているので、発振回路２においては、２つのノー
ドＮａ，Ｎｂには、相互間の位相差が１８０度の関係を
満たし、デューティー比も大凡５０％の相補クロック信
号が得られる。すなわち、一方のノードＮａの出力の
“Ｈ”→“Ｌ”のタイミングと、もう一方のノードＮｂ
の出力の“Ｈ”→“Ｌ”のタイミングの関係は位相差の
１８０度で大凡デューティ５０％関係を満たしている。
デューティー比が大凡５０％とは、例えば、デューティ
ー５０％に対してデューティー補正回路５におけるゲー
ト１段分の遅延による誤差が含まれているような状態を
意味する。

【００４１】デューティー比を大凡５０％とする相補ク
ロック信号が、ＶＣＯ２から出力変換回路３及び論理回
路部４のロジック回路に入力されて伝播されると、
“Ｌ”→“Ｈ”と“Ｈ”→“Ｌ”の遷移において回路内
の各デバイスの動作が違うため、ｔｐＬＨとｔｐＨＬが
相違することによってデューティー比が大凡５０％のク
ロック信号に更にデューティずれを生ずる。デューティ
ー補正回路５は、そのようにデューティーずれを生じて
いても実質的に１８０°の位相差を有する相補クロック
信号の夫々の信号の入力の“Ｈ”→“Ｌ”のタイミング
を一つの信号に合成して、大凡５０％のデューティ比を
回復するものである。“Ｌ”→“Ｈ”のタイミングを一
つの信号に合成しても同じである。

【００４２】ここで上記の、図９のラッチ動作と図１０
のインバート動作を組合せることにより、前記合成結果
を出力とした場合、図１１に例示されるように、出力１
の“Ｈ”→“Ｌ”のタイミングを入力２の“Ｈ”→
“Ｌ”で得て、同じく出力１の今度は“Ｌ”→“Ｈ”の
タイミングを入力１の“Ｈ”→“Ｌ”から得れば、合成
後の出力１には大凡デューティ比５０％が回復可能であ
る。出力２に関しては、出力２の“Ｈ”→“Ｌ”のタイ
ミングを入力１の“Ｈ”→“Ｌ”で得て、同じく出力２
の今度は“Ｌ”→“Ｈ”のタイミングを入力２の“Ｈ”
→“Ｌ”から得られる。

【００４３】図１１の動作は、入力される相補信号の位
相差が大凡１８０度（デューティ５０％が得られる関
係）にあって、２つの信号それぞれがデューティ比とし
て“Ｈ”の期間が“Ｌ”の期間よりも長い場合に成り立
つ。この入出力条件だけの組合せであればラッチと同様
の動作であるが、入力としての相補クロック信号は常に
“Ｈ”に期間が長いように制御されている必要がある。
これに対して“Ｌ”の期間の方が長い場合の動作例が図
１２に示される。”Ｌ”が長い場合は、例えば入力１→
出力１に着目すると、入力２が”Ｌ”のとき、入力１→
出力１がインバータとして動作する部分が５０％を超え
（入力”Ｌ”が長いため）、かつ残りの期間は今度は入
力１が”Ｌ”になっている（従って出力１＝Ｈ）ので、
結局入力１→出力１は全期間でインバータとして動作す
る。入力２→出力２も同様であり、このような入力条件
では入力１／入力２→出力１／出力２はインバータと同
様な波形にされる。

【００４４】ナンドラッチ１段の作用を基礎として、今
度は直列２段のナンドラッチ回路４４，４５によるデュ
ーティー補正作用を図１３及び図１４に基づいて説明す
る。出力変換回路３からデューティー補正回路５に入る
クロック信号は、差動クロック信号（相補クロック信
号）であって、２つの信号間は位相差１８０°にある
が、デューティー比は大凡５０％からずれれば、差動関
係にある相補クロック信号の一方で“Ｈ”期間が長けれ
ば、相補クロック信号の他方でも同様に“Ｈ”期間が長
くなっている。図１３に例示されるように、“Ｈ”期間
が長い場合は、ＩＮ１／ＩＮ２→ＮＤ１／ＮＤ２で図１
１と同様に大凡デューティ比５０％が回復できる。一旦
デューティ５０％になればＮＤ１／ＮＤ２→ＯＵＴ１／
ＯＵＴ２のような第２段目のナンドラッチ回路４５を通
しても、インバータとして動作して極性が反転するのみ
で大凡デューティ比５０％の関係は維持される。

【００４５】一方、図１４に例示されるように、“Ｌ”
期間が長い場合は、図１２の動作と同様に、ＩＮ１／Ｉ
Ｎ２→ＮＤ１／ＮＤ２においてたとえばＩＮ１→ＮＤ１
に着目すると、ＩＮ２が“Ｌ”でＩＮ１→ＮＤ１がイン
バータとして動作する部分が５０％を超え（入力“Ｌ”
が長いため）、かつ残りの期間は今度はＩＮ１が”Ｌ”
になっている（従ってＮＤ１＝“Ｈ”）ので、結局ＩＮ
１→ＮＤ１は全期間でインバータとして動作する。ＩＮ
２→ＮＤ２も同様であり、このような入力条件ではＩＮ
１／ＩＮ２→ＮＤ１／ＮＤＡ２はインバータと同様な波
形がＮＤ１／ＮＤ２に出力される。ＮＤ１／ＮＤ２では
極性が逆になり、今度は”Ｈ”が長い波形になり、かつ
差動の２つの信号間は位相差１８０度にある。従って、
“Ｌ”期間が短くなるような入力条件でも、図１４に例
示される如く、大凡デューティ比５０％が回復できる。

【００４６】図１３の出力ＯＵＴ１，ＯＵＴ２と図１４
の出力ＯＵＴ１，ＯＵＴ２は入力ＩＮ１，ＩＮ２のエッ
ジ変化に対して逆エッジになっている。逆エッジであっ
ても、ここで再生若しくは補正されるクロック信号が論
理回路部における基準クロックのような用い方をされる
から何ら支障ない。また、図３のように発振回路２がＰ
ＬＬ回路を構成するとき、デューティー補正回路５の出
力ＯＵＴ１をＰＬＬ回路の位相比較回路１１に帰還し、
かつそれと同相または反転の一定のクロック信号を後段
の論理回路部に送ることにより、デューティー補正回路
５の出力の位相が基準信号と一定の位相関係で固定する
ようなクロック信号を論理回路部に供給可能になる。

【００４７】発振回路２から供給される相補クロック信
号のデューティ比が元々ほとんど５０％近くにされてい
て、ジッタやノイズで図１３と図１４の動作が途中で切
替るような場合を想定しても、位相差が１８０°である
からどちらでも出力波形は同等になり、従って出力のデ
ューティ比はこの場合でも発振回路２からのジッタやノ
イズによる位相差の僅かなずれ分以上には劣化しない。

【００４８】《ノアラッチ直列２段のデューティー補正
回路》図１５にはデューティー補正回路５の第２の例が
示される。デューティー補正回路５はノアゲートラッチ
で構成することも可能である。同図に示されるデューテ
ィー補正回路５はノアゲート５０，５１から成る第１の
ノアラッチ回路５４と、ノアゲート５２，５３から成る
第２のノアラッチ回路５５との直列回路によって構成さ
れる。第１のノアラッチ回路５４は相互に一方のノアゲ
ート５０，５１の出力が他方のノアゲート５１，５０の
第１入力に帰還接続され夫々のノアゲート５０，５１の
第２入力に前記出力変換回路３からの位相差１８０°の
相補クロック信号が供給される。第２のノアラッチ回路
５５は、相互に一方のノアゲート５２，５３の出力が他
方のノアゲート５３，５２の第１入力に帰還接続され夫
々のノアゲート５２，５３の第２入力に前記第１のノア
ラッチ回路の夫々のノアゲート５０，５１の出力が供給
される。

【００４９】夫々のノアラッチ回路５４，５５の作用
は、ナンドラッチ回路の説明から容易に類推され得るよ
うに、差動入力信号のデューティの”Ｌ”期間が長い場
合には、図１６に例示されるようなラッチ動作（図１１
の説明に類似）とされる。逆に、差動入力信号のデュー
ティの“Ｈ”期間が長い場合には、特に図示はしない
が、図１２の説明と同様にインバータとして機能され
る。これより、図１５のデューティー補正回路は、特に
図示はしないが、“Ｌ”期間が長い相補クロック信号に
対して、図１３で説明したのと同様に、第１段目のノア
ラッチ回路５４で大凡デューティー比５０％に、次段ノ
アラッチ回路５５で反転され、位相差１８０°が保たれ
た大凡デューティー比５０％の相補クロック信号が再生
される。また、図１５のデューティー補正回路５は、特
に図示はしないが、“Ｈ”期間が長い相補クロック信号
に対して、図１４で説明したのと同様に、第１段目のノ
アラッチ回路５４で相補クロック信号を反転し、次段ノ
アラッチ回路５５で大凡デューティー比５０％の相補ク
ロック信号が再生する。

【００５０】デューティー補正回路５をノアラッチ回路
で構成しても、ナンドラッチ回路を用いた回路に比べて
対応する極性が逆になる点が相違するだけであるから、
それと同様のデューティー補正機能を実現することがで
きる。

【００５１】《クロック制御論理の前置》通常、半導体
集積回路においては、クロック信号は後段の論理回路部
の各フリップフロップのクロック入力端子に供給される
前に適宜の組合せ回路を通る場合が多い。例えば、クロ
ック信号の選択や停止／印加の制御、或いは分周比を変
える選択制御、また、通常クロック信号とテスト時のテ
ストクロック信号の選択、内部発振クロック信号と外部
入力クロック信号の選択、などを行なう組合せ回路が介
在される。クロック信号がそのような組合せ回路を通る
とき、ｔｐＬＨとｔｐＨＬの値が異なると、後段の論理
回路に伝達されるクロック信号はその分だけ更にデュー
ティ比がずれる。

【００５２】図１７にはクロック制御論理がデューティ
ー補正回路に前置される例が示される。図１７の例で
は、出力変換回路３から出力される相補クロック信号の
各信号経路に、クロック制御論理回路５６Ａ，５６Ｂを
差動化すなわちデュアル化して夫々介在させ、一対のク
ロック制御論理回路５６Ａ，５６Ｂから得られる相補ク
ロック信号を前記デューティー補正回路５に供給する。

【００５３】ここでクロック制御論理回路５６Ａにおい
て、出力変換回路３からの入力クロック信号とデューテ
ィー補正回路５への出力クロック信号との間におけるｔ
ｐＬＨ１とｔｐＨＬ１とのずれはデューティ補正回路５
により補正可能である。同様に他方のクロック信号に関
するｔｐＬＨ２とｔｐＨＬ２とのずれも補正可能であ
る。これらのずれは、回路内において動作する素子の特
性や動作条件の相違、例えば、一方の信号遷移ではｐチ
ャンネル型ＭＯＳトランジスタがオンなら、他方の信号
遷移ではｎチャンネル型ＭＯＳトランジスタがオン、あ
るいはその逆、又は、電圧条件も一方の信号遷移が
“Ｈ”側なら、他方の信号遷移では“Ｌ”側、あるいは
その逆、などによる相違に起因するから、回路の設計段
階において中心値を合わせるときに工夫が必要であり、
またばらつきも大きくなる。従ってデューティ補正回路
５のデューティ補正の効果は大きい。

【００５４】ｔｐＬＨ１とｔｐＬＨ２のずれは補正でき
ず出力のデューティずれになる。ｔｐＨＬ１とｔｐＨＬ
２のずれも補正できず出力のデューティずれになる。但
し、これらはいわゆるｔｐｄの回路による差であり、た
とえば回路を同等にしてレイアウトで同じ形状で近接配
置するなど配線を含めてペア性が満たされるような設計
を行なえば、ＩＣ内素子のペア性によりこれらの差は十
分小さくすることができる。

【００５５】図１７の例では×１倍クロックと×１／２
分周クロックから後段へ出力するクロックを選択する組
合せ論理のｔｐＬＨとｔｐＨＬの差によるデューティず
れを補正する回路の例が示される。クロック制御論理回
路５６Ａ，５６Ｂにおいて、アンドゲート５７，５８、
オアゲート５９、及びインバータ６０は２入力セレクタ
を構成する。フリップフロップ６１は分周回路を構成す
る。図１７の回路では、クロック制御論理回路５６Ａ，
５６Ｂの中にフリップフロップ６１が入っているが、発
振回路２からデューティ補正回路５までの×１倍のメイ
ンのパス（図中太線で表示される経路）にはフリップフ
ロップはなく、この×１倍のメインのパスのクロック信
号に関しては組合せ論理のｔｐＬＨとｔｐＨＬの差によ
るデューティずれの補正が可能である。

【００５６】図１８に例示されるようにデューティー補
正回路５の後段にクロック制御論理回路５６を配置する
と、このクロック制御論理回路５６によりｔｐＬＨとｔ
ｐＨＬの値が異なってクロック信号にデューティずれが
残ってしまう。

【００５７】図１９には通常クロック信号とテストクロ
ック信号と択一的に選択するセレクタの一例が示され
る。このセレクタは前記クロック制御論理回路５６Ａ，
５６Ｂ，５６の別の例である。

【００５８】《ゲート遅延によるデューティーずれ対
策》以上説明したナンドラッチやノアラッチ形態のデュ
ーティー補正回路５では、ゲートの帰還接続に起因し
て、実際には１ゲートの遅延分だけデューティ比５０％
からのずれがある。

【００５９】図２０には、図１の回路において“Ｈ”が
長いような位相差１８０度の相補クロック信号を入力し
たとき、ゲート遅延も考慮したときの信号波形が示され
る。ここではｔｐＬＨ、ｔｐＨＬをほぼ同じ、ＶＬＴ
（ロジックスレッショルド電圧）を回路内ではＶＨとＶ
Ｌの中央付近（ＶＬＴ＝（ＶＨ＋ＶＬ）／２）とし、さ
らにこの出力を受け取る後段のロジックの入力ノードの
ＶＬＴもＶＬＴ＝（ＶＨ＋ＶＬ）／２とした場合につい
て示す。同図に示されるデューティずれ分はデューティ
ー５０％に対して１ゲート分の遅延時間に相当する。

【００６０】図２１には図1の回路において“Ｌ”の期
間が長いような位相差１８０度の差動クロックを入力し
た場合の例であり、ここでも同様に１ゲート分の遅延時
間に相当するデューティずれを生ずる。

【００６１】このずれ分による性能劣化は、相補クロッ
ク信号周波数がある程度以上に高くなる場合に顕在化さ
れる。デューティ比５０％をできるだけ確保するには、
ＶＣＯ／ＩＣＯを２倍の周波数で発振させ、その発振出
力を２分周することも考えられるが、実際には２分周回
路も同様に１ゲートの遅延分だけデューティずれがある
から、実質的な意味はないと考えられる。また、回路構
成や回路方式、回路定数設計、（ロジックの）レイアウ
ト、で工夫して、デューティーずれを小さくすることも
可能であるが、限界がある。また、そのようなデューテ
ィーずれを検出して対処しようとする場合には、何らか
の検出手段が必要であり、その場合の問題点は、その検
出手段の中央値がデューティ比５０％ちょうどに対応し
ているか、或いはずれている場合にはどの程度かを認識
しなければならない。

【００６２】図２２にはデューティー補正回路に１ゲー
ト遅延分のデューティずれ対策を施した回路の第１の例
が示される。この例に示される１ゲート遅延分のデュー
ティずれ対策は、１ゲートのｔｐｄの設計中心値がデュ
ーティずれ分の設計中心値であり、１ゲートのｔｐｄの
ばらつき最大値（と各差動部分のペア性）がデューティ
ずれの最大値を決めるファクタになるという点に着目し
ている。ここで閾値の異なるラッチ４５とインバータ６
５を接続することにより、デューティずれ分の設計中心
値をよりゼロに近づけ、ひいてはそのばらつきの最大値
に対しても５０％からのずれがより小さくされる。即
ち、前記デューティ補正回路５の次段に、ＶＬＴ（論理
閾値電圧）を高めに設定したインバータ６５を設ける。
図２２の例で前記インバータ６５の出力をＣＭＯＳイン
バータ６６で増幅してから相補クロック信号として後段
に供給するようになっている。図２３にはこのときの波
形図が例示され、インバータ６５の論理閾値電圧が高め
に設定されることにより、例えば時刻ｔｉにＮＥ２がナ
ンドゲート４３の論理閾値電圧を超えてＮＥ１の変化が
開始されるが、ＮＥ２がＮＦ２へ接続されるインバータ
６５の論理閾値電圧を超えるのはそれよりも後の時刻で
あり、その後、時刻ｔｊでＮＥ１がＮＦ１へ接続される
インバータ６５の論理閾値電圧を超え、時刻ｔｉからｔ
ｊまでの時間が今までよりも短くされ、かつＮＥ２がＮ
Ｆ２へ接続されるインバータ６５の論理閾値電圧を超え
る時刻がほぼｔｊに一致するようにインバータ６５（２
ヶ）の論理閾値電圧を設定することにより、デューティ
比５０％からのずれが小さくされる。

【００６３】論理閾値電圧を標準的な値から高めにする
には、ｐチャンネル型ＭＯＳトランジスタとｎチャンネ
ル型ＭＯＳトランジスタの夫々の閾値電圧を変更し、あ
るいは複数の閾値電圧のデバイスを予め用意しておき後
から何れかを選択できるようにしてもよい。あるいはデ
バイス特性を同じとしてもｐチャンネル型ＭＯＳトラン
ジスタとｎチャンネル型ＭＯＳトランジスタのサイズ比
を変えることによっても実現できる。例えば、図２４の
（Ａ）において、接続はＣＭＯＳインバータと同じであ
るが、通常のインバータにおけるｐチャンネル型ＭＯＳ
トランジスタとｎチャンネル型ＭＯＳトランジスタのサ
イズ比よりも、○で囲んだｐチャンネル型ＭＯＳトラン
ジスタをより大きく構成する。また、図２４の（Ｂ）に
例示されるように、多入力ナンドゲートたとえば３入力
ナンドゲートの入力を短絡させて実効的にトランジスタ
サイズ比を変えたと同様の効果を得ることも可能であ
る。

【００６４】前記論理閾値電圧の変更は、図のインバー
タ６５に対してだけ実施すればよく、どの程度の変更が
良いかは個別の製造プロセス等に依存する。また、こう
いった意識的にトランジスタサイズ比を変えた論理ゲー
トはｔｐＬＨとｔｐＨＬの差が変わってきて、かつ負荷
によりその遅延あるいは遅延時間差の変動が大きくなる
傾向にある。したがって、このような追加をする場合
は、図２２に例示されるように、そのゲート６５の次段
に、近接してたとえばインバータ６６を１ヶのみ接続
し、後段への出力ＯＵＴ１，ＯＵＴ２はその後から取り
出すようにすれば、ゲート６５の負荷が小さくかつ回路
／レイアウトが変わっても、ＯＵＴ１，ＯＵＴ２に遅延
時間差の変化がないようにすることが可能になる。

【００６５】図２５にはデューティー補正回路に１ゲー
ト遅延分のデューティずれ対策を施した回路の第２の例
が示される。この例に示される１ゲート遅延分のデュー
ティずれ対策は、ナンドランチ回路４４，４５を構成す
るナンドゲート４０Ａ〜４３Ａの論理閾値電圧を低めに
して実現するものである。論理閾値電圧を低めにするに
は、前述の高めにする場合に対して特性的に反対のこと
を実施すればよい。但し、ナンドゲートは図２４の
（Ｂ）から類推できるように論理閾値電圧は本来高めに
なりがちなので、注意が必要である。

【００６６】図２５の例でも、論理閾値電圧をずらした
ナンドゲートはｔｐＬＨとｔｐＨＬの差が変わり、特に
負荷に依存して大きくなる傾向があるので、前の例と同
様に、ナンドゲート４２Ａ，４３Ａの出力ＮＥ１，ＮＥ
２をＣＭＯＳインバータ６６で受けてそこから後段に送
るというようにするとよい。図２６にはこのときの波形
図が例示され、ナンドゲート４０Ａ〜４３Ａの論理閾値
電圧が高めに設定されることにより、デューティーずれ
が小さくされる。

【００６７】以上ではナンドゲートによるデューティ補
正回路５について、１ゲートの遅延時間分のデューティ
ずれの補正方法を説明したが、たとえば図１５に示され
るようなノアゲートによるデューティ補正回路５につい
ても、極性および論理閾値電圧の高低をそれぞれ逆にす
ることにより、同様の効果が得られることは明らかであ
る。

【００６８】《短い方のパルス期間抽出を用いたデュー
ティー補正回路》図２７にはトランスファゲートを用い
たデューティー補正回路が例示される。同図に示される
デューティー補正回路５は、位相差１８０°の相補クロ
ック信号の一方ＩＮ１と他方ＩＮ２の反転信号とを入力
する第１のナンドゲート７０と、前記位相差１８０°の
相補クロック信号の他方ＩＮ２と一方ＩＮ１の反転信号
とを入力する第２のナンドゲート７１と、前記第１のナ
ンドゲート７０の出力によってスイッチ制御され電源電
圧Ｖｄｄと出力端子ＯＵＴ１に接続されたｐチャンネル
型のＭＯＳトランジスタ７２と、前記第２のナンドゲー
ト７１の出力の反転信号によってスイッチ制御され回路
の接地電圧Ｖｓｓと前記出力端子ＯＵＴ１に接続された
第２導電型の第２のトランジスタ７３とを有する。前記
出力端子ＯＵＴ１には容量７４が接続される。容量７４
は、配線の寄生容量或いは次段インバータ７５の入力ゲ
ートであってよい。出力端子ＯＵＴ１の信号はインバー
タ７５で増幅されて反転信号ＯＵＴ２とされる。７６〜
７８はインバータである。

【００６９】図２７のデューティー補正回路は第１の論
理段１１０と第２の論理段１１１として把握することが
できる。第１の論理段１１０は、前記相補クロック信号
ＩＮ１，ＩＮ２のデューティー比を判定し、“Ｌ”期間
が大凡５０％のデューティー比における“Ｌ”期間より
も短くされるデューティー比の相補クロック信号に対し
ては大凡５０％のデューティー比より“Ｌ”期間を短く
維持し、前記“Ｌ”期間が大凡５０％のデューティー比
における“Ｌ”期間よりも長くされるデューティー比の
相補クロック信号に対しては大凡５０％のデューティー
比より“Ｌ”期間を短く補正する論理動作を行う。第２
論理段１１１は、前記第１論理段１１０から出力される
相補クロック信号を入力しデューティー比を大凡５０％
とする補正を行って出力する。

【００７０】図２８には図２７のデューティー補正回路
５に“Ｈ”期間の長い相補クロック信号が供給されたと
きの動作波形が示される。図２９には図２７のデューテ
ィー補正回路５に“Ｌ”期間の長い相補クロック信号が
供給されたときの動作波形が示される。それら動作波形
からも明らかなように、同図に示されるデューティー補
正回路５は、ナンドゲート７０，７１により、相補クロ
ック信号ＩＮ１，ＩＮ２の短い方の期間を“Ｌ”期間と
する信号をノードＮＤ１，ＮＤ２に出力する。これによ
って、オン動作期間が重なることなくトランジスタ７
２，７３が交互にスイッチ制御される。２個のトランジ
スタ７２，７３がいずれもオフの期間があるが、容量
（寄生を含む）７４で出力状態の保持が可能であり、こ
れによって、大凡デューティー比５０％のクロック信号
ＯＵＴ２が得られる。特に、この例では、次段の負荷を
考慮して、出力ＯＵＴ１をインバータ７５で増幅してい
る。

【００７１】図３０には短い方のパルス期間抽出でデュ
ーティー補正を行なう別の回路が示される。同図に示さ
れるデューティー補正回路は、図２７のＭＯＳトランジ
スタ７２，７３をナンドラッチ回路に置き換えて構成さ
れる。ナンドゲートラッチ回路は、２入力ナンドゲート
７８，７９の相互に一方の入力を他方の出力に交差結合
して構成される。この構成においても、ナンドゲート７
０，７１により、相補クロック信号ＩＮ１，ＩＮ２の短
い方の期間を“Ｌ”期間とする信号をノードＮＤ１，Ｎ
Ｄ２に出力する。この出力はナンドゲート７８，７９に
よるナンドラッチ回路でラッチされて、出力ＯＵＴ１，
ＯＵＴ２が形成される。出力波形は図２８及び図２９と
同じである。

【００７２】尚、図２７及び図３０の構成は、図１、図
１５のデューティー補正回路と比較すると、回路規模が
やや大きく、また入力段にあるインバータ７６，７７の
分だけＮＤ１，ＮＤ２のパルス幅が細くなる。よって、
最大動作周波数という点では、図１、図１５のデューテ
ィー補正回路の方が優れていると考えられる。

【００７３】《その他のデューティー補正回路》以上説
明したデューティー補正回路５は図３１の概念的な構成
に含まれる具体例として位置づけることができる。即
ち、発振回路は、差動構成により、位相差大凡１８０
°、デューティ比大凡５０％となっている。出力変換回
路の出力波形ＩＮ１，ＩＮ２はディジタル信号である。
ＩＮ１，ＩＮ２の波形は差動出力でディジタルであり、
位相差は大凡１８０°が保たれているが、デューティ比
は出力変換回路３により大凡５０％からずれていること
がある。デューティ補正回路５は、位相差１８０°の差
動信号ＩＮ１，ＩＮ２の同一遷移方向エッジから、１本
の出力ＯＵＴ１にデューティ大凡５０％信号を出する。
出力の態様は、（１）ＩＮ１の立上りエッジでＯＵＴ１
が立上り、かつ、ＩＮ２の同じ立上りエッジでＯＵＴ１
が立下る。（２）ＩＮ１の立下りエッジでＯＵＴ１が立
上り、かつ、ＩＮ２の同じ立下りエッジでＯＵＴ１が立
下る。（３）ＩＮ１の立上りエッジでＯＵＴ１が立下
り、かつ、ＩＮ２の同じ立上りエッジでＯＵＴ１が立上
る。（４）ＩＮ１の立下りエッジでＯＵＴ１が立下り、
かつ、ＩＮ２の同じ立下りエッジでＯＵＴ１が立上る。
この何れかの態様でデューティー補正動作を行なう。そ
して、ＩＮ１，ＩＮ２のデューティが５０％以上であっ
ても以下であってもデューティー補正動作を行なう。こ
のとき、ＩＮ１，ＩＮ２のエッジで内部の小さい遅延に
よる微分波形相当の細いパルスを出すことなく、ＩＮ
１，ＩＮ２入力からのレベル、タイミングからの論理動
作のみでデューティー補正動作を行なう。第１論理段Ｌ
ＯＧ１は、デューティが長いかどうかを判定し、長い場
合にそれを５０％またはそれ以下に変換する。第２論理
段は、５０％以下の波形からデューティ５０％を出力す
る。

【００７４】ここでＩＮ１，ＩＮ２のデューティが“長
い”かどうかは、後段の第２論理段ＬＯＧ２が、図１の
ようにナンドゲート主体の構成のように“Ｌ”への遷移
で動作が始まる場合は「“Ｌ”が長い」かどうかを意味
する。後段の第２論理段ＬＯＧ２が図１５のようにノア
ゲート主体の構成のように“Ｈ”への遷移で動作が始ま
る場合は「“Ｈ”が長い」かどうかを意味する。トラン
スファーゲートを用いる構成についても、“Ｌ”でアク
ティブとなるｐチャンネル型ＭＯＳトランジスタに対し
ては「“Ｌ”が長い」かどうかを意味し、“Ｈ”でアク
ティブとなるｎチャンネル型ＭＯＳトランジスタに対し
ては「“Ｈ”が長い」かどうかを意味する。

【００７５】この第１論理段ＬＯＧ１及び第２論理段Ｌ
ＯＧ２によって構成されるデューティー補正回路５は、
前記ナンドラッチ回路の直列２段構成に代表される前述
の構成以外によっても実現可能であることは言うまでも
ない。

【００７６】図３２には更に別のデューティー補正回路
の例が示される。同図に示されるデューイー補正回路５
は、Ｄ型のフリップフロップ回路８０，８１と排他的オ
ア・ノアゲート（排他的論理和・負論理和）８２によっ
て構成される。ラッチ回路８０，８１のクロック端子Ｃ
Ｋに相補クロック信号ＩＮ１，ＩＮ２が供給され、立ち
下がりエッジに同期して、入力ＩＮ１，ＩＮ２の２分周
信号をデータ端子Ｑ、ＱからノードＮＤ１，ＮＤ２に出
力する。ノードＮＤ１，ＮＤ２の信号は排他的オア・ノ
アゲート８２で一致・不一致が判定され、出力ＯＵＴ１
には不一致で“Ｈ”、一致で“Ｌ”を出力し、出力ＯＵ
Ｔ２には不一致で“Ｌ”、一致で“Ｈ”を出力する。図
３３には図３２のデューティー補正回路の動作波形が例
示される。この波形図からも明らかなように、デューテ
ィーずれのある入力ＩＮ１，ＩＮ２に対して大凡デュー
ティー比５０％の出力ＯＵＴ１，ＯＵＴ２を得ることが
できる。但し、２個のフリップフロップ８０，８１を用
いるので、図１で説明した直列２段のナンドラッチ回路
を用いる構成に比べるて回路規模も大きく、一対のフリ
ップフロップの内部動作遅延の差によってデューティず
れが比較的大きく残る虞も高い。

【００７７】《デューティー補正回路の適用システム》
図３４には光ディスク装置のブロック図が概略的に示さ
れる。ディスク８５の記録情報はピックアップ８６で読
取られ、読取られた信号はリード・ライトアンプ８７で
増幅され、高周波信号としてリードチャネル８８に供給
される。リードチャネル８８で復号されたデータはコン
トローラ８９を介してホストシステムに与えられる。ま
た書込み可能な光ディスク装置においては、ホストシス
テムからコントローラ８９に与えられた書込みデータは
リードチャネル８８で符号化され、リード・ライトアン
プ８７でピックアップ８６を駆動してディスク８５に書
き込まれる。コントローラ８９は、ホストシステムから
与えられるリードコマンドに応答して読み出し動作を制
御し、ホストシステムから与えられるライトコマンドに
応答して書込み動作を制御する。モータドライバ９０は
ディスク８５の回転駆動、ピックアップ８６のトラッキ
ング駆動を行なう。

【００７８】図３５にはリードチャンネル８８の一例が
示される。リード・ライトアンプ８７からの高周波信号
はオートゲインコントローラ（ＡＧＣ）９３でゲイン調
整されイコライザ９６で等化され、判定回路９７でデー
タの"１"、"０"判定が行われる。判定回路９７の１／０
検出方式には、応用により、レベル検出、ピーク検出、
ビタビ復号、などいくつかの方式がある。その判定結果
に対してデコーダ９８で記録情報の復号が行なわれる。
復号されたデータはホストシステムに供給される。ホス
トシステムから供給された書込みデータはエンコーダ９
９で所定のフォーマットに符号化され、リード・ライト
アンプ８７に供給される。リードチャンネル８８は例え
ば１個の半導体基板に形成されて半導体集積回路化され
ている。リードチャネル８８の内部動作はクロック信号
に同期され、そのクロック信号を生成するＰＬＬ回路１
０が設けられている。ＰＬＬ回路１０はＬＰＦ９４の出
力又はイコライザ９６の出力を入力して同期クロック信
号を再生する。このＰＬＬ回路１０は例えば図９に例示
される構成を有し、ＰＬＬ回路１０の終段には前記出力
変換回路３が配置され、それによるデューティーずれを
補正するために前記デューティー補正回路５が配置さ
れ、このデューティー補正回路５から出力されるクロッ
ク信号を基準クロック信号としてリードチャンネル８８
が動作される。

【００７９】ＰＬＬ回路１０における帰還信号は図２等
で説明したように、回路構成に応じてＶＣＯの出力、或
いは出力変換回路３の出力などにされるが、本発明のデ
ューティ補正回路５を適用した半導体集積回路において
は、図３６に例示されるように、デューティー補正回路
５の出力を位相比較回路１１に帰還させる構成とするの
が通常である。あるいはデューティ補正回路５の後段で
論理処理を行なった後で位相比較回路１１に帰還させる
ことも可能である。

【００８０】光ディスク装置はＤＶＤ（ディジタル・ビ
デオ・ディスク）装置、ＣＤ−ＲＯＭ（コンパクト・デ
ィスク−ＲＯＭ）装置等であってよい。更に、ＨＤＤ
（ハードディスクドライブ）装置のような磁気ディスク
装置にも図３４乃至図３６の構成を採用することができ
る。ＨＤＤ装置では近年ピーク検出に代えてビタビ復号
処理で"１"、"０"判定を行なう、いわゆるＰＲＭＬ方式
が主流であり、ここでイコライザ９６の前段にＡＤ変換
回路（図示せず）を配置し、イコライザ９６をディジタ
ル回路にて実施することが多い。高速ＬＡＮ（ローカル
ネットワーク）等のデータ通信でも同様に適用可能であ
る。また、デューティー補正回路はリードチャンネルだ
けに限らず、ＣＰＵ（中央処理装置）、ＭＰＵ（マイク
ロプロセッサユニット）、ＤＳＰ（ディジタルシグナル
プロセッサ）にも適用可能である。

【００８１】光ディスク装置や磁気ディスク装置ではデ
ータ読取り速度の高速化のために信号周波数若しくは動
作周波数が高く、そのような適用分野では相補クロック
信号の５０％からのデューティーずれを小さくできるこ
とは、データ再生動作などの動作の信頼性を向上させ、
また、一層の高速化への対応を可能にするという効果を
得ることができる。

【００８２】ＶＣＯのような発振回路２は図４のような
構成に限定されない。図３７に例示されるように、発振
器１０１へ直接には帰還系を持たない回路構成によって
実現することも可能である。図３７の発振回路２は、発
振器１０１、多相化回路１０２、及び位相セレクタ１０
３によって構成される。多相化回路１０２が８相の場
合、各相（０）（１）・・・（７）の位相差は、相数が
ｎ相の場合、１相あたり３６０／ｎ°となり、図３８に
例示される多相クロック信号を生成する。図３８の例で
は、位相（７）の次は位相（０）になる。また、位相
（４）（５）（６）（７）は、回路が差動構成になって
いる場合は、位相（０）（１）（２）（３）の逆相を出
力すればよい。たとえば図３８の（Ａ）に例示されるよ
うに、位相（０）の信号を出し続ければ、周波数はｆ０
のままである。他の（１）〜（７）の各相でも、同じ位
相を出し続ければ周波数は同じくｆ０のままになる。ま
た、図３８の（Ｂ）に例示されるように、位相が、
（０）（０）,（１）（１）,・・・（７）（７）,
（０）（０）・・・の順序になるようにクロック信号を
出力し続けた場合、周波数はｆ０／（１＋１／（２＊
ｎ））［ｎ＝８］となる。記号＊は乗算器号である。出
し続ける順序が定常的であれば周波数も一定である。但
し、３６０／ｎ°のピーク・ツーピークのジッタを持
つ。位相の量子化に起因するものである。

【００８３】図３７の構成は、位相選択をリアルタイム
で制御することにより、ＶＣＯとしての機能を持つ。ジ
ッタはどの場合でも量子化に起因する３６０／ｎ°のピ
ーク・ツー・ピークのジッタ成分があり、その他にＰＬ
Ｌループ特性に起因するジッタ成分がある。逆に発振回
路の制御電圧入力に対する過渡応答は定常時はほとんど
ないという利点を有する。図１等で説明される発振回路
２（ＶＣＯを含む）を図３７のような構成とした場合で
あっても図１等で説明されるデューテイ補正回路５は同
様に有効である。

【００８４】以上説明したデューティー補正回路を適用
したＨＤＤ、ＤＶＤにおける高速リードチャネルＬＳＩ
等で、２倍周波数でのＶＣＯ発振が難しい場合、デュー
ティー補正回路は、発振回路２のアナログ出力をディジ
タルへレベル変換する回路出力変換回路３におけるデュ
ーティ比大凡５０％からのずれをディジタルにに入った
ところ、或いは順序回路に入る直前でデューティ比大凡
５０％に回復でき、その後のｔｐＬＨ、ｔｐＨＬによる
デューティずれに対するマージンを広げることができ、
ひいてはより高速な動作を可能にすることができる。

【００８５】また、ＰＬＬ回路を用い、その出力クロッ
ク信号がデューティ比大凡５０％となるようにＶＣＯ発
振周波数を２倍としてディジタルに入ったところで２分
周している高速のロジックＬＳＩに対し、ＶＣＯ発振周
波数を１倍にして前記デューティー補正回路を追加する
ことにより、ＶＣＯ発振周波数を下げることができ、そ
の分、より高速、より低消費電力、より低ＥＭＩ輻射、
等を可能にすることができる。

【００８６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８７】例えば、デューティー補正回路を構成する
スタティックラッチ形態のナンドゲートやノアゲートは
２入力に限定されず、３入力以上であってもよく、クロ
ックイネーブル信号等を入力してクロック制御ゲートを
兼ねるようにしてもよい。

【００８８】また、ＰＬＬ回路などのクロック源を半導
体集積回路内のブロック毎に配置する構成にも適用する
ことができる。また、本発明は、ＨＤＤやＤＶＤなどの
ストレージメディア用途のリードチャネルだけでなく、
通信用或いはＬＡＮ用の受信ＬＳＩ、マイクロコンピュ
ータやＤＳＰなどのデータ処理ＬＳＩにも広く適用可能
である。

【００８９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９０】本発明に係るデューティー補正の手段によ
り、相補クロック信号を入力して論理動作を行う論理回
路部においてクロック信号のデューティー比が崩れても
順序回路の近傍でクロック信号のデューティー比を望ま
しい状態であるデューティー比大凡５０％に回復するこ
とが容易になる。また、クロック信号のデューティー比
が大凡５０％から大きくなっても小さくなってもそのデ
ューティー比を望ましい大凡５０％の状態に回復するこ
とが容易になる。

【００９１】デューティー補正回路を適用したＨＤＤ、
ＤＶＤにおける高速リードチャネルＬＳＩ等で、２倍周
波数でのＶＣＯ発振が難しい場合、デューティー補正回
路は、アナログ発振回路のアナログ出力をディジタル信
号に変換する回路出力変換回路で生ずるデューティ比大
凡５０％からのずれを、順序回路に入る直前等の後段部
分でデューティ比大凡５０％に回復でき、その後のｔｐ
ＬＨ、ｔｐＨＬによるデューティずれに対するマージン
を広げることができ、ひいてはより高速な動作を可能に
することができる。また、ＰＬＬ回路などにおいてＶＣ
Ｏ発振周波数を２倍とし後段で２分周するような手段を
用いる必要はなく、ＶＣＯ発振周波数を１倍にして前記
デューティー補正回路を追加することにより、ＶＣＯ発
振周波数を下げることができ、その分、より高速、より
低消費電力、より低ＥＭＩ輻射、等を可能にすることが
できる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路におけるクロック
系を代表的に例示した説明図である。

【図２】ＰＬＬ回路の一例を示すブロック図である。

【図３】ＰＬＬ回路の別の例を示すブロック図である。

【図４】発振回路の一例を示す回路図である。

【図５】図４の発振回路の動作波形を例示する波形図で
ある。

【図６】出力変換回路の一例を示す回路図である。

【図７】ｔｐＬＨ，ｔｐＨＬによるデューティーずれの
様子を例示する波形図である。

【図８】ナンドラッチ回路の機能説明図である。

【図９】ナンドラッチ回路のラッチ動作タイミングを例
示する波形図である。

【図１０】ナンドラッチ回路のインバータ動作タイミン
グを例示する波形図である。

【図１１】ナンドラッチ回路にデューティ比として
“Ｈ”の期間が“Ｌ”の期間よりも長い相補クロック信
号が入力されたときの動作波形図である。

【図１２】ナンドラッチ回路にデューティ比として
“Ｌ”の期間が“Ｈ”の期間よりも長い相補クロック信
号が入力されたときの動作波形図である。

【図１３】ナンドラッチ回路２段によるデューティー補
正作用を“Ｈ”期間が長い場合について示す波形図であ
る。

【図１４】ナンドラッチ回路２段によるデューティー補
正作用を“Ｌ”期間が長い場合について示す波形図であ
る。

【図１５】直列２段のノアラッチ回路でデューティー補
正回路を構成した例を示す論理回路図である。

【図１６】図１５のデューティー補正回路におけるデュ
ーティの”Ｌ”期間が長い場合の動作波形図である。

【図１７】クロック制御論理回路がデューティー補正回
路に前置される例を示す論理回路図である。

【図１８】デューティー補正回路の後段にクロック制御
論理回路を配置したときの状態を示す論理回路図であ
る。

【図１９】クロック制御論理の一例であるセレクタを示
す論理回路図である。

【図２０】図１の回路において“Ｈ”が長いような位相
差１８０度の相補クロック信号を入力したとき、ゲート
遅延も考慮したときのデューティー補正回路の動作信号
波形図である。

【図２１】図１の回路において“Ｌ”が長いような位相
差１８０度の相補クロック信号を入力したとき、ゲート
遅延も考慮したときのデューティー補正回路の動作信号
波形図である。

【図２２】デューティー補正回路に１ゲート遅延分のデ
ューティずれ対策を施した回路の第１の例を示す論理回
路図である。

【図２３】図２２の回路の動作波形図である。

【図２４】論理閾値電圧を標準的な値から高めに設定し
たインバータを例示する回路図である。

【図２５】デューティー補正回路に１ゲート遅延分のデ
ューティずれ対策を施した回路の第２の例を示す論理回
路図である。

【図２６】図２５の回路の動作波形図である。

【図２７】トランスファゲートを用いたデューティー補
正回路を例示する回路図である。

【図２８】図２７のデューティー補正回路に“Ｈ”期間
の長い相補クロック信号が供給されたときの動作波形図
である。

【図２９】図２７のデューティー補正回路に“Ｌ”期間
の長い相補クロック信号が供給されたときの動作波形図
である。

【図３０】図２２のトランスファゲートに代えてナンド
ラッチ回路を採用したデューティー補正回路の論理回路
図である。

【図３１】デューティー補正回路の構成を上位概念的に
示すブロック図である。

【図３２】デューティー補正回路の更に別の回路を示す
論理回路図である。

【図３３】図３２のデューティー補正回路の動作波形図
である。

【図３４】光ディスク装置のブロック図である。

【図３５】リードチャンネルの一例を示すブロック図で
ある。

【図３６】デューティー補正回路の出力を位相比較回路
に帰還させる形式のＰＬＬ回路を示すブロック図であ
る。

【図３７】多相クロック信号を選択的に出力する機能に
よってＶＣＯに代替し得る発振回路を例示するブロック
図である。

【図３８】多相クロック信号を例示する波形図である。

【符号の説明】

１半導体集積回路２発振回路３出力変換回路４論理回路部５デューティー補正回路６フリップフロップ７組合せ論理１０ＰＬＬ回路１１位相比較回路１２ループフィルタ１5 差動回路１７，１８差動入力ＭＯＳトランジスタ１６，１９，２０電流源２６，２７差動入力トランジスタ２８，２９差動入力トランジスタ３０，３１カレントミラー負荷トランジスタ３２，３３差動入力トランジスタ３４，３５カレントミラー負荷トランジスタ４０〜４３ナンドゲート４４，４５ナンドラッチ回路５０〜５３ノアゲート５４，５５ノアラッチ回路５６Ａ，５６Ｂクロック制御論理回路６５論理閾値電圧が高くされたインバータ４０Ａ〜４３Ａ論理閾値電圧が低くされたナンドゲー
ト７０，７１ナンドゲート７２ｐチャンネル型ＭＯＳトランジスタ７３ｎチャンネル型ＭＯＳトランジスタ７４容量成分７５インバータ７８，７９ナンドゲートＬＯＧ１第１論理段ＬＯＧ２第２論理段８０，８１Ｄ型フリップフロップ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年５月２８日（２００１．５．２
８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】特に、第３の公開公報には、差動のアナロ
グ入力端子に結合された容量素子の充放電によって得ら
れる差動の周波数信号をコンパレートして相補アナログ
信号を形成し、これを、一対のナンドゲートを交差結合
させたラッチ回路を直列２段用いて波形整形する。波形
整形された相補クロック信号の間にはゲート１段分の遅
延がある。波形整形した相補クロック信号は２入力ナン
ドゲートに入力され、前記２入力ナンドゲートの出力
に、前記入力された相補クロック信号相互間のゲート遅
延に相当する幅の狭いクロックを形成し、これを２分周
して、デューティー比５０％のクロック信号を形成する
ものである。更に、直列２段の前記ラッチ回路の終段か
らの相補出力は、前記容量素子を充放電させるためのス
イッチ回路を相補的に動作させるために帰還されてい
る。この構成において、直列２段で配置されたナンドゲ
ートによるラッチ回路は、コンパレータのアナログ出力
を受け、このアナログ出力に対する波形整形を目的と
し、さらに、波形整形された相補出力はコンパレータの
入力側に配置された容量素子の充放電用電流スイッチ回
路の相補スイッチ制御信号として帰還されるから、この
直列２段のナンドラッチ回路は、前記帰還系から分離し
て把握できる構成要素にはなり得ない。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】ナンドゲートを利用する場合、図１に例示
されるように、第１論理段は、相互に一方のナンドゲー
トの出力が他方のナンドゲートの入力に帰還接続され夫
々のナンドゲートの他方の入力に前記位相差が大凡半周
期の相補クロック信号が供給される第１のナンドラッチ
回路（４４）として構成し、第２論理段は、相互に一方
のナンドゲートの出力が他方のナンドゲートの入力に帰
還接続され夫々のナンドゲートの他方の入力に前記第１
のナンドラッチ回路の夫々のナンドゲートの出力が供給
される第２のナンドラッチ回路（４５）として構成して
よい。この構成によれば、図１３に例示されるように、
“Ｈ”期間が長い相補クロック信号に対して、第１のナ
ンドラッチ回路はラッチ動作を行なうことによって、相
補入力クロック信号のデューティー比を大凡５０％に回
復する。大凡デューティー比５０％に回復された相補ク
ロック信号に対して第２のナンドラッチ回路はインバー
タとして作用し、第２のナンドラッチ回路から、デュー
ティー５０％に回復された相補クロック信号が得られ
る。一方、図１４に例示されるように“Ｌ”期間が長い
相補クロック信号に対して第１のナンドラッチ回路は、
インバータ動作を行なうことになり、これによって入力
相補クロック信号の極性が反転される。第１のナンドラ
ッチ回路で極性反転された相補クロック信号を入力する
第２のナンドラッチ回路は、“Ｈ”期間の長い相補クロ
ック信号に対するラッチ動作を行なうことにより、前述
と同様に、相補クロック信号のデューティーを大凡５０
％に回復する。このように、“Ｈ”期間が長い状態或い
は“Ｌ”期間が長い状態の何れの状態にデューティーが
ずれてもデューティーを大凡５０％に回復することがで
きる。しかも内部の小さい遅延による微分波形相当の細
いパルスを出すことなく、入力相補クロック信号のレベ
ルとタイミングからの組合せ回路による論理動作だけで
比較的簡単にデューティーを回復させることができる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】前記ナンドラッチ回路又はノアラッチ回路
はスタティックラッチ形態を有しているからゲート１段
分の遅延に相当するデューティーずれを生ずることにな
る。このデューティーずれを極力小さくする手段とし
て、前記第２のラッチ回路（第２のナンドラッチ回路、
第２のノアラッチ回路）の夫々の出力に、ナンドラッチ
回路の場合は論理閾値電圧が電源電圧の中間レベルより
も高く設定されたインバータを接続し、ノアラッチ回路
の場合は論理閾値電圧が電源電圧の中間レベルよりも低
く設定されたインバータを接続するとよい。或いは、前
記第１及び第２のラッチ回路（４４，４５）のナンドゲ
ートの論理閾値電圧を電源電圧の中間レベルよりも低く
設定すればよい。また、前記第１及び第２のラッチ回路
（５４，５５）のノアゲートの論理閾値電圧を電源電圧
の中間レベルよりも高く設定すればよい。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】図６には前記出力変換回路３の一例が示さ
れる。出力変換回路３は、定電流源２５にソースが結合
されたｐチャンネル型差動入力ＭＯＳトランジスタ２
６，２７のゲートに前記発振回路２のノードＮａ，Ｎｂ
から相補クロック信号が供給される。差動入力ＭＯＳト
ランジスタ２６，２７のドレインはｎチャンネル型差動
入力ＭＯＳトランジスタ２８，２９のゲートに接続さ
れ、当該差動入力ＭＯＳトランジスタ２８，２９にはｐ
チャンネル型カレントミラー負荷ＭＯＳトランジスタ３
０，３１が設けられる。同様に、前記差動入力ＭＯＳト
ランジスタ２６，２７のドレインはｎチャンネル型差動
入力ＭＯＳトランジスタ３２，３３のゲートに接続さ
れ、当該差動入力ＭＯＳトランジスタ３２，３３にはｐ
チャンネル型カレントミラー負荷ＭＯＳトランジスタ３
４，３５が設けられる。負荷ＭＯＳトランジスタ３１、
３５に流されるミラー電流の作用により、Ｎａ電位がＮ
ｂ電位より高い時刻においては前段の負荷ＭＯＳトラン
ジスタ３１のドレイン電圧は次段の負荷ＭＯＳトランジ
スタ３５のドレイン電圧に比べて高くされ、またＮａ電
位がＮｂ電位より低い時刻においてはその逆に負荷ＭＯ
Ｓトランジスタ３１のドレイン電圧は次段の負荷ＭＯＳ
トランジスタ３５のドレイン電圧に比べて低くされ、そ
の結果負荷ＭＯＳトランジスタ３１、３５のドレイン電
圧を入力とするＣＭＯＳインバータ３６，３７によっ
て、ノードＮｇ，ＮｈにＣＭＯＳレベルの相補クロック
信号が出力される。ＣＭＯＳインバータ３６，３７の動
作電源は電源電圧Ｖｄｄ，回路の接地電圧Ｖｓｓであ
る。尚、３８，３９で示されるトランジスタは前記差動
入力ＭＯＳトランジスタ２６，２７のドレインに結合さ
れたｎチャンネル型のダイオード接続ＭＯＳトランジス
タである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正内容】

【００６２】図２２にはデューティー補正回路に１ゲー
ト遅延分のデューティずれ対策を施した回路の第１の例
が示される。この例に示される１ゲート遅延分のデュー
ティずれ対策は、１ゲートのｔｐｄの設計中心値がデュ
ーティずれ分の設計中心値であり、１ゲートのｔｐｄの
ばらつき最大値（と各差動部分のペア性）がデューティ
ずれの最大値を決めるファクタになるという点に着目し
ている。ここで閾値の異なるラッチ４５とインバータ６
５を接続することにより、デューティずれ分の設計中心
値をよりゼロに近づけ、ひいてはそのばらつきの最大値
に対しても５０％からのずれがより小さくされる。即
ち、前記デューティ補正回路５の次段に、ＶＬＴ（論理
閾値電圧）を高めに設定したインバータ６５を設ける。
図２２の例で前記インバータ６５の出力をＣＭＯＳイン
バータ６６で増幅してから相補クロック信号として後段
に供給するようになっている。図２３にはこのときの波
形図が例示され、インバータ６５の論理閾値電圧が高め
に設定されることにより、例えば時刻ｔｉにＮＥ２がナ
ンドゲートの論理閾値電圧を超えてＮＥ１の変化が開始
されるが、ＮＥ２がＮＦ２へ接続されるインバータ６５
の論理閾値電圧を超えるのはそれよりも後の時刻であ
り、その後、時刻ｔｊでＮＥ１がＮＦ１へ接続されるイ
ンバータ６５の論理閾値電圧を超え、かつＮＥ２がＮＦ
２へ接続されるインバータ６５の論理閾値電圧を超える
時刻がほぼｔｊに一致するようにインバータ６５（２
ヶ）の論理閾値電圧を設定することにより、デューティ
比５０％からのずれが小さくされる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００６８

【補正方法】変更

【補正内容】

【００６８】《短い方のパルス期間抽出を用いたデュー
ティー補正回路》図２７にはトランスファゲートを用い
たデューティー補正回路が例示される。同図に示される
デューティー補正回路５は、位相差１８０°の相補クロ
ック信号の一方ＩＮ１と他方ＩＮ２の反転信号とを入力
する第１のナンドゲート７０と、前記位相差１８０°の
相補クロック信号の他方ＩＮ２と一方ＩＮ１の反転信号
とを入力する第２のナンドゲート７１と、前記第１のナ
ンドゲート７０の出力によってスイッチ制御され電源電
圧Ｖｄｄと出力端子ＯＵＴ１に接続されたｐチャンネル
型のＭＯＳトランジスタ７２と、前記第２のナンドゲー
ト７１の出力の反転信号によってスイッチ制御され回路
の接地電圧Ｖｓｓと前記出力端子ＯＵＴ１に接続された
第２導電型の第２のトランジスタ７３とを有する。前記
出力端子ＯＵＴ１には容量７４が接続される。容量７４
は、配線の寄生容量或いは次段インバータ７５の入力ゲ
ートであってよい。出力端子ＯＵＴ１の信号はインバー
タ７５で増幅されて反転信号ＯＵＴ２とされる。７６，
７７，８３はインバータである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００７８

【補正方法】変更

【補正内容】

【００７８】図３５にはリードチャンネル８８の一例が
示される。リード・ライトアンプ８７からの高周波信号
はオートゲインコントローラ（ＡＧＣ）９３でゲイン調
整されイコライザ９６で等化され、判定回路９７でデー
タの"１"、"０"判定が行われる。判定回路９７の１／０
検出方式には、応用により、レベル検出、ピーク検出、
ビタビ復号、などいくつかの方式がある。その判定結果
に対してデコーダ９８で記録情報の復号が行なわれる。
復号されたデータはホストシステムに供給される。ホス
トシステムから供給された書込みデータはエンコーダ９
９で所定のフォーマットに符号化され、リード・ライト
アンプ８７に供給される。リードチャンネル８８は例え
ば１個の半導体基板に形成されて半導体集積回路化され
ている。リードチャネル８８の内部動作はクロック信号
に同期され、そのクロック信号を生成するＰＬＬ回路１
０が設けられている。ＰＬＬ回路１０はイコライザ９６
の出力を入力して同期クロック信号を再生する。このＰ
ＬＬ回路１０は例えば図３６に例示される構成を有し、
ＰＬＬ回路１０の終段には前記出力変換回路３が配置さ
れ、それによるデューティーずれを補正するために前記
デューティー補正回路５が配置され、このデューティー
補正回路５から出力されるクロック信号を基準クロック
信号としてリードチャンネル８８が動作される。

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１５

【補正方法】変更

【補正内容】

【図１５】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図２７

【補正方法】変更

【補正内容】

【図２７】

Claims

【特許請求の範囲】

【請求項１】位相差が大凡半周期でデューティー比が
大凡５０％の相補周期信号を発生する発振回路と、前記
発振回路から出力される相補周期信号を所定の論理レベ
ルに変換して位相差が大凡半周期の相補クロック信号を
出力する出力変換回路と、前記出力変換回路から出力さ
れる相補クロック信号を入力して論理動作を行う論理回
路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、前記出力変換回路を経た
相補クロック信号を入力する第１論理段と、前記第１論
理段の出力を入力する第２論理段とを有し、前記第１論理段は、第１の論理値の期間が大凡５０％の
デューティー比におけるその期間よりも短くされるデュ
ーティー比の相補クロック信号に対しては大凡５０％の
デューティー比へ補正し、前記第１の論理値の期間が大
凡５０％のデューティー比におけるその期間よりも長く
されるデューティー比の相補クロック信号に対しては大
凡５０％のデューティー比より第１の論理値の期間を短
く補正する論理動作を行い、前記第２論理段は、前記第１論理段から出力される相補
クロック信号を入力し、第１の論理値の期間が大凡５０
％のデューティー比におけるその期間よりも短くされる
デューティー比の相補クロック信号に対しては大凡５０
％のデューティー比へ補正し、デューティー比が大凡５
０％の相補クロック信号に対しては論理値反転を行なっ
て出力するものである、ことを特徴とする半導体集積回
路。
【請求項２】位相差が大凡半周期でデューティー比が
大凡５０％の相補周期信号を発生する発振回路と、前記
発振回路から出力される相補周期信号を所定の論理レベ
ルに変換して位相差が大凡半周期の相補クロック信号を
出力する出力変換回路と、前記出力変換回路から出力さ
れる相補クロック信号を入力して論理動作を行う論理回
路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、相互に一方のナンドゲー
トの出力が他方のナンドゲートの入力に帰還接続され夫
々のナンドゲートの他方の入力に前記位相差が大凡半周
期の相補クロック信号が供給される第１のラッチ回路
と、相互に一方のナンドゲートの出力が他方のナンドゲ
ートの入力に帰還接続され夫々のナンドゲートの他方の
入力に前記第１のラッチ回路の夫々のナンドゲートの出
力が供給される第２のラッチ回路とを有して成るもので
あることを特徴とする半導体集積回路。
【請求項３】位相差が大凡半周期でデューティー比が
大凡５０％の相補周期信号を発生する発振回路と、前記
発振回路から出力される相補周期信号を所定の論理レベ
ルに変換して位相差が大凡半周期の相補クロック信号を
出力する出力変換回路と、前記出力変換回路から出力さ
れる相補クロック信号を入力して論理動作を行う論理回
路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、相互に一方のノアゲート
の出力が他方のノアゲートの入力に帰還接続され夫々の
ノアゲートの他方の入力に前記位相差が大凡半周期の相
補クロック信号が供給される第１のラッチ回路と、相互
に一方のノアゲートの出力が他方のノアゲートの入力に
帰還接続され夫々のノアゲートの他方の入力に前記第１
のラッチ回路の夫々のノアゲートの出力が供給される第
２のラッチ回路とを有して成るものであることを特徴と
する半導体集積回路。
【請求項４】前記第２のラッチ回路の夫々の出力に論
理閾値電圧が電源電圧の中間レベルよりも高く設定され
たインバータを接続して成るものであることを特徴とす
る請求項２記載の半導体集積回路。
【請求項５】前記第１及び第２のラッチ回路のナンド
ゲートは論理閾値電圧が電源電圧の中間レベルよりも低
く設定されて成るものであることを特徴とする請求項２
記載の半導体集積回路。
【請求項６】前記第１及び第２のラッチ回路のノアゲ
ートは論理閾値電圧が電源電圧の中間レベルよりも高く
設定されて成るものであることを特徴とする請求項３記
載の半導体集積回路。
【請求項７】前記第１のラッチ回路の入力には夫々ク
ロック制御論理回路を介して前記位相差が大凡半周期の
相補クロック信号が供給されるものであることを特徴と
する請求項２又は３記載の半導体集積回路。
【請求項８】位相差が大凡半周期でデューティー比が
大凡５０％の相補周期信号を発生する発振回路と、前記
発振回路から出力される相補周期信号を所定の論理レベ
ルに変換して位相差が大凡半周期の相補クロック信号を
出力する出力変換回路と、前記出力変換回路から出力さ
れる相補クロック信号を入力して論理動作を行う論理回
路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、前記相補クロック信号の
デューティー比を判定し、第１の論理値の期間が大凡５
０％のデューティー比におけるその期間よりも短くされ
るデューティー比の相補クロック信号に対してはおよそ
５０％のデューティー比より第１の論理値の期間を短く
維持し、前記第１の論理値の期間が大凡５０％のデュー
ティー比におけるその期間よりも長くされるデューティ
ー比の相補クロック信号に対しては大凡５０％のデュー
ティー比より第１の論理値の期間を短く補正する論理動
作を行う第１論理段と、前記第１論理段から出力される
相補クロック信号を入力しデューティー比を大凡５０％
とする補正を行って出力する第２論理段とを含んで成る
ものであることを特徴とする半導体集積回路。
【請求項９】位相差が大凡半周期でデューティー比が
大凡５０％の相補周期信号を発生する発振回路と、前記
発振回路から出力される相補周期信号を所定の論理レベ
ルに変換して位相差が大凡半周期の相補クロック信号を
出力する出力変換回路と、前記出力変換回路から出力さ
れる相補クロック信号を入力して論理動作を行う論理回
路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、位相差が大凡半周期の相
補クロック信号の一方と他方の反転信号とを入力する第
１のナンドゲートと、前記位相差が大凡半周期の相補ク
ロック信号の前記他方と前記一方の反転信号とを入力す
る第２のナンドゲートと、前記第１のナンドゲートの出
力によってスイッチ制御され電源電圧と出力端子に接続
された第１導電型の第１のトランジスタと、前記第２の
ナンドゲートの出力の反転信号によってスイッチ制御さ
れ回路の接地電圧と前記出力端子に接続された第２導電
型の第２のトランジスタとを有し、前記出力端子に容量
が接続されて成るものであることを特徴とする半導体集
積回路。
【請求項１０】位相差が大凡半周期でデューティー比
が大凡５０％の相補周期信号を発生する発振回路と、前
記発振回路から出力される相補周期信号を所定の論理レ
ベルに変換して位相差が大凡半周期の相補クロック信号
を出力する出力変換回路と、前記出力変換回路から出力
される相補クロック信号を入力して論理動作を行う論理
回路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、位相差が大凡半周期の相
補クロック信号の一方と他方の反転信号とを入力する第
１のナンドゲートと、前記位相差が大凡半周期の相補ク
ロック信号の前記他方と前記一方の反転信号とを入力す
る第２のナンドゲートと、相互に一方のナンドゲートの
出力が他方のナンドゲートの入力に帰還接続され夫々の
ナンドゲートの他方の入力に前記第１及び第２のナンド
ゲートの出力信号が供給されるラッチ回路と、を有して
成るものであることを特徴とする半導体集積回路。
【請求項１１】位相差が大凡半周期でデューティー比
が大凡５０％の相補周期信号を発生する発振回路と、前
記発振回路から出力される相補周期信号を所定の論理レ
ベルに変換して位相差が大凡半周期の相補クロック信号
を出力する出力変換回路と、前記出力変換回路から出力
される相補クロック信号を入力して論理動作を行う論理
回路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、位相差が大凡半周期の相
補クロック信号をそれぞれ２分周するフリップフロップ
と、前記フリップフロップの出力を２入力とし、２入力
の一致、不一致毎にクロック信号を状態変化させて出力
する論理ゲート回路とを含んで成るものであることを特
徴とする半導体集積回路。
【請求項１２】前記発振回路はＰＬＬ回路の電圧制御
発振器であることを特徴とする請求項１乃至１１の何れ
か１項記載の半導体集積回路。
【請求項１３】位相差が大凡半周期でデューティー比
が大凡５０％の相補周期信号を発生する発振回路と、前
記発振回路から出力される相補周期信号を所定の論理レ
ベルに変換して位相差が大凡半周期の相補クロック信号
を出力する出力変換回路と、前記出力変換回路から出力
される相補クロック信号を入力して論理動作を行う論理
回路部とを有し、前記論理回路部は、少なくとも前記出力変換回路で生ず
る相補クロック信号のデューティーずれを補正して大凡
５０％に回復するデューティー補正回路を含み、前記デューティー補正回路は、前記出力変換回路を経た
相補クロック信号を入力する第１論理段と、前記第１論
理段の出力を入力する第２論理段を有し、前記第１論理段は、前記相補クロック信号のデューティ
ー比を判定し、第１の論理値の期間が大凡５０％のデュ
ーティー比におけるその期間よりも短くされるデューテ
ィー比の相補クロック信号に対しては大凡５０％のデュ
ーティー比へ補正し或いは大凡５０％のデューティー比
より第１の論理値の期間を短く維持し、前記第１の論理
値の期間が大凡５０％のデューティー比におけるその期
間よりも長くされるデューティー比の相補クロック信号
に対しては大凡５０％のデューティー比より第１の論理
値の期間を短く補正する論理動作を行い、前記第２論理段は、前記第１論理段から出力される相補
クロック信号を入力しデューティー比を大凡５０％にし
て出力するものである、ことを特徴とする半導体集積回
路。
【請求項１４】前記第２のラッチ回路の夫々の出力に
論理閾値電圧が電源電圧の中間レベルよりも低く設定さ
れたインバータを接続して成るものであることを特徴と
する請求項３記載の半導体集積回路。