JP2010011009A

JP2010011009A - 半導体集積回路装置

Info

Publication number: JP2010011009A
Application number: JP2008167199A
Authority: JP
Inventors: Takahiro Kato; 貴博嘉藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-06-26
Filing date: 2008-06-26
Publication date: 2010-01-14

Abstract

【課題】ＰＬＬ回路におけるジッタを低減しながら、ワイドレンジで安定した動作を行う。
【解決手段】ＰＬＬ回路のオシレータを構成する遅延バッファ７のインバータ１３，１４は、電流制限用トランジスタであるトランジスタ８を介して電源電流が供給されている。トランジスタ８は、バイアス電流である入力信号ｉｎ１に応じてインバータ１３，１４に供給する電流制限する。このトランジスタ８を設けたことにより、発振周波数の低い帯域における該インバータ１３，１４に流れるリーク電流を防止することができる。
【選択図】図３

Description

本発明は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）におけるワイドレンジでの安定動作化技術に関し、特に、複数の種類のクロック信号を生成する多相出力ＰＬＬに有効な技術に関する。

半導体集積回路装置には、位相の異なる複数のクロック信号を生成して出力する多相出力ＰＬＬ（位相同期回路）を備えたものがある。この種のＰＬＬには、電圧制御発振器として複数の遅延バッファを直列接続した構成のリングオシレータが設けられている。

近年、半導体集積回路装置における動作電圧が低電圧化される傾向にあり、遅延バッファにおいても十分なドレイン−ソース間電圧ＶＤＳを確保するために、トランジスタの直列接続の段数がより少ない構成のバッファ回路が望まれている。

この種のバッファとしては、たとえば、クロスカップル接続された差動トランジスタ回路と制御電流を供給するバイアス電流用のトランジスタとを直列接続したものが知られている（たとえば、特許文献１参照）。

特許文献１の図２（Ａ）に示される回路は、制御電流を設定するＰチャネルＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）からなる２つのトランジスタ１５２と、該トランジスタ１５２によって設定された制御電流に従って差分信号を生成する負荷部１５４とからなる。

負荷部１５４は、対となるＮチャネルＭＯＳのトランジスタ１５６ａ，１５８ａと同じくＮチャネルＭＯＳのトランジスタ１５６ｂ，１５８ｂとがクロスカップル接続された構成からなっている。

対となるトランジスタ１５６ａ，１５８ａのトランジスタ集合への入力がＨｉ信号の場合には、対となるトランジスタ１５６ｂ，１５８ｂのトランジスタ集合への入力がＬｏ信号となり、差分信号を生成する。
特開２００５−１６００９３号公報

ところが、上記のようなＰＬＬに用いられるリングオシレータのバッファ回路では、次のような問題点があることが本発明者により見い出された。

すなわち、前述した特許文献１のバッファ構成では、ＮチャネルＭＯＳのトランジスタがクロスカップル接続されているので、出力信号の立ち下がり時間を短くすることができるが、ＰチャネルＭＯＳのトランジスタにクロスカップルがないために信号の立ち上がり波形が鈍ってしまい、リングオシレータにおける位相雑音が大きくなってしまうという問題がある。

図５は、本発明者が検討した位相雑音を軽減するリングオシレータのバッファ回路５０の説明図である。

バッファ回路５０は、ＰチャネルＭＯＳのトランジスタ５１〜５４、ならびにＮチャネルＭＯＳのトランジスタ５５〜５８から構成されている。図示するように、制御電流を設定するＰチャネルＭＯＳのトランジスタ５１，５４においても、トランジスタ５２，５３によってクロスカップル接続することにより、出力信号の立ち下がり波形／立ち上がり波形のいずれの波形鈍りを改善することができる。

しかしながら、ＰチャネルＭＯＳのトランジスタをクロスカップル接続することにより、ＰチャネルＭＯＳトランジスタからＮチャネルＭＯＳトランジスタにかけて、リーク電流が流れてしまい、発振周波数が低くなると制御電流とは無関係に発振してしまい、ＰＬＬとしての性能が著しく低下してしまうという問題がある。

本発明の目的は、ＰＬＬ回路におけるジッタを低減しながら、ワイドレンジで安定した動作を行うことのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、任意のクロック信号を生成するＰＬＬ回路を有した半導体集積回路装置であって、該ＰＬＬ回路は、入力される制御電圧に見合った発振周波数のクロック信号を発生する電圧制御発振部を備え、該電圧制御発振部は、複数のバッファをリング状に接続したリングオシレータを有し、該バッファは、一方の接続部が、電源電圧に接続され、ゲートにバイアス電流が入力される第１のトランジスタと、一方の接続部が、第１のトランジスタの他方の接続部に接続され、他方の接続部が、基準電位に接続され、ゲートに前段に設けられたバッファから出力される第１の入力信号が入力される第２のトランジスタと、一方の接続部が、電源電圧に接続され、ゲートに、該バイアス電流が入力される第３のトランジスタと、一方の接続部が、第３のトランジスタの他方の接続部に接続され、他方の接続部が、基準電位に接続され、ゲートに、前段に設けられたバッファから出力される第２の入力信号が入力される第４のトランジスタと、入力部が、第１のトランジスタと第２のトランジスタとの接続部に接続され、出力部が第３のトランジスタと第４のトランジスタとの接続部に接続された第１のインバータと、入力部が、第３のトランジスタと第４のトランジスタとの接続部、および第１のインバータの出力部にそれぞれ接続され、出力部が、第１のインバータの入力部に接続された第２のインバータと、一方の接続部が、電源電圧に接続され、ゲートに、バイアス電流が入力され、他方の接続部に、第１、および第２のインバータの電源供給部が接続される電流制限用トランジスタとを備え、電流制限用トランジスタは、バイアス電流に応じて第１、および第２のインバータに供給する電流を制限するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記ＰＬＬ回路が、複数の種類のクロック信号を生成する多相出力ＰＬＬよりなるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）発振周波数がより広い帯域で安定して動作するＰＬＬ回路を実現することができる。

（２）また、ＰＬＬ回路におけるジッタを大幅に低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるＰＬＬ回路のブロック図、図２は、図１のＰＬＬ回路に設けられた電圧制御発振器の構成例を示す説明図、図３は、図２の電圧制御発振器に設けられた遅延バッファの回路の一例を示す回路図、図４は、図３の遅延バッファにおけるインバータをより詳しく示した回路例を示す回路図である。

本実施の形態において、ＰＬＬ回路１は、半導体集積回路装置に備えられ、位相の異なる多相のクロック信号ＣＬＫ，ＣＬＫＢを生成して出力する。ＰＬＬ回路１は、図１に示すように、位相比較器２、チャージポンプ３、ループフィルタ４、電圧制御発振器（ＶＣＯ：ＶｏｌｔａｇｅＣｏｎｔｒｏｌｅｄＯｓｃｉｌｌａｔｏｒ）５、および分周回路６から構成されている。ＰＬＬ回路１によって生成されたクロック信号ＣＬＫ，ＣＬＫＢは、半導体集積回路装置内の他の内部論理回路に供給される。

位相比較器２の入力部には、分周回路６から出力される帰還クロック信号ＣＫＦＢ、および外部入力される参照クロック信号ＣＫＲＥＦが、それぞれ入力されており、該位相比較器２の出力部にはチャージポンプ３が接続されている。

位相比較器２は、入力された参照クロック信号ＣＫＲＥＦと帰還クロック信号ＣＫＦＢとの位相差を時間差として検出し、その時間差と同じ程度のパルスを出力する。チャージポンプ３は、位相比較器２のパルスに応じた電流を生成する。

このチャージポンプ３には、ループフィルタ４が接続されている。ループフィルタ４の出力部には、電圧制御発振器５が接続されている。ループフィルタ４は、たとえば、ローパスフィルタなどからなり、参照クロック信号ＣＫＲＥＦに冗長された高周波ノイズを除去し、制御電圧として電圧制御発振器５に出力する。

電圧制御発振器５は、ループフィルタ４から出力される制御電圧に基づいて発振周波数を変化させた複数のクロック信号ＣＬＫ，ＣＬＫＢを出力する。電圧制御発振器５の出力部には、分周回路６が接続されている。分周回路６は、電圧制御発振器５が生成したクロック信号ＣＬＫ，ＣＬＫＢを分周し、帰還クロック信号ＣＫＦＢとして出力する。

図２は、電圧制御発振器５に設けられたリングオシレータ５ａにおける構成例を示す説明図である。

電圧制御発振器５は、ループフィルタ４から出力された制御電圧を電流に変換し、その電流に応じたバイアス電流を生成するバイアス電流生成部（図示せず）と、図２に示す複数の遅延バッファ７が直列接続されたリングオシレータ５ａからなる発振部とからなり、各々の遅延バッファ７から出力される差動出力をクロック信号ＣＬＫ，ＣＬＫＢとして出力している。

図３は、遅延バッファ７の回路の一例を示す回路図である。

遅延バッファ７は、図示するように、トランジスタ８〜１２、およびインバータ１３，１４から構成されている。トランジスタ８〜１０は、ＰチャネルＭＯＳからなり、トランジスタ１１，１２は、ＮチャネルＭＯＳからなる。

トランジスタ８〜１０の一方の接続部には、電源電圧ＶＤＤが接続されており、これらトランジスタ８〜１０のゲートには、バイアス電流生成部が生成したバイアス電流である入力信号ｉｎ１が入力されるように接続されている。

電流制限用トランジスタであるトランジスタ８の他方の接続部には、インバータ１３，１４の電源部が接続されている。このトランジスタ８は、電流制限用のトランジスタであり、入力信号ｉｎ１に応じてインバータ１３，１４に供給する電流を制限する。

第１のトランジスタであるトランジスタ９の他方の接続部には、第２のトランジスタであるトランジスタ１１の一方の接続部、および第１のインバータであるインバータ１３の入力部がそれぞれ接続されており、第３のトランジスタであるトランジスタ１０の他方の接続部には、第４のトランジスタであるトランジスタ１２の一方の接続部、ならびに第２のインバータであるインバータ１４の入力部がそれぞれ接続されている。

また、トランジスタ１１，１２の他方の接続部には、基準電位ＶＳＳが接続されている。インバータ１３の出力部には、インバータ１４の入力部が接続されており、該インバータ１４の出力部には、インバータ１３の入力部が接続されている。

トランジスタ１１のゲートには、前段の遅延バッファ７から出力されたクロック信号ＣＬＫである入力信号ｉｎ２が入力されるように接続されており、トランジスタ１２のゲートには、前段の遅延バッファ７から出力されたクロック信号ＣＬＫＢ（クロック信号ＣＬＫの反転信号）である入力信号ｉｎ３（入力信号ｉｎ２の反転信号）が入力されるように接続されている。

トランジスタ９とトランジスタ１１との接続部、およびトランジスタ１０とトランジスタ１２との接続部は、遅延バッファ７の出力となり、トランジスタ９とトランジスタ１１との接続部からは、クロック信号ＣＬＫである出力信号ＯＵＴ１が出力され、トランジスタ１０とトランジスタ１２との接続部からは、クロック信号ＣＬＫＢである出力信号ＯＵＴ２（出力信号ＯＵＴ１の反転信号）が出力される。

図４は、図３の遅延バッファ７におけるインバータ１３，１４をより詳しく示した回路例を示す回路図である。

インバータ１３は、図示するように、ＰチャネルＭＯＳからなるトランジスタ１５とＮチャネルＭＯＳからなるトランジスタ１６とが、トランジスタ８の一方の接続部と、基準電位ＶＳＳとの間に直列接続された構成からなる。

同様に、インバータ１４は、ＰチャネルＭＯＳからなるトランジスタ１７とＮチャネルＭＯＳからなるトランジスタ１８とが、トランジスタ８の一方の接続部と、基準電位ＶＳＳとの間に直列接続された構成からなる。

また、トランジスタ１５のゲートには、トランジスタ１６のゲート、トランジスタ１７，１８の接続部、およびトランジスタ１０，１２の接続部がそれぞれ接続されている。また、トランジスタ１７のゲートには、トランジスタ１８のゲート、トランジスタ１５，１６の接続部、ならびにトランジスタ９，１１の接続部がそれぞれ接続されている。

このように、バイアス電流に応じてインバータ１３，１４に供給する電流を制限する電流制限用のトランジスタ８を設けたことにより、発振周波数の低い帯域における該インバータ１３，１４のリーク電流を防止することができる。

また、トランジスタ９，１０にＰチャネルＭＯＳクロスカップル（トランジスタ１５，１７）を、トランジスタ１１，１２に、ＮチャネルＭＯＳクロスカップル（トランジスタ１６，１８）をそれぞれつけることによって、出力信号ＯＵＴ１，ＯＵＴ２の信号立ち上がり／立ち下がり特性を良好にすることができる。

それにより、本実施の形態によれば、低い周波数からであっても、電圧制御発振器５が安定した発振をすることが可能となり、ワイドレンジでＰＬＬ回路１が安定して動作することができる。

また、ＰＬＬ回路１におけるジッタを大幅に低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、多相のクロック信号を生成するＰＬＬ回路が備えられた半導体集積回路装置に適している。

本発明の一実施の形態によるＰＬＬ回路のブロック図である。図１のＰＬＬ回路に設けられた電圧制御発振器におけるリングオシレータの構成例を示す説明図である。図２の電圧制御発振器に設けられた遅延バッファの回路の一例を示す回路図である。図３の遅延バッファにおけるインバータをより詳しく示した回路例を示す回路図である。本発明者が検討した位相雑音を軽減するリングオシレータのバッファ回路の説明図である。

符号の説明

１ＰＬＬ回路
２位相比較器
３チャージポンプ
４ループフィルタ
５電圧制御発振器
５ａリングオシレータ
６分周回路
７遅延バッファ
８〜１２トランジスタ
１３，１４インバータ
１５トランジスタ
１６トランジスタ
１７トランジスタ
１８トランジスタ

Claims

参照クロック信号と周波数が一致した任意のクロック信号を生成するＰＬＬ回路を有した半導体集積回路装置であって、
前記ＰＬＬ回路は、
入力される制御電圧に見合った発振周波数のクロック信号を発生する電圧制御発振部を備え、
前記電圧制御発振部は、
複数のバッファをリング状に接続したリングオシレータを有し、
前記バッファは、
一方の接続部が、電源電圧に接続され、ゲートにバイアス電流が入力される第１のトランジスタと、
一方の接続部が、前記第１のトランジスタの他方の接続部に接続され、他方の接続部が、基準電位に接続され、ゲートに前段に設けられた前記バッファから出力される第１の入力信号が入力される第２のトランジスタと、
一方の接続部が、電源電圧に接続され、ゲートに前記バイアス電流が入力される第３のトランジスタと、
一方の接続部が、前記第３のトランジスタの他方の接続部に接続され、他方の接続部が、基準電位に接続され、ゲートに、前段に設けられた前記バッファから出力される第２の入力信号が入力される第４のトランジスタと、
入力部が、前記第１のトランジスタと前記第２のトランジスタとの接続部に接続され、出力部が第３のトランジスタと第４のトランジスタとの接続部に接続された第１のインバータと、
入力部が、前記第３のトランジスタと前記第４のトランジスタとの接続部、および前記第１のインバータの出力部にそれぞれ接続され、出力部が、前記第１のインバータの入力部に接続された第２のインバータと、
一方の接続部が、電源電圧に接続され、ゲートに、前記バイアス電流が入力され、他方の接続部に、前記第１、および前記第２のインバータの電源供給部が接続される電流制限用トランジスタとを備え、
前記電流制限用トランジスタは、
前記バイアス電流に応じて前記第１、および前記第２のインバータに供給する電流を制限することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記ＰＬＬ回路は、
複数の種類のクロック信号を生成する多相出力ＰＬＬであることを特徴とする半導体集積回路装置。