JP2021034784A - 注入同期型分周器 - Google Patents

Abstract

【課題】回路面積および消費電力が小さく、大きな分周比および広いロックレンジを有する注入同期型分周器を提供する。【解決手段】外部から注入される注入信号ＩＮを分周した信号を生成する注入同期型分周器１０は、複数の信号遅延素子１１がリング状に縦続接続されてなるリング発振器１と、信号遅延素子１１どうしの接続ノードに、当該接続ノードの立ち上がりまたは立ち下がりの前後の期間だけ注入信号ＩＮを接続するように構成された複数の注入信号ゲート回路２とを備えている。【選択図】図１

Description

本発明は、注入同期型分周器に関する。

無線送信機や無線受信機の局部発振器として位相同期回路（PLL: Phase Locked Loop）が広く用いられている。特にミリ波やサブテラヘルツ波のような３０ＧＨｚを超える高速データ通信機器で使用されるＰＬＬ（以下、ミリ波ＰＬＬともいう）は、低周波数の外部参照信号から３０ＧＨｚを超える高周波信号を生成している。

図１２は、従来の一般的なミリ波ＰＬＬのブロック図である。典型的にはミリ波ＰＬＬは、ミリ波ＶＣＯ（Voltage Controlled Oscillator）が生成する高周波信号を分周器を通して分周してフィードバックし、そのフィードバックした分周信号と外部参照信号の位相を同期させるように動作する。分周器は前後２段に分かれており、前段に固定分周比のプリスケーラが配置され、後段に可変分周比のプログラマブル分周器が配置される。後段のプログラマブル分周器は動作速度に限界があるため、ＶＣＯから入力されるミリ波やサブテラヘルツ波帯域の信号の周波数を前段のプリスケーラにおいて１〜２ＧＨｚ程度に十分に下げる必要がある。このため、ミリ波ＰＬＬには比較的大きな分周比（出力周波数に対する入力周波数の比率）のプリスケーラが設けられる。

一般に、ミリ波ＰＬＬで用いられるプリスケーラは注入同期型分周器（ILFD: Injection Locked Frequency Divider）などで構成される。典型的にはＩＬＦＤは、自励発振器に外部から信号を注入することで自励発振器が生成する低周波の発振信号の位相を高周波の注入信号の位相に同期させるように動作する。ＩＬＦＤの自励発振器としてＬＣ発振器がよく用いられるが、ＬＣ発振器を用いたＩＬＦＤの分周比（入力周波数／出力周波数）はせいぜい２〜３であるため、分周比１５以上のプリスケーラを実現するために、複数のＩＬＦＤや２分周器としてのフリップフロップを多段接続している。

ＩＬＦＤでは注入信号の周波数がロックレンジの範囲内にあれば注入信号との位相同期が確立する。すなわち、ＩＬＦＤの自励発振器の基本周波数をｆ_ｏｓｃ、ＩＬＦＤの分周比をＮとすると、ＩＬＦＤが周波数ｆ_ｉｎ＝Ｎ（ｆ_ｏｓｃ±Δｆ）の注入信号に同期する条件は、ＮΔｆがロックレンジの範囲内にあることである。ＮΔｆがロックレンジの範囲内にあれば、ＩＬＦＤはΔｆ→０となるように動作して注入信号をＮ分周した信号を出力することができる。

他方、ＩＬＦＤの分周比Ｎを大きくしすぎると、注入信号に起因する周波数成分Ｎ（ｆ_ｏｓｃ±Δｆ）のパワーが自励発振器の高調波領域から遠く外れたところに集中してＩＬＦＤが注入信号に位相同期しにくくなってしまう。この問題に対し、ＬＣ発振器を用いたＩＬＦＤにおいて注入信号を時間連続的に注入するのではなく間欠的に注入することでＩＬＦＤのロックレンジを拡張している例がある（例えば、非特許文献１参照）。

S. Hara et al., "10MHz to 7GHz Quadrature Signal Generation Using a Divide-by-4/3, -3/2, -5/3, -2, -5/2, -3, -4, and -5 Injection-Locked Frequency Divider," IEEE Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 51-52, Jun. 2010.

上述したように、ＬＣ発振器を用いたＩＬＦＤの分周比はせいぜい２〜３であるため分周比１５以上のプリスケーラを実現するには複数のＩＬＦＤを多段接続する必要があるが、そうすると回路面積および消費電力が大きくなるという問題がある。特にＬＣ発振器を構成するインダクタおよびキャパシタはそれ単体で大きな回路面積を占めるため、それらを複数個配置すると回路面積が非常に大きくなってしまう。

他方、ＩＬＦＤの分周比を大きくすることによりＩＬＦＤが注入信号に位相同期しにくくなるという問題を解決するために、上記従来技術のようにＩＬＦＤに注入信号を間欠的に注入することは有効である。しかし、一般にＩＬＦＤのロックレンジは注入される信号のパワーの平方根に比例するところ、注入信号を間欠的に注入するとＩＬＦＤに注入される信号の総パワーが減少してロックレンジの拡張効果が十分に得られない懸念がある。

そこで、本発明は、回路面積および消費電力が小さく、大きな分周比および広いロックレンジを有する注入同期型分周器を提供することを目的とする。

本発明の一局面に従った注入同期型分周器は、外部から注入される注入信号を分周した信号を生成する注入同期型分周器であって、複数の信号遅延素子がリング状に縦続接続されてなるリング発振器と、信号遅延素子どうしの接続ノードに、当該接続ノードの立ち上がりまたは立ち下がりの前後の期間だけ注入信号を接続するように構成された複数の注入信号ゲート回路とを備えたものである。

例えば、注入信号ゲート回路が、接続ノードの前後の接続ノードの信号を論理演算する論理回路と、論理回路の出力信号に応じて注入信号の通過／遮断を切り替えるスイッチとを有していてもよい。

さらに、注入信号ゲート回路が、接続ノードの前または後の複数の接続ノードの信号から任意の一つを選択的に出力するマルチプレクサを有するものであり、論理回路が、マルチプレクサの出力信号の論理演算を行うものであってもよい。

スイッチがトライステートバッファであってもよい。

例えば、信号遅延素子が、ドレインが相互接続された第１および第２の極性のトランジスタを有し、第１の極性のトランジスタのゲートに発振調整用の制御信号が接続され、第２の極性のトランジスタのゲートに前段の信号遅延素子の出力信号が接続され、ドレインから信号を出力するものであってもよい。

信号遅延素子と注入信号ゲート回路とが同数であり、接続ノードのすべてに注入信号ゲート回路が接続されていてもよい。

好ましくは、信号遅延素子の数が９以上である。

本発明によると、小さい回路面積および消費電力で大きな分周比および広いロックレンジを有する注入同期型分周器を実現することができる。

本発明の一実施形態に係る注入同期型分周器の回路構成図 一例に係る信号遅延素子の回路構成図 一例に係る注入信号ゲート回路の回路構成図 一例に係るスイッチの回路構成図 注入信号ゲート回路のタイミングチャート 注入信号を時間連続的に注入する場合と間欠的に注入する場合とを比較説明する図 分周比Ｎ＝７〜２０のときのロックレンジのグラフ 分周比Ｎ＝２５〜３８のときのロックレンジのグラフ 分周比Ｎ＝６２、６３、６４のときのロックレンジのグラフ 本発明の一実施形態に係る注入同期型分周器を採用したミリ波ＰＬＬのブロック図 変形例に係る注入信号ゲート回路の回路構成図 従来の一般的なミリ波ＰＬＬのブロック図

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本発明を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

≪注入同期型分周器の実施形態≫
図１は、本発明の一実施形態に係る注入同期型分周器（以下、ＩＬＦＤと称する）の回路構成図である。本実施形態に係るＩＬＦＤ１０は、自励発振器としてのリング発振器１と、外部から供給される注入信号ＩＮをリング発振器１に間欠的に注入する注入信号ゲート回路２とを備えている。これら回路要素は半導体チップ上に形成することができる。

リング発振器１は、９個の信号遅延素子１１がリング状に縦続接続されて構成されている。図２は、一例に係る信号遅延素子１１の回路構成図である。信号遅延素子１１は、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ１１１およびＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ１１２で構成することができる。ＰＭＯＳトランジスタ１１１のソースは電源に接続され、ゲートにリング発振器１の発振調整用の制御信号Ｖ_ｔｕｎｅが接続されている。ＮＭＯＳトランジスタ１１２のソースは接地され、ゲートに入力信号Ｖ_ｉｎが接続されている。入力信号Ｖ_ｉｎは前段の信号遅延素子１１から出力される信号である。ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２のドレインは相互接続されており、その接続ノードから信号Ｖ_ｏｕｔが出力される。このように信号遅延素子１１は実質的にインバータ素子であり、入力された信号Ｖ_ｉｎを論理反転して信号Ｖ_ｏｕｔを出力する。

図１へ戻り、信号遅延素子１１と同数の９個の注入信号ゲート回路２が、信号遅延素子１１どうしの接続ノードφ_１〜φ_９のそれぞれにバッファ３を介して接続されている。バッファ３は、リング発振器１に注入される注入信号ＩＮのパワーを調整するため、およびリング発振器１で生成される信号が注入信号ＩＮの信号源側に漏れていくのを防ぐために設けている。注入信号ゲート回路２は、接続先の接続ノードφ_ｉ（ただし、ｉは１から９までの整数である。）の前後の接続ノード（例えば、３つ前の接続ノードφ_ｉ−３と２つ後の接続ノードφ_ｉ＋２）の信号を論理演算して信号窓を生成し、外部から供給される注入信号ＩＮをその信号窓の期間だけ通過させる回路である。すなわち、注入信号ゲート回路２は、時間連続的な注入信号ＩＮを間欠的なパルス状の注入信号ＧＩ_ｉ（以下、パルス変調注入信号という）に変調して出力する。これにより、９個の接続ノードφ_１〜φ_９のそれぞれに互いに位相のずれたパルス変調注入信号ＧＩ_１〜ＧＩ_９が注入される。なお、便宜上、接続ノードとその接続ノードの信号を同じ符号で参照する。

図３は、一例に係る注入信号ゲート回路２の回路構成図である。注入信号ゲート回路２は、接続ノードφ_ｉの前後の接続ノードφ_ｉ−３、φ_ｉ＋２の信号を論理演算する論理回路２１と、論理回路２１の出力信号に応じて注入信号ＩＮの通過／切断を切り替えるスイッチ２２とを備えている。より詳細には、論理回路２１は、φ_ｉ−３の反転論理である／φ_ｉ−３と、φ_ｉ＋２の反転論理である／φ_ｉ＋２との論理積を出力する回路で構成することができる。当該論理積が信号窓に相当する。スイッチ２２は、論理回路２１の出力信号が所定の論理レベル（例えば、Ｈレベル）にある期間だけ導通して注入信号ＩＮを通過させる。

図４は、一例に係るスイッチ２２の回路構成図である。スイッチ２２は、ＮＭＯＳトランジスタ２２１と、ＤＣ成分カット用のＲＣ回路２２２、２２３とを備えている。ＲＣ回路２２２、２２３にはバイアス電圧Ｖｂが印加されている。ＮＭＯＳトランジスタ２２１のゲートには論理回路２１から出力されるゲートパルス信号ＧＰが接続されており、ソースにはＲＣ回路２２２を介して注入信号ＩＮが接続されている。そして、ＮＭＯＳトランジスタ２２１のドレインにはＲＣ回路２２３が接続されており、ＲＣ回路２２３からパルス変調注入信号ＧＩ_ｉが出力される。

図５は、注入信号ゲート回路２のタイミングチャートである。接続ノードφ_ｉに注入されるパルス変調注入信号ＧＩ_ｉの信号窓に相当するゲートパルス信号ＧＰは、φ_ｉよりも位相が遅れたφ_ｉ−３の論理反転である／φ_ｉ−３と、φ_ｉよりも位相が進んだφ_ｉ＋２の反転論理である／φ_ｉ＋２との論理積を演算することで生成される。ゲートパルス信号ＧＰのデューティー比はおよそ３０％である。ゲートパルス信号ＧＰのオンデューティーの期間にスイッチ２２が注入信号ＩＮを通過させることでパルス変調注入信号ＧＩ_ｉが生成される。これにより、接続ノードφ_ｉの立ち上がりの前後の期間だけ注入信号ＩＮが接続ノードφ_ｉに注入される。

≪効果≫
次に、本実施形態に係るＩＬＦＤ１０による効果について説明する。図６は、注入信号を時間連続的に注入する場合と間欠的に注入する場合とを比較説明する図である。同図左側は、時間連続的な注入信号ＩＮをリング発振器１に注入したときの信号スペクトラムを模式的に表し、同図右側は、間欠的な注入信号であるパルス変調注入信号ＧＩをリング発振器１に注入したときの信号スペクトラムを模式的に表す。リング発振器１の発振信号ＶＣＯ_ＩＬＦＤに係る信号波形および高調波パワーはグレーで表示し、注入信号ＩＮに係る信号波形および高調波パワーは黒で表示している。リング発振器１の基本周波数をｆ_ｏｓｃ、ＩＬＦＤ１０の分周比をＮ、注入信号ＩＮの周波数をｆ_ｉｎ＝Ｎ×（ｆ_ｏｓｃ＋Δｆ）とする。特に分周比Ｎが大きい場合、リング発振器１に注入信号ＩＮを時間連続的に注入すると、同図左側に示すようにリング発振器１の高調波領域から遠く外れた、注入信号ＩＮに起因する周波数ｆ_ｉｎにおいて強い信号パワーが現れる。この状態ではリング発振器１の高調波成分のパワーが注入信号ＩＮによって増強されないため、ＩＬＦＤ１０は注入信号ＩＮに位相同期しにくい。一方、リング発振器１に注入信号ＩＮを間欠的に注入すると、同図右側に示すように、注入信号ＩＮに起因する信号パワーが周波数ｆ_ｉｎに集中せずに分散して一部がリング発振器１の高調波領域に近づくようになり、リング発振器１の高調波成分のパワーが注入信号ＩＮによって増強されるようになる。これにより、分周比Ｎを大きくしてもＩＬＦＤ１０が注入信号ＩＮに位相同期しやすくなる。

さらに、ＩＬＦＤ１０では、リング発振器１の接続ノードに注入信号ＩＮが間欠的に注入されるため、各接続ノードに注入される注入信号ＩＮのパワーは注入信号ＩＮを時間連続的に注入する場合と比べて減少するが、互いに位相をずらして各接続ノードに注入信号ＩＮが間欠的に注入されるため、リング発振器１の全体に注入される注入信号ＩＮのパワーは十分に大きく保つことができる。このため、注入信号ＩＮを間欠的に注入するようにしてもＩＬＦＤ１０のロックレンジの狭小化を防ぐことができる。

以上のように、本実施形態に係るＩＬＦＤ１０は、単体で大きな分周比を稼ぐことができるとともに十分に広いロックレンジを確保することができる。これにより、複数のＩＬＦＤを多段接続しなくても単体で大きな分周比を達成することができる。すなわち、本実施形態に係るＩＬＦＤ１０によると、小さい回路面積および消費電力で大きな分周比および広いロックレンジを達成することができる。

≪ロックレンジ測定結果≫
次に、ＩＬＦＤ１０を試作してロックレンジを測定した結果を示す。試作したＩＬＦＤ１０におけるリング発振器１は、発振調整用の制御信号Ｖ_ｔｕｎｅ（図２参照）の電圧を調整することで０．５８ＧＨｚ（Ｖ_ｔｕｎｅ＝１．２Ｖ）から１．６ＧＨｚ（Ｖ_ｔｕｎｅ＝０Ｖ）の基本周波数で発振するように構成されている。図７は、分周比Ｎ＝７〜２０のときのロックレンジのグラフである。図８は、分周比Ｎ＝２５〜３８のときのロックレンジのグラフである。グラフの横軸は注入信号ＩＮの周波数、縦軸は注入信号ＩＮのパワーである。測定は、注入信号ＩＮを生成する信号発生器の出力パワーを０ｄＢｍにして注入信号ＩＮの周波数を４０ＧＨｚから６ＧＨｚに徐々に下げながら行った。グラフ中の数字は分周比Ｎを表す。各分周比Ｎについて入力パワーが等しい２点を結んだ線分がその分周比Ｎにおけるロックレンジを表す。

ＩＬＦＤ１０のリング発振器１は９個の信号遅延素子１１で構成されていることから、リング発振器１の出力信号の高調波成分は９ｍｆ_ｏｓｃ（ｍ＝１，２，…）で強く現れる。したがって、図７および図８のグラフからもわかるように、分周比Ｎが９の整数倍（Ｎ＝９、１８、２７、３６）のときのＩＬＦＤ１０のロックレンジが特に広くなっている。特にＮ＝３６という非常に大きい分周比のときでもおよそ１．６ＧＨｚ（注入信号ＩＮの周波数の４．３％に相当）のロックレンジを確保できている。

図９は、分周比Ｎ＝６２、６３、６４のときのロックレンジのグラフである。ＩＬＦＤ１０はＮ＝６３のように分周比を極めて大きくしてもおよそ０．６２ＧＨｚのロックレンジを確保できている。

≪応用例≫
単体で大きい分周比を実現できるＩＬＦＤ１０はミリ波ＰＬＬのプリスケーラに好適である。図１０は、ＩＬＦＤ１０を採用したミリ波ＰＬＬのブロック図である。図１２の従来の一般的なミリ波ＰＬＬと比較してわかるように、ＩＬＦＤ１０は大きな分周比を有するため、単体でミリ波ＰＬＬのプリスケーラになり得る。これにより、シンプルな構成でミリ波ＰＬＬのプリスケーラを実現することができ、ミリ波ＰＬＬ全体の回路面積および消費電力を下げる効果がある。

≪変形例≫
ＩＬＦＤ１０では、リング発振器１を構成する信号遅延素子１１の数と注入信号ゲート回路２の数を同数にしてすべての接続ノードに注入信号ゲート回路２が接続されているが、注入信号ゲート回路２の数を減らして、飛び飛びにいくつかの接続ノードに注入信号ゲート回路２を接続するようにしてもよい。

リング発振器１を９個の信号遅延素子１１で構成したが、それよりも少ないあるいは多い数の信号遅延素子１１でリング発振器１を構成してもよい。ただし、大きな分周比を稼ぐためにも信号遅延素子１１は９個以上であることが好ましい。

信号遅延素子１１を差動アンプで構成してもよい。差動アンプを用いると偶数段の信号遅延素子１１でリング発振器１を構成することができる。

スイッチ２２をトライステートバッファやアンドゲートなどで構成してもよい。この場合、バッファ３を省略して、注入信号ゲート回路２をリング発振器１の信号遅延素子１１どうしの接続ノードに直接接続することができる。

接続ノードφｉの立ち上がりではなく立ち下がりの前後の期間だけ注入信号ＩＮを接続ノードφ_ｉに注入するようにしてもよい。

注入信号ゲート回路２の論理回路２１が生成する信号窓を可変にしてもよい。図１１は、変形例に係る注入信号ゲート回路２の回路構成図である。変形例に係る注入信号ゲート回路２は、図３の注入信号ゲート回路２にマルチプレクサ２３Ａ、２３Ｂを追加したものである。マルチプレクサ２３Ａは、接続ノードφ_ｉの３つ前の接続ノードφ_ｉ−３の信号および２つ前の接続ノードφ_ｉ−２の信号を受けてそれらのいずれか一つを選択的に出力する。マルチプレクサ２３Ｂは、接続ノードφ_ｉの２つ後の接続ノードφ_ｉ＋２の信号および１つ後の接続ノードφ_ｉ＋１の信号を受けてそれらのいずれか一つを選択的に出力する。マルチプレクサ２３Ａ、２３Ｂの出力信号の論理積がゲートパルス信号ＧＰとして出力される。このようにマルチプレクサ２３Ａ、２３Ｂを設けることにより、注入信号ＩＮの信号窓を可変にすることができる。

なお、マルチプレクサ２３Ａ、２３Ｂに３以上の信号を入力するようにしてもよい。また、マルチプレクサ２３Ａ、２３Ｂのいずれかを省略してもよい。

以上のように、本発明における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。また、上述の実施の形態は、本発明における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

１０…注入同期型分周器、１…リング発振器、１１…信号遅延素子、１１１…ＰＭＯＳトランジスタ（第１の極性のトランジスタ）、１１２…ＮＭＯＳトランジスタ（第２の極性のトランジスタ）、２…注入信号ゲート回路、２１…論理回路、２２…スイッチ、２３Ａ…マルチプレクサ、２３Ｂ…マルチプレクサ

Claims (7)

1. 外部から注入される注入信号を分周した信号を生成する注入同期型分周器であって、
   複数の信号遅延素子がリング状に縦続接続されてなるリング発振器と、
   前記信号遅延素子どうしの接続ノードに、当該接続ノードの立ち上がりまたは立ち下がりの前後の期間だけ前記注入信号を接続するように構成された複数の注入信号ゲート回路とを備えた注入同期型分周器。
2. 前記注入信号ゲート回路が、前記接続ノードの前後の接続ノードの信号を論理演算する論理回路と、前記論理回路の出力信号に応じて前記注入信号の通過／遮断を切り替えるスイッチとを有する、請求項１に記載の注入同期型分周器。
3. 前記注入信号ゲート回路が、前記接続ノードの前または後の複数の接続ノードの信号から任意の一つを選択的に出力するマルチプレクサを有するものであり、
   前記論理回路が、前記マルチプレクサの出力信号の論理演算を行うものである、請求項２に記載の注入同期型分周器。
4. 前記スイッチがトライステートバッファである、請求項２または３に記載の注入同期型分周器。
5. 前記信号遅延素子が、ドレインが相互接続された第１および第２の極性のトランジスタを有し、前記第１の極性のトランジスタのゲートに発振調整用の制御信号が接続され、前記第２の極性のトランジスタのゲートに前段の前記信号遅延素子の出力信号が接続され、前記ドレインから信号を出力するものである、請求項１ないし４のいずれかに記載の注入同期型分周器。
6. 前記信号遅延素子と前記注入信号ゲート回路とが同数であり、
   前記接続ノードのすべてに前記注入信号ゲート回路が接続されている、請求項１ないし５のいずれかに記載の注入同期型分周器。
7. 前記信号遅延素子の数が９以上である、請求項１ないし６のいずれかに記載の注入同期型分周器。