KR100990620B1 - 위상 검출기 - Google Patents

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Abstract

실시예에 따른 위상 검출기는 비교신호(FCLK)를 입력받는 제1 에지 디텍터; 기준신호(LCLK)를 입력받는 제2 에지 디텍터; 상기 제1 에지 디텍터 및 상기 제2 에지 디텍터의 출력신호를 입력받아 래치신호를 위상 비교 결과로 출력하는 S-R래치회로를 포함한다.
실시예에 의하면, 2개의 에지 디텍터, 1개의 S-R래치회로를 이용하여 위상 검출기를 구성하고, 에지 디텍터, S-R래치회로의 각각의 블록을 최소 개수의 트랜지스터로 구성함으로써, 위상 검출기의 전력 소모를 최소화하고 소자 사이즈를 크게 줄일 수 있다.
Figure R1020080113552
위상 검출기, 에지 디텍터, S-R래치회로, PMOS, NMOS, 기준신호, 비교신호

Description

위상 검출기{Phase Detector}
실시예는 위상 검출기에 관한 것이다.
현재, 이동통신, 위성통신, 방송 등의 서비스를 제공하기 위하여 다양한 협대역 및 광대역 통신 시스템이 개발되고 있는데, 이러한 통신 시스템을 이루는 회로들, 가령 혼합기, 벌룬회로, 변조기, 복조기 등은 다양한 채널의 주파수 신호를 처리하기 위하여 클럭 신호를 필요로 한다.
전압제어 발진회로는 위상동기회로를 구성하여 클럭신호를 생성하는데, 예를 들어 DLL(Delay Locked Loop), 위상 클럭 발생기(phase clock generator)를 포함하여 이루어질 수 있다. 또한, DLL은 위상 검출기(phase detector), 차지 펌프(charge pump), 루프 필터(loop filter), VCDL(Voltage Controlled Delay Line)을 포함하여 이루어질 수 있다.
VCDL은 TCXO(Temperature controlled X-tal Oscillator)와 같은 발진회로로부터 기준 클럭(reference clock)을 전달받고, 기준 클럭에 일정한 위상 지연(delay)를 발생시켜 다수의 위상지연 신호를 생성한다.
이때, 위상 검출기는 상기 위상지연 신호를 차례대로 전달받아 기준 클럭과 비교하고, 각 위상지연 신호와 기준 클럭 사이의 주파수 차이에 대응되는 제어신호를 생성한다. 차지펌프는 제어신호에 따라 전류값을 조정한다.
차지펌프는 제어신호에 따라 특정량의 전하를 루프 필터로 공급하거나 흡수함으로써 VCDL로 전달되는 제어전압을 조정한다. 따라서, VCDL은 정확한 간격을 가지는 다수의 위상지연 신호를 생성하고, 이를 위상 클럭 발생기로 전달할 수 있다.
도 1은 Ex(exclusive)-OR 게이트를 이용한 위상 검출기를 도시한 도면이고, 도 2는 Ex-OR 게이트를 이용한 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
Ex-OR 게이트를 이용한 위상 검출기의 경우, 도 2에 도시된 것처럼 출력(OUT)신호의 고전위(high) 구간과 저전위(low) 구간의 크기가 동일한때 기준신호(RCLK)와 비교신호(FCLK)의 로킹(Locking)이 이루어질 수 있다.
이는 기준신호(RCLK)와 비교신호(FCLK)의 듀티 사이클(duty cycle)이 50:50의 비율을 이룰때만 위상 검출기가 정상 동작하고 로킹이 이루어진 시점에서 기준신호(RCLK)와 비교신호(FCLK)의 위상차가 항상 90°임을 의미한다.
이러한 문제점을 해결하기 위하여, 에지 디텍터, 래치회로를 이용하여 위상 검출기를 구현하는 방법이 있으나, 이러한 경우 트랜지스터와 같은 소자가 많이 필요로 되므로 전력 소모가 크고 소자 사이즈가 커지는 문제점이 있다.
실시예는 최소 개수의 회로 소자로 구현 가능하며, 소자 사이즈, 전력 소모, 동작 시간을 최소화할 수 있는 위상 검출기를 제공한다.
실시예에 따른 위상 검출기는 비교신호(FCLK)를 입력받는 제1 에지 디텍터; 기준신호(LCLK)를 입력받는 제2 에지 디텍터; 상기 제1 에지 디텍터 및 상기 제2 에지 디텍터의 출력신호를 입력받아 래치신호를 위상 비교 결과로 출력하는 S-R래치회로를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 실시예는 2개의 에지 디텍터, 1개의 S-R래치회로를 이용하여 위상 검출기를 구성하고, 에지 디텍터, S-R래치회로의 각각의 블록을 최소 개수의 트랜지스터로 구성함으로써, 위상 검출기의 전력 소모를 최소화하고 소자 사이즈를 크게 줄일 수 있다.
둘째, 실시예에 다른 에지 디텍터, S-R래치회로의 각각의 블록은 고속 동작에 적합하게 설계되었으므로 비교신호와 기준신호의 위상을 빠르게 비교할 수 있다.
첨부된 도면을 참조하여 실시예에 따른 위상 검출기에 대하여 상세히 설명한 다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
도 3은 실시예에 따른 위상 검출기의 구성요소를 개략적으로 도시한 블록도이고, 도 4는 실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 3을 참조하면, 실시예에 따른 위상 검출기는 비교신호(FCLK)를 입력받는 제1 에지 디텍터(100), 기준신호(RCLK)를 입력받는 제2 에지 디텍터(200), 상기 제1 에지 디텍터(100)와 상기 제2 에지 디텍터(200)의 출력신호(FCLK', RCLK')를 입력받아 래치신호(OUT)를 출력하는 S-R래치회로(300)를 포함하여 구성된다.
도 4를 참조하여 실시예에 따른 위상 검출기의 동작에 대하여 살펴보면 다음과 같다.
첫째, 타이밍도의 "A"구간의 경우, 상기 제1 에지 디텍터(100)로 입력되는 비교신호(FCLK)가 고전위(High)로 전위되면, 상기 제1 에지 디텍터(100)의 출력신호(FCLK')는 저전위(Low)가 되고, 따라서 상기 S-R래치회로(300)의 출력신호(OUT)는 고전위가 된다.
둘째, 타이밍도의 "B"구간의 경우, 상기 제1 에지 디텍터(100)와 상기 제2 에지 디텍터(200)의 출력신호(FCLK', RCLK')는 모두 고전위이고, 상기 S-R래치회로(300)의 출력신호(OUT)는 이전값, 즉 고전위 상태를 유지한다.
셋째, 타이밍도의 "C"구간의 경우, 상기 제2 에지 디텍터(100)로 입력되는 기준신호(RCLK)가 고전위로 전위되면, 상기 제2 에지 디텍터(200)의 출력신호(RCLK')는 저전위가 되고, 따라서 상기 S-R래치회로(300)의 출력신호(OUT)는 저전위가 된다.
넷째, 타이밍도의 "D"구간의 경우, 상기 제1 에지 디텍터(100)와 상기 제2 에지 디텍터(200)의 출력신호(FCLK', RCLK')는 모두 고전위이고, 상기 S-R래치회로(300)의 출력신호(OUT)는 이전값, 즉 저전위 상태를 유지한다.
이와 같이, 실시예에 따른 위상 검출기는 두 신호(FCLK, RCLK)의 위상을 비교함에 있어서 라이징 에지에서만 동작되므로 신호의 듀티 사이클(duty cycle)의 영향을 배제할 수 있다.
또한, 실시예에 따른 위상 검출기는 두 신호(FCLK, RCLK)의 라이징 에지서만 동작되며 출력신호(OUT)의 고전위 구간과 저전위 구간의 크기가 동일한때 두 신호의 로킹(Locking)이 이루어지므로 기준신호(RCLK)와 비교신호(FCLK)는 180°의 위상차이를 가지고 로킹될 수 있다.
이하, 실시예에 따른 위상 검출기를 구성하는 각 구성부의 구성 및 동작에 대하여 설명한다.
상기 제1 에지 디텍터(100)와 상기 제2 에지 디텍터(200)는 각각 비교신호(FCLK)와 기준신호(RCLK)를 처리하나, 동일한 회로 구성을 가진다.
도 5는 실시예에 따른 에지 디텍터(edge detector)(100, 200)의 구성요소를 개략적으로 도시한 회로도이고, 도 6은 실시예에 따른 에지 디텍터(100, 200)가 처 리하는 신호 형태를 모식화한 타이밍도이다.
도 3 및 도 5를 참조하면, 상기 제1 에지 디텍터(100)는 제1 인버터(110), 제1 낸드 게이트(NAND gate)(120)를 포함하여 이루어지고, 상기 제2 에지 디텍터(200)는 제2 인버터(210), 제2 낸드 게이트(220)를 포함하여 이루어진다.
상기 제1 에지 디텍터(100)와 상기 제2 에지 디텍터(200)는 동일한 회로이므로, 제1 에지 디텍터(100)를 예로 들어 설명하기로 한다.
상기 제1 에지 디텍터(100)는 제1 트랜지스터(111), 제2 트랜지스터(112), 제3 트랜지스터(121), 제4 트랜지스터(122), 제5 트랜지스터(123)를 포함하여 구성되는데, 상기 제1 트랜지스터(111), 상기 제2 트랜지스터(112)는 상기 제1 인버터(110)를 구성하고, 상기 제3 트랜지스터(121), 상기 제4 트랜지스터(122), 상기 제5 트랜지스터(123)는 상기 제1 낸드 게이트(120)를 구성한다.
또한, 상기 제1 트랜지스터(111)와 상기 제3 트랜지스터(121)는 PMOS(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor)로 구비되고, 상기 제2 트랜지스터(112), 상기 제4 트랜지스터(122), 상기 제5 트랜지스터(123)는 NMOS(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)로 구비된다.
상기 트랜지스터들의 연결관계에 대하여 설명하면, 상기 제1 트랜지스터(111)와 상기 제2 트랜지스터(112)의 드레인이 서로 연결되고, 게이트는 비교신호(FCLK)가 입력되는 단자로 기능된다.
상기 제2 에지 디텍터(200)의 경우 상기 제1 트랜지스터(211)와 상기 제2 트 랜지스터(212)의 게이트는 기준신호(RCLK)가 입력되는 단자로 기능된다.
또한, 상기 제1 트랜지스터(111)와 상기 제2 트랜지스터(112)의 드레인은 상기 제1 인버터(110)의 출력단자로 기능된다.
상기 제3 트랜지스터(121)의 소스, 드레인, 게이트는 각각 상기 제1 트랜지스터(111)의 소스, 상기 제4 트랜지스터(122)의 드레인, 상기 제1 트랜지스터(111)의 드레인과 연결되고, 상기 제5 트랜지스터(122)의 소스, 드레인, 게이트는 각각 상기 제2 트랜지스터(112)의 소스, 상기 제4 트랜지스터(122)의 소스, 상기 제2 트랜지스터(112)의 드레인과 연결된다.
상기 제3 트랜지스터(121)와 상기 제5 트랜지스터(123)의 게이트는 상기 제1 낸드 게이트(120)의 두 개의 입력단자 중 상기 제1 인버터(110)와 연결되는 입력단자로 기능되고, 상기 제4 트랜지스터(122)의 게이트는 상기 제1 낸드 게이트(120)의 두 개의 입력단자 중 비교신호(FCLK)가 입력되는 단자로 기능된다.
상기 제2 에지 디텍터(200)의 경우 상기 제4 트랜지스터(222)의 게이트는 상기 제2 낸드 게이트(220)의 두 개의 입력단자 중 기준신호(RCLK)가 입력되는 단자로 기능된다.
또한, 상기 제3 트랜지스터(121)와 상기 제4 트랜지스터(122)의 드레인은 상기 제1 낸드 게이트(120)의 출력단자로 기능된다.
도 6을 참조하면, "A"구간의 경우, 비교신호(FCLK)(상기 제1 트랜지스터(111)와 상기 제2 트랜지스터(112)의 게이트로 입력되는 신호)와 상기 제1 인버터(110)의 출력신호(상기 제1 트랜지스터(111) 및 상기 제2 트랜지스터(112)의 드레인의 신호)가 동시에 고전위이므로 상기 제1 낸드 게이트(120)의 출력신호(상기 제3 트랜지스터(121) 및 상기 제4 트랜지스터(122)의 드레인의 신호)는 저전위가 된다.
"B"구간과 "C"구간의 경우, 상기 제1 인버터(110)의 출력신호(상기 제1 트랜지스터(111) 및 상기 제2 트랜지스터(112)의 드레인의 신호)가 저전위이므로, 상기 제1 낸드 게이트(120)의 출력신호는 고전위가 된다.
"D"구간의 경우, 상기 비교신호(FCLK)(상기 제1 트랜지스터(111)와 상기 제2 트랜지스터(112)의 게이트로 입력되는 신호)가 저전위이므로, 상기 제4 트랜지스터(122)와 상기 제5 트랜지스터(123)가 모두 오프(off)되고, 상기 제1 낸드 게이트(120)의 출력신호(상기 제3 트랜지스터(121) 및 상기 제4 트랜지스터(122)의 드레인의 신호)는 이전값, 즉 고전위 상태를 유지한다.
상기 제2 에지 디텍터(200)의 구성 및 동작은 처리되는 신호의 종류가 상이할 뿐 상기 제1 에지 디텍터(100)와 동일하므로 반복되는 설명은 생략하기로 한다.
따라서, 상기 제1 에지 디텍터(100) 및 상기 제2 에지 디텍터(200)는, 기준신호(RCLK) 또는 비교신호(FCLK)의 라이징 에지가 발생하는 경우 "A"구간에서의 딜레이 시간만큼 펄스를 생성할 수 있다.
다음으로, 상기 S-R래치회로(300)의 제1실시예에 대하여 설명한다.
도 7은 제1실시예에 따른 S-R래치회로(300a)의 구성요소를 개략적으로 도시한 회로도이고, 도 8은 제1실시예에 따른 S-R래치회로(300a)의 동작 진리표이다.
실시예에 따른 S-R래치회로(도 7; 300a, 도 9; 300b)는, 도 3에서 커플링 구 조로 연결된 두개의 낸드 게이트로 표시되었으나, 실질적으로는 7개의 트랜지스터를 통하여 새롭게 구현된 회로이다.
즉, 실시예에 따른 S-R래치회로(300a, 300b)는 커플링 구조로 연결된 두개의 낸드 게이트로 구현된 S-R래치회로와는 다른 구성을 가지나 이와 유사하게 동작될 수 있다.
도 7을 참조하면, 제1실시예에 따른 S-R래치회로(300a)는 제1 트랜지스터(310a), 제2 트랜지스터(320a), 제3 트랜지스터(330a), 제4 트랜지스터(340a), 제5 트랜지스터(350a), 제6 트랜지스터(360a), 제7 트랜지스터(370a)를 포함하여 이루어진다.
또한, 제1실시예에 따른 S-R래치회로(300a)에서, 상기 제1 트랜지스터(310a), 상기 제3 트랜지스터(330a), 상기 제4 트랜지스터(340a), 상기 제6 트랜지스터(360a)는 PMOS로 구비되고, 상기 제2 트랜지스터(320a), 상기 제5 트랜지스터(350a), 상기 제7 트랜지스터(370a)는 NMOS로 구비된다.
상기 제1 트랜지스터(310a)의 소스, 드레인은 각각 상기 제3 트랜지스터(330a)의 소스 및 상기 제2 트랜지스터(320a)의 드레인과 연결되고, 상기 제2 트랜지스터(320a)의 소스는 상기 제5 트랜지스터(350a)의 소스와 연결된다.
또한, 상기 제1 트랜지스터(310a)와 상기 제2 트랜지스터(320a)의 드레인은 상기 제3 트랜지스터(330a)와 상기 제5 트랜지스터(350a)의 게이트와 연결된다.
이때, 상기 제1 트랜지스터(310a)와 상기 제2 트랜지스터(320a)의 게이트는 상기 S-R래치회로(300a)의 두 개의 입력단자 중 하나로서, 상기 제1 에지 디텍터(100)의 출력단자, 즉 상기 제1 에지 디텍터(100)의 상기 제3 트랜지스터(121)와 상기 제4 트랜지스터(122)의 드레인과 연결된다.
한편, 상기 제4 트랜지스터(340a)의 소스와 드레인은 각각 상기 제3 트랜지스터(330a)의 드레인 및 상기 제5 트랜지스터(350a)의 드레인과 연결된다.
상기 제4 트랜지스터(340a)의 게이트는 상기 S-R래치회로(300a)의 두개의 입력단자 중 나머지 하나로서, 상기 제2 에지 디텍터(200)의 출력단자, 즉 상기 제2 에지 디텍터(200)의 상기 제3 트랜지스터(221)와 상기 제4 트랜지스터(222)의 드레인과 연결된다.
상기 제6 트랜지스터(360a)의 소스, 게이트, 드레인은 각각 상기 제3 트랜지스터(330a)의 소스, 상기 제4 트랜지스터(340a)의 드레인(또는 상기 제5 트랜지스터(350a)의 드레인), 상기 제7 트랜지스터(370a)의 드레인과 연결된다.
상기 제7 트랜지스터(370a)의 게이트와 소스는 각각 상기 제4 트랜지스터(340a)의 드레인(또는 상기 제5 트랜지스터(350a)의 드레인), 상기 제5 트랜지스터(350a)의 소스와 연결된다.
이때, 상기 제6 트랜지스터(360a)와 상기 제7 트랜지스터(370a)의 드레인은 상기 S-R래치회로(300a)의 출력단자로 기능된다.
이하, 상기 제1 트랜지스터(310a)와 상기 제2 트랜지스터(320a)의 게이트를 "R"단자라 하고, 상기 제4 트랜지스터(340a)의 게이트를 "S"단자라 하며, 상기 제6 트랜지스터(360a)와 상기 제7 트랜지스터(370a)의 드레인은 "Q"단자라 한다. 또한, 상기 상기 제6 트랜지스터(360a) 및 상기 제7 트랜지스터(370a)의 게이트와 상기 제4 트랜지스터(340a) 및 상기 제5 트랜지스터(350a)의 드레인 사이의 노드를 "QB"단자라 한다.
도 8을 참조하면, "R"단자와 "S"단자의 상태에 따른 "Q"단자와 "QB"단자의 출력 결과를 볼 수 있는데, 제1상태(R:0, S:0)인 경우를 제외하고는 일반적인 개념의 S-R래치회로와 동일하게 동작함을 알 수 있다.
실시예에 따른 위상 검출기에서는 상기 S-R래치회로(300a)의 "QB"단자 및 제1상태의 신호는 사용되지 않는다.
다음으로, 상기 S-R래치회로(300)의 제2실시예에 대하여 설명한다.
도 9는 제2실시예에 따른 S-R래치회로(300b)의 구성요소를 개략적으로 도시한 회로도이고, 도 10은 제2실시예에 따른 S-R래치회로(300b)의 동작 진리표이다.
도 9를 참조하면, 제2실시예에 따른 S-R래치회로(300b)는 제1 트랜지스터(310b), 제2 트랜지스터(320b), 제3 트랜지스터(330b), 제4 트랜지스터(340b), 제5 트랜지스터(350b), 제6 트랜지스터(360b), 제7 트랜지스터(370b)를 포함하여 이루어진다.
또한, 제2실시예에 따른 S-R래치회로(300b)에서, 상기 제1 트랜지스터(310b), 상기 제3 트랜지스터(330b), 상기 제6 트랜지스터(360b)는 PMOS로 구비되고, 상기 제2 트랜지스터(320b), 상기 제4 트랜지스터(340b), 상기 제5 트랜지스터(350b), 상기 제7 트랜지스터(370b)는 NMOS로 구비된다.
상기 제1 트랜지스터(310b)의 소스, 드레인은 각각 상기 제3 트랜지스터(330b)의 소스 및 상기 제2 트랜지스터(320b)의 드레인과 연결되고, 상 기 제2 트랜지스터(320b)의 소스는 상기 제5 트랜지스터(350b)의 소스와 연결된다.
또한, 상기 제1 트랜지스터(310b)와 상기 제2 트랜지스터(320b)의 드레인은 상기 제4 트랜지스터(340b)의 게이트와 연결된다.
이때, 상기 제1 트랜지스터(310b)와 상기 제2 트랜지스터(320b)의 게이트는 상기 S-R래치회로(300b)의 두 개의 입력단자 중 하나로서, 상기 제1 에지 디텍터(100)의 출력단자, 즉 상기 제1 에지 디텍터(100)의 상기 제3 트랜지스터(121)와 상기 제4 트랜지스터(122)의 드레인과 연결된다.
한편, 상기 제4 트랜지스터(340b)의 소스와 드레인은 각각 상기 제5 트랜지스터(350b)의 드레인 및 상기 제3 트랜지스터(330b)의 드레인과 연결된다.
상기 제3 트랜지스터(330b)와 상기 제5 트랜지스터(350b)의 게이트는 상기 S-R래치회로(300b)의 두개의 입력단자 중 나머지 하나로서, 상기 제2 에지 디텍터(200)의 출력단자, 즉 상기 제2 에지 디텍터(200)의 상기 제3 트랜지스터(221)와 상기 제4 트랜지스터(222)의 드레인과 연결된다.
상기 제6 트랜지스터(360b)의 소스, 게이트, 드레인은 각각 상기 제3 트랜지스터(330b)의 소스, 상기 제3 트랜지스터(330b)의 드레인(또는 상기 제4 트랜지스터(340b)의 드레인), 상기 제7 트랜지스터(370b)의 드레인과 연결된다.
상기 제7 트랜지스터(370b)의 게이트와 소스는 각각 상기 제3 트랜지스터(330b)의 드레인(또는 상기 제4 트랜지스터(340b)의 드레인), 상기 제5 트랜지스터(350b)의 소스와 연결된다.
이때, 상기 제6 트랜지스터(360b)와 상기 제7 트랜지스터(370b)의 드레인은 상기 S-R래치회로(300b)의 출력단자로 기능된다.
이하, 상기 제1 트랜지스터(310b)와 상기 제2 트랜지스터(320b)의 게이트를 "R"단자라 하고, 상기 제3 트랜지스터(330b)와 상기 제5 트랜지스터(350b)의 게이트를 "S"단자라 하며, 상기 제6 트랜지스터(360b)와 상기 제7 트랜지스터(370b)의 드레인은 "Q"단자라 한다. 또한, 상기 상기 제6 트랜지스터(360b) 및 상기 제7 트랜지스터(370b)의 게이트와 상기 제3 트랜지스터(330b) 및 상기 제4 트랜지스터(340b)의 드레인 사이의 노드를 "QB"단자라 한다.
도 10을 참조하면, "R"단자와 "S"단자의 상태에 따른 "Q"단자와 "QB"단자의 출력 결과를 볼 수 있는데, 제1상태(R:0, S:0)인 경우를 제외하고는 일반적인 개념의 S-R래치회로와 동일하게 동작함을 알 수 있다.
실시예에 따른 위상 검출기에서는 상기 S-R래치회로(300b)의 "QB"단자 및 제1상태의 신호는 사용되지 않는다.
도 11은 실시예에 따른 위상 검출기의 구성요소를 개략적으로 도시한 회로도이다.
도 11은 트랜지스터를 통하여 구현한 위상 검출기 회로로서, 도 3의 블록도와 등가회로를 이룬다.
도 11을 참조하면, 첫번째 블록은 상기 제2 에지 디텍터(200)이고, 두번째 블록은 상기 제1 에지 디텍터(100)이며, 세번째 블록은 S-R래치회로(300b)이다.
도 11은 제2실시예에 따른 S-R래치회로(300b)를 이용하여 위상 검출기를 구성한 것이나, 제1실시예에 따른 S-R래치회로(300a)를 이용하는 경우 상기 도 7을 참조하여 설명한 것처럼 각 단자를 연결하면 되므로 반복되는 설명은 생략하기로 한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 Ex(exclusive)-OR 게이트를 이용한 위상 검출기를 도시한 도면.
도 2는 Ex-OR 게이트를 이용한 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도.
도 3은 실시예에 따른 위상 검출기의 구성요소를 개략적으로 도시한 블록도.
도 4는 실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도.
도 5는 실시예에 따른 에지 디텍터(edge detector)의 구성요소를 개략적으로 도시한 회로도.
도 6은 실시예에 따른 에지 디텍터가 처리하는 신호 형태를 모식화한 타이밍도.
도 7은 제1실시예에 따른 S-R래치회로의 구성요소를 개략적으로 도시한 회로도.
도 8은 제1실시예에 따른 S-R래치회로의 동작 진리표.
도 9는 제2실시예에 따른 S-R래치회로의 구성요소를 개략적으로 도시한 회로도.
도 10은 제2실시예에 따른 S-R래치회로의 동작 진리표.
도 11은 실시예에 따른 위상 검출기의 구성요소를 개략적으로 도시한 회로도.

Claims (11)

  1. 삭제
  2. 비교신호(FCLK)를 입력받는 제1 에지 디텍터;
    기준신호(LCLK)를 입력받는 제2 에지 디텍터;
    상기 제1 에지 디텍터 및 상기 제2 에지 디텍터의 출력신호를 입력받아 래치신호를 위상 비교 결과로 출력하는 S-R래치회로를 포함하고,
    상기 제1 에지 디텍터는 상기 비교신호가 고전위(High)로 전위되면, 저전위(Low)인 출력신호(FCLK')를 출력하고, 상기 S-R래치회로는 고전위인 래치신호(OUT)를 출력하며,
    상기 제1 에지 디텍터와 상기 제2 에지 디텍터의 출력신호(FCLK', LCLK')가 모두 고전위인 경우, 상기 S-R래치회로는 이전 출력값을 유지하고,
    상기 제2 에지 디텍터는 상기 기준신호가 고전위로 전위되면, 저전위인 출력신호를 출력하며, 상기 S-R래치회로는 저전위인 래치신호를 출력하는 것을 특징으로 하는 위상 검출기.
  3. 비교신호(FCLK)를 입력받는 제1 에지 디텍터;
    기준신호(LCLK)를 입력받는 제2 에지 디텍터;
    상기 제1 에지 디텍터 및 상기 제2 에지 디텍터의 출력신호를 입력받아 래치신호를 위상 비교 결과로 출력하는 S-R래치회로를 포함하고,
    상기 제1 에지 디텍터는 상기 비교신호를 입력받아 위상반전시키는 제1인버터; 상기 비교신호 및 상기 제1 인버터의 출력신호를 입력받아 낸드 논리연산하고 연산결과를 상기 S-R래치회로로 전달하는 제1 낸드 게이트를 포함하고,
    상기 제2 에지 디텍터는 상기 기준신호를 입력받아 위상반전시키는 제2인버터; 상기 기준신호 및 상기 제2 인버터의 출력신호를 입력받아 낸드 논리연산하고 연산결과를 상기 S-R래치회로로 전달하는 제2 낸드 게이트를 포함하는 것을 특징으로 하는 위상 검출기.
  4. 제3항에 있어서,
    상기 제1 인버터는, 서로의 드레인이 연결되고 각각의 게이트는 상기 비교신호의 입력단자로 기능되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 낸드 게이트는, 소스, 게이트가 각각 상기 제1 트랜지스터의 소스 및 드레인과 연결되는 제3 트랜지스터와, 소스, 게이트가 각각 상기 제2 트랜지스터의 소스 및 드레인과 연결되는 제5 트랜지스터와, 드레인, 소스가 각각 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 드레인과 연결되는 제4 트랜지스터를 포함하며,
    상기 제3 트랜지스터와 상기 제5 트랜지스터의 게이트는 상기 제1 낸드 게이트의 두 개의 입력단자 중 상기 제1 인버터와 연결되는 입력단자로 기능되고,
    상기 제4 트랜지스터의 게이트는 상기 제1 낸드 게이트의 두 개의 입력단자 중 상기 비교신호가 입력되는 단자로 기능되며,
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 드레인은 상기 제1 낸드 게이트의 출력단자로 기능되는 것을 특징으로 하는 위상 검출기.
  5. 제3항에 있어서,
    상기 제2 인버터는, 서로의 드레인이 연결되고 각각의 게이트는 상기 기준신호의 입력단자로 기능되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제2 낸드 게이트는, 소스, 게이트가 각각 상기 제1 트랜지스터의 소스 및 드레인과 연결되는 제3 트랜지스터와, 소스, 게이트가 각각 상기 제2 트랜지스터의 소스 및 드레인과 연결되는 제5 트랜지스터와, 드레인, 소스가 각각 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 드레인과 연결되는 제4 트랜지스터를 포함하며,
    상기 제3 트랜지스터와 상기 제5 트랜지스터의 게이트는 상기 제2 낸드 게이트의 두 개의 입력단자 중 상기 제2 인버터와 연결되는 입력단자로 기능되고,
    상기 제4 트랜지스터의 게이트는 상기 제2 낸드 게이트의 두 개의 입력단자 중 상기 기준신호가 입력되는 단자로 기능되며,
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 드레인은 상기 제2 낸드 게이트의 출력단자로 기능되는 것을 특징으로 하는 위상 검출기.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 PMOS로 구비되고,
    상기 제2 트랜지스터, 상기 제4트랜지스터, 상기 제5트랜지스터는 NMOS로 구비된 것을 특징으로 하는 위상 검출기.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 게이트로 입력되는 신호 및 상기 제1 트랜지스터와 상기 제2 트랜지스터의 드레인 신호가 모두 고전위인 경우, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 드레인 신호는 저전위가 되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 드레인의 신호가 저전위인 경우, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 드레인 신호는 고전위가 되며,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 게이트로 입력되는 신호가 저전위인 경우, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 드레인 신호는 이전값을 유지하는 것을 특징으로 하는 위상 검출기.
  8. 비교신호(FCLK)를 입력받는 제1 에지 디텍터;
    기준신호(LCLK)를 입력받는 제2 에지 디텍터;
    상기 제1 에지 디텍터 및 상기 제2 에지 디텍터의 출력신호를 입력받아 래치신호를 위상 비교 결과로 출력하는 S-R래치회로를 포함하고,
    상기 S-R래치회로는
    상기 제1 에지 디텍터의 출력신호를 게이트로 입력받고, 서로의 드레인이 연결된 제1 트랜지스터 및 제2 트랜지스터;
    소스 및 게이트가 각각 상기 제1 트랜지스터의 소스 및 드레인과 연결된 제3 트랜지스터;
    소스 및 게이트가 각각 상기 제2 트랜지스터의 소스 및 드레인과 연결된 제5 트랜지스터;
    소스 및 드레인은 각각 상기 제3 트랜지스터의 드레인 및 상기 제5 트랜지스터의 드레인과 연결되고, 상기 제2 에지 디텍터의 출력신호를 게이트로 입력받는 제4 트랜지스터;
    소스 및 게이트가 각각 상기 제3 트랜지스터의 소스 및 상기 제4 트랜지스터의 드레인과 연결된 제6 트랜지스터; 및
    소스, 게이트 및 드레인이 각각 상기 제5 트랜지스터의 소스 및 드레인, 상기 제6 트랜지스터의 드레인과 연결된 제7 트랜지스터를 포함하고,
    상기 제6 트랜지스터와 상기 제7 트랜지스터의 드레인은 상기 S-R래치회로의 출력단자로 기능되는 것을 특징으로 하는 위상 검출기.
  9. 제8항에 있어서,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제6 트랜지스터는 PMOS로 구비되고,
    상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제7 트랜지스터는 NMOS로 구비되는 것을 특징으로 하는 위상 검출기.
  10. 비교신호(FCLK)를 입력받는 제1 에지 디텍터;
    기준신호(LCLK)를 입력받는 제2 에지 디텍터;
    상기 제1 에지 디텍터 및 상기 제2 에지 디텍터의 출력신호를 입력받아 래치신호를 위상 비교 결과로 출력하는 S-R래치회로를 포함하고,
    상기 S-R래치회로는
    상기 제1 에지 디텍터의 출력신호를 게이트로 입력받고, 서로의 드레인이 연결된 제1 트랜지스터 및 제2 트랜지스터;
    소스가 상기 제1 트랜지스터의 소스와 연결되고, 상기 제2 에지 디텍터의 출력신호를 게이트로 입력받는 제3 트랜지스터;
    소스가 상기 제2 트랜지스터의 소스와 연결되고, 상기 제2 에지 디텍터의 출력신호를 게이트로 입력받는 제5 트랜지스터;
    드레인, 게이트, 소스가 각각 상기 제3 트랜지스터의 드레인, 상기 제1 트랜지스터의 드레인, 상기 제5 트랜지스터의 드레인과 연결되는 제4 트랜지스터;
    소스 및 게이트가 각각 상기 제3 트랜지스터의 소스 및 상기 제4 트랜지스터의 드레인과 연결된 제6 트랜지스터; 및
    소스, 게이트 및 드레인이 각각 상기 제5 트랜지스터의 소스, 상기 제4 트랜지스터의 드레인, 상기 제6 트랜지스터의 드레인과 연결된 제7 트랜지스터를 포함하고,
    상기 제6 트랜지스터와 상기 제7 트랜지스터의 드레인은 상기 S-R래치회로의 출력단자로 기능되는 것을 특징으로 하는 위상 검출기.
  11. 제10항에 있어서,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제6 트랜지스터는 PMOS로 구비되고,
    상기 제2 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제7 트랜지스터는 NMOS로 구비되는 것을 특징으로 하는 위상 검출기.
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