KR20010104218A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR20010104218A
KR20010104218A KR1020010023973A KR20010023973A KR20010104218A KR 20010104218 A KR20010104218 A KR 20010104218A KR 1020010023973 A KR1020010023973 A KR 1020010023973A KR 20010023973 A KR20010023973 A KR 20010023973A KR 20010104218 A KR20010104218 A KR 20010104218A
Authority
KR
South Korea
Prior art keywords
circuit
clock signal
logic
output
approximately
Prior art date
Application number
KR1020010023973A
Other languages
English (en)
Inventor
우에하라요이치
야마모토카츠미
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가나이 쓰토무
Publication of KR20010104218A publication Critical patent/KR20010104218A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

"H" 기간이 긴 상태 혹은 "L" 기간이 긴 상태중 어떤 상태에서의 듀티차(差)라 해도 듀티를 대략 50%로 회복한다.
듀티보정회로는, 위상차가 대략 반주기이며 듀티비가 대략 50%인 아날로그 상보주기신호를 논리레벨로 변환할 때 발생하는 듀티차를, 예를 들면 직렬 2단의 NAND 게이트 스태틱 래치를 이용하여 보정한다. NAND 게이트 스태틱 래치는, 상보클록신호의 "H" 기간이 길 때 래치동작으로 대략 듀티 50% 보정을 행하고, 상보클록신호의 "L" 기간이 길 때 인버트 동작을 행하여, 이것에 의해 내부의 작은 지연에 의한 미분파형에 상당하는 가는 펄스를 출력하지 않고, 입력 상보클록신호의 레벨과 타이밍에서의 논리동작만으로, "H" 기간이 긴 상태, 혹은 "L" 기간이 긴 상태중 어떤 상태에 대해서도, 듀티를 대략 50%로 회복한다.

Description

반도체 집적회로{Semiconductor Integrated Circuit}
본 발명은, 클록신호에 동기하여 동작되는 논리 회로부에서 클록신호의 듀티(duty)를 바람직한 듀티로 재생하는 기술에 관한 것으로, 반도체 집적회로에 적용하는 유효한 기술에 관한 것이다.
순서회로와 조합회로로 이루어지는 논리회로에서는, 일반적으로 순서회로를 클록신호에 동기시켜 래치동작시킨다. 논리회로의 대부분의 용도에 있어서, 상기 클록신호에는 듀티비(duty ratio)는 50%(하이레벨 및 로우레벨 기간에 대한 하이레벨 기간의 비율)가 바람직하다. 예를 들면, 고속동작 논리 IC에서, PLL 혹은 주파수 프로그래머블(programmable) 등의 발진회로를 내부에 가지고, 거기에 클록이 공급되는 것으로, VCO/ICO 등의 발진회로가 차동형식의 회로를 이용함으로써, 위상차/듀티비와 함께 50%의 상보클록신호를 발생시킬 수 있다. 그러나, 그 후단의, 논리레벨 변환회로나, 논리부 내에서의 클록선택회로 등의 조합논리에 있어서 클록신호의 상승 전파지연시간(tpLH)과 하강 전파지연시간(tpHL)과의 차이에 기인하는 듀티차(差)가 발생한다.
상기 듀티차는 논리회로의 동작속도에 영향을 미친다. 즉, 일반적으로, 고속동작 논리회로에서의 고속화의 한계는, 첫째로, 플립플롭의 클록신호 입력단자에서 플립플롭의 데이터 출력, 후단의 조합논리 및 다음 단 플립플롭의 데이터 입력단자까지의 지연시간과, 다음 단측 플립플롭의 데이터 입력의 셋업시간과, 클록 스큐(clock skew)를 가산(가감산)한 값이 논리회로 내에서 최대가 되는 패스(이른바 크리티컬 패스(critical path))에 대하여, 그 지연시간 등의 합계로 결정된다. 이 값은 클록펄스의 주기에 대하여 최소치(동작 주파수로서는 최대치)가 결정된다.
그것에 더하여 둘째로, 각 플립플롭의 클록 입력파형의 "H(하이레벨)" 폭, "L(로우레벨)" 폭에 각각 동작 가능한 최소치가 있고, 클록의 듀티비가 50%에서 차이가 나는 경우는, 클록폭의 관점에서 앞의 고속동작 한계가 결정되는 것도 있다. 이 값은 클록펄스의 주기가 아니라, "H" 폭, "L" 폭 각각에 대하여 최소치가 결정되어 있다.
클록신호의 듀티비는, 클록발생회로의 구성 및 클록발생회로 후단의 논리회로 내에서 tpLH와 tpHL의 양쪽에서 차이가 남으로써 결정된다.
본 발명자는 본원 발명을 완성시킨 후, 제1 내지 제3의 공개공보의 존재를 인식하였다. 제1 공개공보인 일본특허공개 평 7-30380호 공보에는 2상(相) 클록신호로 제어되는 마스터 래치와 슬레이브 래치 사이에 데이터가 잘못 전송되지 않도록 하는 래치기술이 기재된다. 제2 공개공보인 일본특허공개 평 8-88545호 공보에는 버퍼에 들어간 펄스신호를 듀티비를 무너뜨리지 않고 후단으로 전송하는 기술이 기재되며, 에지검출회로와 래치회로의 직렬접속회로에 의해 듀티비 보정회로를 구성하고 있다. 제3 공개공보인 일본특허공개 평 7-212224호 공보(미국특허번호 5,426,384)에는 듀티비 50%의 출력을 형성하는 전압제어 발진기에 대하여 기재되어 있다.
특히, 제3 공개공보에는, 차동의 아날로그 입력단자에 결합된 용량소자의 충방전에 의해 얻어지는 차동 주파수 신호를 측정하여 상보 아날로그 신호를 형성하고, 이것을, 한쌍의 NAND 게이트를 교차 결합시킨 래치회로를 직렬 2단을 이용하여 파형 정형한다. 파형 정형된 상보클록신호의 사이에는 게이트 1단분의 지연이 있다. 파형 정형한 상보클록신호는 2입력 NAND 게이트로 입력되며, 상기 2입력 NAND 게이트의 출력에, 상기 입력된 상보클록신호 상호간의 게이트 지연에 상당하는 폭이 좁은 클록을 형성하고, 이것을 2분주하여, 듀티비 50%의 클록신호를 형성하는 것이다. 또한, 직렬 2단의 상기 래치회로의 종단에서의 상보출력은, 상기 용량소자를 충방전시키기 위한 스위치 회로를 상보적으로 동작시키기 위해 귀환되어 있다. 이 구성에서, 직렬 2단으로 배치된 NAND 게이트에 의한 래치회로는, 콤퍼레이터(comparator)의 아날로그 출력을 받아, 이 아날로그 출력에 대한 파형정형을 목적으로 하여, 다시 파형 정형된 상보출력은 콤퍼레이터 입력측에 배치된 용량소자의 충방전용 전류 스위치 회로의 상보 스위치 제어신호로 귀환되므로, 이 직렬 2단의 NAND 래치회로는, 상기 귀환계에서 분리하여 파악할 수 있는 구성요소는 될 수 없다.
고속동작 마진을 채택하거나, 혹은 최고동작 주파수를 상승시키기 위해서는, 클록의 듀티비는 50%에 가까운 것이 바람직하다. 또한, 어떤 노드에서 듀티비가 50%로 되어 있던 경우, 그 후단에서는 tpLH와 tpHL의 차이를 가능한 한 없애는 것이 바람직하고, 다시 말해, 가능한 한 후단 즉, 플립플롭의 클록 입력단자에 가까운 노드에서 듀티비 50%를 달성할 수 있는 것이 바람직하다는 점이 본 발명자에 의해 밝혀졌다.
듀티비 50%를 최대한 달성하는데는, 예를 들면 발진 주파수를 2배로 하고, 이것을 후단의 논리회로에서 2분주하는 것도 생각할 수 있지만, HDD(hard Disk Drive)나 DVD(Digital Video Disk) 등의 리드채널 LSI와 같이 고속동작되는 응용에서는, 발진 주파수를 다시 2배로 하는 것은, 현실적으로 곤란하고, 또, 소비전력이나, EMI(전자파 방해)의 관점에서도 바람직하지 않다.
본 발명의 목적은, 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부에서 클록신호의 듀티비가 무너져도 순서회로 근방에서 클록신호의 듀티비를 바람직한 상태인 듀티비 대략 50%로 회복하는 것이 용이한 듀티 회복기술, 그리고 그것을 적용한 반도체 집적회로를 제공하는데 있다.
본 발명의 목적은, 클록신호의 듀티비가 대략 50%보다 커지거나 작아져도 그 듀티비를 바람직한 대략 50%의 상태로 회복하는 것이 용이한 듀티 회복기술, 그리고 이것을 적용한 반도체 집적회로를 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백해질 것이다.
도 1은 본 발명에 관한 반도체 집적회로에서의 클록계를 대표적으로 예시한 설명도,
도 2는 PLL 회로의 일예를 나타내는 블록도,
도 3은 PLL 회로의 다른 예를 나타내는 블록도,
도 4는 발진회로의 일예를 나타내는 회로도,
도 5는 도 4의 발진회로의 동작파형을 예시하는 파형도,
도 6은 출력변환회로의 일예를 나타내는 회로도,
도 7은 tpLH, tpHL에 의한 듀티차의 모양을 예시하는 파형도,
도 8은 NAND 래치회로의 기능 설명도,
도 9는 NAND 래치회로의 래치동작 타이밍을 예시하는 파형도,
도 10은 NAND 래치회로의 인버터 동작 타이밍을 예시하는 파형도,
도 11은 NAND 래치회로에 듀티비로서 "H"의 기간이 "L"의 기간보다도 긴 상보클록신호가 입력됐을 때의 동작 파형도,
도 12는 NAND 래치회로에 듀티비로서 "L"의 기간이 "H"의 기간보다도 긴 상보클록신호가 입력됐을 때의 동작 파형도,
도 13은 NAND 래치회로 2단에 의한 듀티 보정작용을 "H" 기간이 긴 경우에대하여 나타내는 파형도,
도 14는 NAND 래치회로 2단에 의한 듀티 보정작용을 "L" 기간이 긴 경우에 대하여 나타내는 파형도,
도 15는 직렬 2단의 NOR 래치회로로 듀티보정회로를 구성한 예를 나타내는 논리회로도,
도 16은 도 15의 듀티보정회로에서의 듀티의 "L" 기간이 긴 경우의 동작 파형도,
도 17은 클록제어 논리회로가 듀티보정회로의 앞에 놓이게 되는 예를 나타내는 논리회로도,
도 18은 듀티보정회로의 후단에 클록제어 논리회로를 배치했을 때의 상태를 나타내는 논리회로도,
도 19는 클록 제어논리의 일예인 셀렉터를 나타내는 논리 회로도,
도 20은 도 1의 회로에서 "H"가 긴 위상차 180도의 상보클록신호를 입력했을 때, 게이트 지연도 고려했을 때의 듀티보정회로의 동작신호 파형도,
도 21은 도 1의 회로에서 "L"이 긴 위상차 180도의 상보클록신호를 입력했을 때, 게이트 지연도 고려했을 때의 듀티보정회로의 동작신호 파형도,
도 22는 듀티보정회로에 1 게이트 지연분의 듀티차 대책을 시행한 회로의 제1예를 나타내는 논리회로도,
도 23은 도 22 회로의 동작 파형도,
도 24는 논리 문턱치 전압을 표준적인 값보다 높게 설정한 인버터를 예시하는 회로도,
도 25는 듀티보정회로에 1 게이트 지연분의 듀티차 대책을 시행한 회로의 제2예를 나타내는 논리회로도,
도 26은 도 25의 회로의 동작 파형도,
도 27은 트랜스퍼 게이트를 이용한 듀티보정회로를 예시하는 회로도,
도 28은 도 27의 듀티보정회로에 "H" 기간이 긴 상보클록신호가 공급됐을 때의 동작 파형도,
도 29는 도 27의 듀티보정회로에 "L" 기간이 긴 상보클록신호가 공급됐을 때의 동작 파형도,
도 30은 도 22의 트래스퍼 게이트 대신에 NAND 래치회로를 채용한 듀티보정회로의 논리 회로도,
도 31은 듀티보정회로의 구성을 상위 개념적으로 나타내는 블록도,
도 32는 듀티보정회로의 또다른 회로를 나타내는 논리회로도,
도 33은 도 32의 듀티보정회로의 동작 파형도,
도 34는 광디스크 장치의 블록도,
도 35는 리드채널의 일예를 나타내는 블록도,
도 36은 듀티보정회로의 출력을 위상 비교회로로 귀환시키는 형식의 PLL 회로를 나타내는 블록도,
도 37은 다상(多相) 클록신호를 선택적으로 출력하는 기능에 의해 VCO로 대체할 수 있는 발진회로를 예시하는 블록도,
도 38은 다상 클록신호를 예시하는 파형도이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
[1] 본 발명의 제1 관점은 듀티보정에 직렬 2단의 스태틱 래치를 이용한다.즉, 반도체 집적회로는, 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로(2)와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로(3)와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부(4)를 갖는다. 상기 논리 회로부는, 적어도 출력변환회에서 발생하는 상보클록신호의 듀티차(差)를 보정하여 대략 50%로 회복하는 듀티보정회로(5)를 포함한다. 듀티보정회로는, 상기 출력변환회로를 통과한 상보클록신호를 입력하는 제1 논리단(44, 54)과, 상기 제1 논리단의 출력을 입력하는 제2 논리단(45, 55)을 갖는다. 제1 논리단은, 제1 논리치 기간이, 대략 50%의 듀티비에서의 제1 논리치의 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비로 보정하고, 상기 제1 논리치의 기간이, 대략 50%의 듀티비에서의 제1 논리치의 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비보다 제1 논리치의 기간을 짧게 보정하는 논리동작을 행한다. 제2 논리단은, 상기 제1 논리단에서 출력되는 상보클록신호를 입력하고, 제1 논리치의 기간이, 대략 50%의 듀티비에서의 제1 논리치의 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비로 보정하고, 듀티비가 대략 50%인 상보클록신호에 대해서는 논리치 반전을 행하여 출력한다.
NAND 게이트를 이용하는 경우, 도 1에 예시되는 바와 같이 제1 논리단은, 서로 한 쪽의 NAND 게이트의 출력이 다른 쪽의 NAND 게이트의 입력으로 귀환 접속되고 각각의 NAND 게이트 다른 쪽의 입력에 상기 위상차가 대략 반주기인 상보클록신호가 공급되는 제1 NAND 래치회로(44)로 구성하고, 제2 논리단은, 서로 한쪽의 NAND 게이트의 출력이 다른 쪽의 NAND 게이트의 입력으로 귀환 접속되고 각각 NAND 게이트의 다른 쪽의 입력에 상기 제1 NAND 래치회로 각각의 NAND 게이트의 출력이 공급되는 제2 NAND 래치회로(45)로 구성해도 된다. 이 구성에 의하면, 도 13에 예시되는 바와 같이, "H" 기간이 긴 상보클록신호에 대하여, 제1 NAND 래치회로는 래치동작을 행함으로써, 상보입력 클록신호의 듀티비를 대략 50%로 회복한다. 대략 듀티비 50%로 회복된 상보클록신호에 대하여 제2 NAND 래치회로는 인버터로 작용하고, 제2 NAND 래치회로에서, 듀티 50%로 회복된 상보클록신호가 얻어진다. 한편, 도 14에 예시되는 바와 같이 "L" 주기가 긴 상보클록신호에 대하여 제1 NAND 래치회로는, 인버터 동작을 행하게 되고, 이것에 의해 입력 상보클록신호의 극성이 반전된다. 제1 NAND 래치회로에서 극성이 반전된 상보클록신호를 입력하는 제2 NAND 래치회로는, "H" 기간이 긴 상보클록신호에 대한 래치동작을 행함으로써, 상술한 바와 마찬가지로, 상보클록신호의 듀티를 대략 50%로 회복한다. 이와 같이, "H" 기간이 긴 상태 혹은 "L" 기간이 긴 상태 중 어떤 상태에서의 듀티차도 듀티를 대략 50%로 회복할 수 있다. 게다가 내부의 작은 지연에 의한 미분파형에 상당하는 가는 펄스를 출력하지 않고, 입력 상보클록신호의 레벨을 타이밍에서의 논리동작만으로 비교적 간단히 듀티를 회복시킬 수 있다.
NOR 게이트를 이용하는 경우, 도 15에 예시되는 바와 같이, 제1 논리단은, 서로 한쪽의 NOR 게이트의 출력이 다른 쪽의 NOR 게이트의 입력으로 귀환 접속되며, 각각의 NOR 게이트 다른 쪽의 입력에 상기 위상차가 대략 반주기인 상보클록신호가 공급되는 제1 NOR 래치회로(54)로 구성하고, 제2 논리단은, 서로 한쪽의 NOR 게이트의 출력이 다른 쪽 NOR 게이트의 입력으로 귀환 접속되고, 각각의 NOR 게이트의 다른 쪽의 입력에 상기 제1 NOR 래치회로 각각의 NOR 게이트의 출력이 공급되는 제2 NOR 래치회로(55)로 구성해도 된다. 이 구성에 의하면, NOR 래치회로는 "L" 기간이 긴 상보클록신호에 대하여 래치동작을 행한다. "H" 기간이 긴 상보클록신호에 대하여 인버터 동작을 행한다. NAND 래치회로의 경우와는 극성이 역(逆)이 되지만, 결과적으로, 상보입력 클록신호의 듀티를 대략 50%로 회복한다.
상기 NAND 래치회로 또는 NOR 래치회로는 스태틱 래치 형태를 갖고 있으므로 게이트 1단분의 지연에 상당하는 듀티차(差)가 발생하게 된다. 이 듀티차를 최대한 작게 하는 수단으로서, 상기 제2 래치회로(제2 NAND 래치회로, 제2 NOR 래치회로) 각각의 출력에, NAND 래치회로의 경우는 논리 문턱치 전압이 전원전압의 중간레벨 보다도 높게 설정된 인버터를 접속하고, NOR 래치회로의 경우는, 논리 문턱치 전압이 전원전압의 중간레벨 보다도 낮게 설정된 인버터를 접속하면 된다. 혹은, 상기 제1 및 제2 래치회로(44, 45)의 NAND 게이트의 논리 문턱치 전압을 전원전압의 중간레벨 보다도 낮게 설정하면 된다. 또한, 상기 제1 및 제2 래치회로(54, 55) NOR 게이트의 논리 문턱치 전압을 전원전압의 중간레벨 보다도 높게 설정하면 된다.
듀티차(差)는 클록선택이나 클록 공급정지 등을 제어하는 클록제어 논리회로에서도 발생한다. 이것에 의한 듀티차도 회복대상으로 하는 경우에는, 상기 제1 래치회로(44, 54)의 입력에는 각각 클록제어 논리회로(56A, 56B)를 통하여 상기 위상차가 대략 반주기인 상보클록신호가 공급되도록 하면 된다. 요컨데, 논리 회로부의플립플롭에 근접하여 듀티보정회로를 배치한다.
[2] 본 발명의 제2 관점은 상보클록신호에서의 짧은 쪽이 "H" 기간의 추출 또는 짧은 쪽이 "L" 기간의 추출 및 반전을 행하고, 혹은 그 역으로 짧은 쪽이 "L"의 추출 또는 짧은 쪽이 "H" 기간의 추출 및 반전을 행하여, 대략 듀티 50%의 회복을 도모하려고 하는 것이다. 즉, 반도체 집적회로는, 위상차가 대략 반주기이며 듀티비가 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 갖는다. 상기 논리 회로부는, 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함한다. 상기 듀티보정회로는, 도 27에 예시되는 바와 같이, 상기 상보클록신호의 듀티비를 판정하고, 제1 논리치의 기간이 대략 50%의 듀티비에서의 제1 논리치의 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%인 듀티비보다 제1 논리치의 기간을 짧게 유지하고, 상기 제1 논리치의 기간이 대략 50%인 듀티비에서의 제1 논리치의 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비보다 제1 논리치의 기간을 짧게 보정하는 논리동작을 행하는 제1 논리단(110)과, 상기 제1 논리단에서 출력되는 상보클록신호를 입력하고 듀티비를 대략 50%로 하는 보정을 행하여 출력하는 제2 논리단(111)을 포함한다.
상기 듀티보정회로의 구체적인 태양에 의하면, 위상차가 대략 반주기인 상보클록신호의 한 쪽과 다른 쪽의 반전신호를 입력하는 제1 NAND 게이트(70)와, 상기 위상차가 대략 반주기인 상보클록신호의 상기 다른 쪽과 상기 한쪽의 반전신호를 입력하는 제2 NAND 게이트(71)에 의해 제1 논리단을 구성한다. 상기 제1 NAND 게이트의 출력에 의해 스위치 제어되고 전원전압과 출력단자에 접속된 제1 도전형의 제1 트랜지스터(72)와, 상기 제2 NAND 게이트 출력의 반전신호에 의해 스위치 제어되고 회로의 접지전압과 상기 출력단자에 접속된 제2 도전형의 제2 트랜지스터(73)에 의해 제2 논리단을 구성한다. 상기 출력단자에는 용량(74)이 접속된다. 용량(74)은 기생용량만을 이용하여 반도체 집적회로의 레이아웃상에서 명시적으로 소자를 레이아웃하지 않는 것도 있지만, 명시적으로 용량을 설치한 경우와 동작은 동일하다.
상기 제2 논리단에는, 도 30에 예시되는 바와 같이, 서로 한쪽의 NAND 게이트(78)의 출력이 다른 쪽의 NAND 게이트(79)의 입력으로 귀환 접속되고, 각각 NAND 게이트의 다른 쪽의 입력에 상기 제1 및 제2 NAND 게이트의 출력신호가 공급되는 NAND 래치회로를 채용해도 된다. 이때, 용량은 필수가 아니다.
[3] 본 발명에 의한 제3 관점의 반도체 집적회로는, 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 갖는다. 상기 논리 회로부는, 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함한다. 상기 듀티보정회로는, 도 32에 예시되는 바와 같이, 위상차가 대략 반주기인 상보클록신호를 각각 2분주하는 플립플롭(80, 81)과, 상기 플립플롭의 출력을 2입력으로 하고, 2입력의 일치, 불일치시 클록신호를 상태변화시켜 출력하는 논리게이트 회로(82)를 포함하여 이루어진다. 상기 발진회로는 예를 들면 PLL회로의 전압제어 발진기이다.
[4] 상기 제1 및 제2의 관점을 함께 포함하여 상위 개념적으로 파악한 발명에 의하면, 반도체 집적회로는, 위상차가 대략 반주기이고 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 갖는다. 상기 논리 회로부는, 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함한다. 상기 듀티보정회로는, 상기 출력변환회로를 통과한 상보클록신호를 입력하는 제1 논리단과, 상기 제1 논리단의 출력을 입력하는 제2 논리단을 갖는다. 상기 제1 논리단은, 상기 상보클록신호의 듀티비를 판정하고, 제1 논리치의 기간이 대략 50%인 듀티비에서의 제1 논리치의 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비로 보정하고 혹은 대략 50%의 듀티비보다 제1 논리치의 기간을 짧게 유지하고, 상기 제1 논리치의 기간이 대략 50%인 듀티비에서의 제1 논리치의 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비 보다 제1 논리치의 기간을 짧게 보정하는 논리동작을 행한다. 상기 제2 논리단은, 상기 제1 논리단에서 출력되는 상보클록신호를 입력하여 듀티비를 대략 50%로 하여 출력한다.
도 1에는 본 발명에 관한 반도체 집적회로에서의 클록계가 예시된다. 반도체 집적회로(1)는, 발진회로(2), 출력변환회로(3) 및 논리회로(4)를 갖는다. 발진회로(2)는, 위상차가 대략 반주기(간단히 위상차 180°라고도 함)에서 듀티비가 대략 50%인 상보주기신호(간단히 차동신호라고도 함)를 발생한다. 상보주기신호는 아날로그 신호이다. 출력변환회로(3)는 상기 발진회로(2)에서 출력되는 차동신호를 소정의 논리레벨로 변환하여 위상차 180°의 상보클록신호를 출력한다. 논리회로(4)는, 상기 출력변환회로(3)에서 출력되는 상보클록신호를 입력하여 논리동작을 행한다. 상기 논리회로(4)는 출력변환회로(3)에서 출력되는 위상차 180°의 상보클록신호의 듀티비가 대략 50%에서 차이가 나도 이것을 대략 50%로 회복하는 듀티보정회로(5)와, 대표적으로 나타난 D래치와 같은 플립플롭(6) 및 조합회로(7)를 갖는다. 듀티보정회로(5)에서 출력되는 클록신호는 예를 들면 플립플롭(6)의 클록단자(CK)에 공급된다. 듀티보정회로(5)의 상세한 것은 후술한다.
상기 발진회로(2)는 예를 들면 주파수 가변의 전압제어 발진기(VCO) 또는 전류제어 발진기(ICO)이다. 이러한 발진회로(2) 및 출력변환회로(3)는 예를 들면 PLL 회로(10)에 포함된다. PLL 회로(10)는 도 2에 예시되는 바와 같이, 발진회로(2)의 발진출력이 위상비교회로(11)로 귀환되며, 귀환된 발진출력과 입력신호와의 위상이 비교되고, 위상차의 정보가 루프필터(12)를 통하여 발진회로(2)에 공급된다. 위상비교기(11)로의 귀환신호는 도 2의 발진회로(2)에서 직접하지 않아도 되며, 도 3과같이 출력변환회로(3)의 출력, 혹은 또, 후단의 논리 회로부(4)에서 귀환시켜도 된다. 또한, 발진회로(2)의 발진 주파수는 입력신호 주파수와 등배로 제한하지 않고, 도 3과 같이, 귀환경로에 분주비(n)의 분주기(13)를 넣어 발진회로(2)의 발진 주파수를 입력신호 주파수의 n체배로 하는 것도 가능하다.
도 4에는 발진회로(2)의 일예가 나타나있다. 동도에 나타나는 발진회로(2)는, 귀환접속한 3단의 차동회로(15)를 이용하여 링 오실레이터(ring oscillator)로 구성된다. 각 차동회로(15)는, 전원전압(Vcc)에서의 전류 IO의 전류원(16)에 차동입력 MOS 트랜지스터(17, 18)의 소스가 공통으로 접속되며, 각각의 MOS 트랜지스터(17, 18)의 드레인에는 전류 IO/2의 전류원(19, 20)을 통하여 회로의 접지전위(GND)에 접속된다. 각각의 MOS 트랜지스터(17, 18)의 드레인에는, 지연성분으로서 용량성분(21, 22)이 결합되고, 또, 하이측 클램프 전압(VH)과 로우측 글램프 전압(VL)이 인가된다.
차동회로(15)를 다시 다단(多段)으로 함으로써, 클램프 전압(VH, VL)에서 머무는 시간이 길어지고 발진동작의 안정성이 개선된다. 그 단수가 짧은 3단은 최고 발진주파수가 가장 높아진다. 도 4에서는 차동입력 MOS 트랜지스터(17, 18)에 p채널형 MOS 트랜지스터를 이용한 구성으로 하였지만, n채널형 MOS 트랜지스터를 이용하는 구성, 바이폴라 트랜지스터(NPN, PNP)를 이용하는 구성으로 해도 된다. 상기 용량성분(21, 22)은, 기생용량만을 이용하여 반도체 집적회로의 레이아웃상에서 명표시에 소자를 레이아웃하지 않는 것도 있지만, 명시적으로 용량을 설치한 경우와 동작은 동일하다.
상기 전류원(19, 20)을 n채널형 MOS 트랜지스터에 의한 커런트미러(current mirror) 회로로 구성하면, 그 각 n채널형 MOS 트랜지스터의 드레인 전류가 제로(zero)일 때의 VDS(드레인 소스간 전압)가 거의 제로(zero)전압이 되고, 페어성도 좋기 때문에, 이것에 착안하면, 로우측 클램프 전압(VL)의 생성회로를 생략해도 동일하게 동작한다. 도 4의 구성에 대하여 MOS 트랜지스터의 도전형과 전원의 극성을 바꾸어 입력한 경우에는, 하이측 클램프 전압(VH)의 생성회로를 생략하고 있다.
도 4의 구성에서, 전류원(16)의 전류 IO와 전류원(19, 20)의 전류 IO/2를 연동하여 변화시킴으로써 발진회로(2)를 가변 주파수 발진회로(ICO)로 구성할 수 있다. 또한, 도 4의 구성에서, 하이측 클램프 전압(VH) 혹은 로우측 클램프 전압(VL) 또는 그 양쪽을 변화시키면 발진회로(2)를 VCO로 동작시킬 수 있으나, 이 회로구성에서는 전류를 변화시키는 편이 동작영역이 넓어진다.
도 5에는 도 4의 발진회로(2)의 동작파형이 예시된다. 도 4의 회로구성에서 동작영역은, 통상, 전류를 변화시킨 경우가 넓다. 이 회로에서는, 각 차동단(15)의 좌우에 나타나 있는 소자(17, 21, 19)와 소자(18, 22, 20)와의 페어(pair)성이 확보됨으로써, 노드(Na, Nb)에 얻어지는 상보클록신호는 대략 50%의 듀티비로 되어 있다. 듀티비의 붕괴는 상기 소자의 페어성의 차(差)에 기인하는 것이 조금뿐이다. 발진회로(2)의 노드(Na, Nb)에 얻어지는 상보클록신호의 위상차는 180°가 된다.
도 6에는 상기 출력변환회로(3)의 일예가 나타난다. 출력변환회로(3)는, 정전류원(25)에 소스가 결합된 p채널형 차동입력 MOS 트랜지스터(26, 27)의 게이트에상기 발진회로(2)의 노드(Na, Nb)에서 상보클록신호가 공급된다. 차동입력 MOS 트랜지스터(26, 27)의 드레인은 n채널형 차동입력 MOS 트랜지스터(28, 29)의 게이트에 접속되고, 당해 차동입력 MOS 트랜지스터(28, 29)에는 p채널형 커런트미러 부하 MOS 트랜지스터(30, 31)가 설치된다. 마찬가지로, 상기 차동입력 MOS 트랜지스터(26, 27)의 드레인은 n채널형 차동입력 MOS 트랜지스터(32, 33)의 게이트에 접속되고, 당해 차동입력 MOS 트랜지스터(32, 33)에는 p채널형 커런트미러 부하 MOS 트랜지스터(34, 35)가 설치된다. 부하 MOS 트랜지스터(31, 35)에 흐르는 미러전류의 작용에 의해, Na전위가 Nb전위보다 높은 시각에서는 전단(前段)의 부하 MOS 트랜지스터(31)의 드레인 전압은 다음 단의 부하 MOS 트랜지스터(35)의 드레인 전압에 비해 높아지고, 또 Na전위가 Nb전위보다 낮은 시각에서는 그 역으로 부하 MOS 트랜지스터(31)의 드레인 전압은 다음 단의 부하 MOS 트랜지스터(35)의 드레인 전압에 비해 낮아지고, 그 결과 부하 MOS 트랜지스터(31, 35)의 드레인 전압을 입력으로 하는 CMOS 인버터(36, 37)에 의해, 노드(Ng, Nh)에 CMOS 레벨의 상보클록신호가 출력된다. CMOS 인버터(36, 37)의 동작전원은 전원전압(Vdd), 회로의 접지전압(Vss)이다. 또한, 38, 39에서 나타나는 트랜지스터는 상기 차동입력 MOS 트랜지스터(26, 27)의 드레인에 결합된 n채널형의 다이오드 접속 MOS 트랜지스터이다.
이 출력변환회로(3)에 의해, 발진회로의 발진진폭의 상보클록신호의 레벨이 CMOS 논리레벨로 변환된다. 여기서, 상보클록신호가 출력변환회로(3)를 통과할 때, tpLH와 tpHL에 차(差)가 발생하고, 노드(Ng, Nh)로 얻어지는 상보클록신호의 듀티비가 대략 50%에서 차이가 나는 일이 많아진다. tpLH와 tpHL의 차이는, 신호가 하이레벨에서 로우레벨로 변화할 때와, 로우레벨에서 하이레벨로 변화할 때의 각 전류경로에서의 전류비가 다르거나, CMOS 인버터의 논리 문턱치 전압이 중심으로부터의 차에 기인하여 발생한다. 도 7에는 예를 들면 전자(前者)의 요인에 의해 듀티비가 50%에서 차이가 날 때의 모양이 나타난다. (A)는 듀티비 50%이지만, (B)는 tpLH와 tpHL의 차에 의해 듀티비는 50%에서 차이가 나 있다.
< NAND 래치 직렬 2단의 듀티보정회로 >
도 1에는 듀티보정회로(5)의 제1예가 나타난다. 동도에 나타나는 듀티보정회로(5)는 NAND 게이트(40, 41)로 이루어지는 제1 NAND 래치회로(44)와, NAND 게이트(42, 43)로 이루어지는 제2 NAND 래치회로(45)와의 직렬회로로 구성된다. 제1 NAND 래치회로(44)는 서로 한쪽의 NAND 게이트(40, 41)의 출력이 다른 쪽의 NAND 게이트(41, 40)의 제1 입력으로 귀환 접속되어 각각의 NAND 게이트(40, 41)의 제2 입력에 상기 출력변환회로(3)에서의 위상차 180°의 상보클록신호가 공급된다. 제2 NAND 래치회로(45)는, 서로 한쪽의 NAND 게이트(42, 43)의 출력이 다른 쪽의 NAND 게이트(43, 42)의 제1 입력으로 귀환 접속되고, 각각의 NAND 게이트(42, 43)의 제2 입력에 상기 제1 래치회로 각각의 NAND 게이트(40, 41)의 출력이 공급된다.
도 1의 듀티보정회로의 작용을 쉽게 이해하기 위해, 우선, NAND 래치회로의 기능설명을 행한다. 도 8에는 NAND 래치회로와 그 진리치표가 나타난다. 도 8의 진리치표의 *부분에 나타나는 바와 같이, (입력1, 입력2) = ("L", "L")에 대해서는, 출력1, 출력2가 H가 되지만, 이 후, 입력1, 2가 "H"로 변화되는 시각의 순서에 의해 출력이 변하고, 쌍방에 입력이 동시에 "H"로 변화하려고 하는 경우에는 출력은부정(不定)이 되므로, 래치로 동작시키고픈 경우에는, (입력1, 입력2) = ("L", "L")의 상태로 들어가는 것은 일반적으로 추장(推奬)되어 있지 않다. 또 이를 위해 통상은 사용되고 있지 않다.
따라서 래치로 동작하는 경우는, 도 9에 예시되는 바와 같이, (입력1, 입력2) = ("H", "H")를 기본상태로 하고, 동작중에 어느 쪽이든 한 쪽의 입력만이(비교적 짧은 시간만) L이 되는 입력의 조합에 대하여 동작한다.
한편, (입력1, 입력2) = ("L", "L")을 기본으로 한 경우에 어떤 동작을 하는가는, 입력신호의 순서나 처음의 입력신호 "H"/"L"나 출력신호 "H"/"L"에 어플리케이션상 어떤 의미를 주는가에 의해 변하지만, 동작의 일예로서 비교적 의미가 단순한, 한쪽의 입력을 "L"에 고정한 경우의 동작이 도 10에 나타난다. 도 10에서, 입력2 = "L"로 고정되어 있으므로, 출력2는 "H"로 고정되고, 출력1은 입력1의 인버트 동작이 된다.
상기한 점을 시간적으로 고려해 보면, 도 9의 래치동작의 경우는, 예를 들면 입력2가 "H" →"L"(시각 ti)의 경우로 보면, (입력1, 입력2, 거기까지의 출력1, 거기까지의 출력2) =("H", "H" (→"L"), "H", "L")의 조합인 경우에 한하여, 입력2의 타이밍 에지신호가 출력1, 출력2의 양쪽으로 전달되어 있는 것을 알 수 있다. 마찬가지로, 입력1이 "H" →"L"(시각 tj)의 경우로 보면, (입력1, 입력2, 거기까지의 출력1, 거기까지의 출력2) = ("H" (→"L"), "H", "L", "H")의 조합인 경우에 한하여, 입력1의 타이밍 에지신호가 출력1, 출력2의 양쪽으로 전달되어 있는 것을 알 수 있다.
한편으로, 도 10의 인버트 동작의 경우는, 입력1의 타이밍 에지 신호는 "H" →"L", "L" →"H", 동시에 출력1에 전달되어 있는 것을 알 수 있다.
VCO(ICO)는 차동형식의 아날로그 동작을 하고 있으므로, 발진회로(2)에서는, 2개의 노드(Na, Nb)에는, 상호간의 위상차가 180도의 관계를 만족하고, 듀티비도 대략 50%의 상보클록신호가 얻어진다. 즉, 한쪽 노드(Na)의 출력이 "H" → "L"의 타이밍과, 다른 한쪽 노드(Nb)의 출력이 "H" → "L"의 타이밍의 관계는 위상차 180도로 대략 듀티 50% 관계를 만족하고 있다. 듀티비가 대략 50%란, 예를 들면, 듀티 50%에 대하여 듀티보정회로(5)에서의 게이트 1단(段)분의 지연에 의한 오차가 포함되어 있는 상태를 의미한다.
듀티비를 대략 50%로 하는 상보클록신호가, VCO(2)에서 출력변환회로(3) 및 논리 회로부(4)의 논리회로에 입력되어 전파되면, "L" → "H"와 "H" → "L"의 천이에서 회로내의 각 디바이스 동작이 다르기 때문에, tpLH와 tpHL이 다른 것에 의해 듀티비가 대략 50%인 클록신호에 다시 듀티차를 발생시킨다. 듀티보정회로(5)는, 그와 같이 듀티차를 발생하고 있어도 실질적으로 180°의 위상차를 갖는 상보클록신호 각각의 신호입력의 "H" → "L"의 타이밍을 하나의 신호로 합성하여, 대략 50%의 듀티비를 회복하는 것이다. "L" → "H"의 타이밍을 하나의 신호로 합성해도 동일하다.
여기서 상기의, 도 9의 래치동작과 도 10의 인버트 동작을 조합함으로써, 상기 합성결과를 출력으로 한 경우, 도 11에 예시되는 바와 같이, 출력1의 "H" → "L"의 타이밍을 입력2의 "H" → "L"에서 얻고, 이번에는 동일하게 출력1의 "L" →"H"의 타이밍을 입력1의 "H" →"L"에서 얻으면, 합성후의 출력1에는 대략 듀티비 50%가 회복 가능하다. 출력2에 관해서는, 출력2의 "H" → "L"의 타이밍을 입력1의 "H" → "L"에서 얻고, 이번에는 동일하게 출력2의 "L" → "H"의 타이밍을 입력2의 "H" → "L"에서 얻어진다.
도 11의 동작은, 입력되는 상보신호의 위상차가 대략 180도(듀티 50%가 얻어지는 관계)에 있어서, 2개의 신호 각각이 듀티비로서 "H"의 기간이 "L"의 기간보다 긴 경우에 성립한다. 이 입출력 조건만의 조합이라면 래치와 동일한 동작이지만, 입력으로서의 상보클록신호는 항상 "H" 기간이 길도록 제어되어 있을 필요가 있다. 이것에 대하여 "L"의 기간이 긴 경우의 동작예가 도 12에 나타난다. "L"이 긴 경우는, 예를 들면 입력1 → 출력1에 착안하면, 입력2가 "L"일 때, 입력1 →출력1이 인버터로 동작하는 부분이 50%를 초과하고(입력 "L"이 길기 때문), 또 남은 기간은 이번에는 입력1이 "L"로 되어 있으므로(따라서 출력1 = H), 결국 입력1 → 출력1은 전기간에서 인버터로 동작한다. 입력2 → 출력2도 동일하고, 이러한 입력조건에서는 입력1/입력2 → 출력1/출력2는 인버터와 동일한 형성이 된다.
NAND 래치 1단의 작용을 기초로 하여, 이번에는 직렬 2단의 NAND 래치회로(44, 45)에 의한 듀티보정작용을 도 13 및 도 14에 의거하여 설명한다. 출력변환회로(3)에서 듀티보정회로(5)로 들어오는 클록신호는, 차동클록신호(상보클록신호)로서, 2개의 신호간은 위상차 180°에 있지만, 듀티비는 대략 50%에서 차이가 나면, 차동관계에 있는 상보클록신호의 한쪽에서 "H" 기간이 길면, 상보클록신호의 다른 쪽에서도 동일하게 "H" 기간이 길게 되어 있다. 도 13에 예시되는 바와같이, "H" 기간이 긴 경우는, IN1/IN2 → ND1/ND2로 도 11과 동일하게 대략 듀티비 50%를 회복할 수 있다. 일단 듀티 50%가 되면 ND1/ND2 → OUT1/OUT2와 같은 제2단째의 NAND 래치회로(45)를 통과해도, 인버터로서 동작하여 극성이 반전할 뿐이며 대략 듀티비 50%의 관계는 유지된다.
한편, 도 14에 예시되는 바와 같이, "L"기간이 긴 경우는, 도 12의 동작과 동일하게, IN1/IN2 → ND1/ND2에서 예를 들면 IN1 →ND1에 착안하면, IN2가 "L"로 IN1 → ND1이 인버터로서 동작하는 부분이 50%를 초과하고(입력 "L"이 길기 때문에), 또 남은 기간은 이번에는 IN1이 "L"로 되어 있으므로(따라서 ND1 = "H"), 결국 IN1 → ND1은 전기간에서 인버터로 동작한다. IN2 →ND2도 동일하고, 이러한 입력조건에서는 IN1/IN2 →ND1/NDA2는 인버터와 동일한 파형이 ND1/ND2로 출력된다. ND1/ND2에서는 극성이 역이 되고, 이번에는 "H"가 긴 파형이 되고, 또 차동의 2개의 신호간은 위상차 180도에 있다. 따라서, "L"기간이 짧아지는 입력조건에서도, 도 14에 예시되는 바와 같이, 대략 듀티비 50%를 회복할 수 있다.
도 13의 출력(OUT1, OUT2)과 도 14의 출력(OUT1, OUT2)은 입력(IN1, IN2)의 에지변화에 대하여 역(逆)에지로 되어 있다. 역에지라도, 여기에서 재생 혹은 보정되는 클록신호가 논리 회로부에서의 기준클록과 같은 사용방법을 사용하므로 벌다른 지장는 없다. 또한, 도 3과 같이 발진회로(2)가 PLL회로를 구성할 때, 듀티보정회로(5)의 출력(OUT1)을 PLL회로의 위상비교회로(11)로 귀환하고, 또 그것과 동상 또는 반전의 일정 클록신호를 후단의 논리 회로부로 보냄으로써, 듀티보정회로(5)의 출력 위상이 기준신호와 일정한 위상관계로 고정하는 클록신호를 논리 회로부에공급 가능해진다.
발진회로(2)에서 공급되는 상보클록신호의 듀티비가 원래 거의 50%에 가깝게 되어 있어, 지터(jitter)나 노이즈에서 도 13과 도 14의 동작이 도중에 전환하는 경우를 상정해도, 위상차가 180°이므로 어느 쪽이든 출력파형은 동등해지며, 따라서 출력의 듀티비는 이 경우에서도 발진회로(2)에서의 지터나 노이즈에 의한 위상차의 약간의 차이분 이상으로는 열화하지 않는다.
< NOR 래치 직렬 2단의 듀티보정회로 >
도 15에는 듀티보정회로(5)의 제2예가 나타난다. 듀티보정회로(5)는 NOR 게이트 래치로 구성하는 것도 가능하다. 동도에 나타나는 듀티보정회로(5)는 NOR 게이트(50, 51)로 이루어지는 제1 NOR 래치회로(54)와, NOR 게이트(52, 53)로 이루어지는 제2 NOR 래치회로(55)와의 직렬회로에 의해 구성된다. 제1 NOR 래치회로(54)는 서로 한쪽의 NOR 게이트(50, 51)의 출력이 다른 쪽의 NOR 게이트(51, 50)의 제1 입력으로 귀환 접속되고 각각의 NOR 게이트(50, 51)의 제2 입력에 상기 출력변환회로(3)에서의 위상차 180°의 상보클록신호가 공급된다. 제2의 NOR 래치회로(55)는, 서로 한쪽의 NOR 게이트(52, 53)의 출력이 다른 쪽의 NOR 게이트(53, 52)의 제1 입력으로 귀환 접속되고 각각의 NOR 게이트(52, 53)의 제2 입력에 상기 제1의 NOR 래치회로 각각의 NOR 게이트(50, 51)의 출력이 공급된다.
각각의 NOR 래치회로(54, 55)의 작용은, NAND 래치회로의 설명에서 용이하게 유추될 수 있는 것처럼, 차동입력신호의 듀티의 "L" 기간이 긴 경우에는, 도 16에 예시되는 바와 같은 래치동작(도 11의 설명과 유사)이 된다. 역으로, 차동입력신호의 듀티의 "H"기간이 긴 경우에는, 특히 도시하지 않지만, 도 12의 설명과 동일하게 인버터로서 기능된다. 이것에 의해, 도 15의 듀티보정회로는, 특히 도시하지는 않지만, "L" 기간이 긴 상보클록신호에 대하여, 도 13에서 설명한 것과 동일하게, 제1단째의 NOR 래치회로(54)에서 대략 듀티비 50%로, 다음 단 NOR 래치회로(55)에서 반전되어, 위상차 180°가 유지된 대략 듀티비 50%의 상보클록신호가 재생된다. 또한 도 15의 듀티보정회로(5)는, 특히 도시하지는 않지만, "H" 기간이 긴 상보클록신호에 대하여, 도 14에서 설명한 것과 동일하게, 제1단째의 NOR 래치회로(54)에서 상보클록신호를 반전하고, 다음 단 NOR 래치회로(55)에서 대략 듀티비 50%의 상보클록신호를 재생한다.
듀티보정회로(5)를 NOR 래치회로로 구성해도, NAND 래치회로를 이용한 회로에 비해 대응하는 극성이 역이 되는 점이 다를 뿐이므로, 그것과 동일한 듀티보정 기능을 실현할 수 있다.
< 클록제어논리의 전치(前置) >
통상, 반도체 집적회로에서는, 클록신호는 후단의 논리 회로부의 각 플립플롭의 클록 입력단자에 공급되기 전에 적당한 조합회로를 통과하는 경우가 많다. 예를 들면, 클록신호의 선택이나 정지/인가의 제어, 혹은 분주비를 변경하는 선택제어, 또한, 통상클록신호와 테스트시의 테스트 클록신호의 선택, 내부발진 클록신호와 외부입력 클록신호의 선택 등을 행하는 조합회로가 개재된다. 클록신호가 그러한 조합회로를 통과할 때, tpLH와 tpHL의 값이 다르면, 후단의 논리회로로 전달되는 클록신호는 그 분량만큼 다시 듀티비가 차이난다.
도 17에는 클록제어논리가 듀티보정회로의 앞에 놓이는 예가 나타난다. 도 17의 예에서는, 출력변환회로(3)에서 출력되는 상보클록신호의 각 신호경로에, 클록제어 논리회로(56A, 56B)를 차동화, 즉, 듀얼(dual)화하여 각각 개재시켜, 한쌍의 클록제어 논리회로(56A, 56B)에서 얻어지는 상보클록신호를 상기 듀티보정회로(5)에 공급한다.
여기서 클록제어 논리회로(56A)에서, 출력변환회로(3)에서의 입력 클록신호와 듀티보정회로(5)의 출력 클록신호와의 사이에서의 tpLH1과 tpHL1과의 차이는 듀티보정회로(5)에 의해 보정 가능하다. 동일하게 다른 쪽의 클록신호에 관한 tpLH2와 tpHL2와의 차이도 보정 가능하다. 이들 차(差)는, 회로내에서 동작하는 소자의 특성이나 동작조건의 차이, 예를 들면, 한쪽의 신호천이에서는 p채널형 MOS 트랜지스터가 ON이면, 다른 쪽의 신호천이에서는 n채널형 MOS 트랜지스터가 ON 혹은 그 역, 또는 전압조건도 한쪽의 신호천이가 "H"측이면, 다른 쪽의 신호천이에서는 "L"측, 혹은 그 반대 등에 의한 차이에 기인하므로, 회로의 설계단계에서 중심치를 합쳤을 때의 연구가 필요하고, 또한 편차도 커진다. 따라서 듀티보정회로(5)의 듀티보정의 효과는 크다.
tpLH1과 tpLH2의 차이는 보정할 수 없는 출력의 듀티차가 된다. tpHL1과 tpHL2의 차이도 보정할 수 없는 출력의 듀티차가 발생한다. 단, 이것들은 이른바 tpd의 회로에 의한 차(差)이며, 예를 들면 회로를 동등하게 하여 레이아웃이 같은 형상으로 근접 배치하는 등 배선을 포함하여 페어(pair)성이 만족되는 설계를 행하면, IC내 소자의 페어성에 의해 이들 차(差)는 충분히 작게할 수 있다.
도 17의 예에서는 ×1배 클록과 ×1/2분주 클록에서 후단으로 출력하는 클록을 선택하는 조합논리의 tpLH와 tpHL의 차에 의한 듀티차를 보정하는 회로의 예가 나타난다. 클록제어 논리회로(56A, 56B)에서, AND 게이트(57, 58), OR 게이트(59) 및 인버터(60)는 2입력 셀렉터를 구성한다. 플립플롭(61)은 분주회로를 구성한다. 도 17의 회로에서는, 클록제어 논리회로(56A, 56B) 중에 플립플롭(61)이 들어 있지만, 발진회로(2)에서 듀티보정회로(5)까지의 ×1배의 메인패스(main path)(도면 중 굵은 선으로 표시되는 경로)에는 플립플롭은 없고, 이 ×1배의 메인패스의 클록신호에 관해서는 조합논리의 tpLH와 tpHL의 차(差)에 의한 듀티차의 보정이 가능하다.
도 18에 예시되는 바와 같이 듀티보정회로(5)의 후단에 클록제어 논리회로(56)를 배치하면, 이 클록제어 논리회로(56)에 의해 tpLH와 tpHL의 값이 달라 클록신호에 듀티차가 남아버린다.
도 19에는 통상 클록신호와 테스트 클록신호를 택일적으로 선택하는 셀렉터의 일예가 나타난다. 이 셀렉터는 상기 클록제어 논리회로(56A, 56B, 56)의 다른 예이다.
< 게이트 지연에 의한 듀티차(差) 대책 >
이상 설명한 NAND 래치나 NOR 래치형태의 듀티보정회로(5)에서는, 게이트의 귀환 접속에 기인하여, 실제로는 1 게이트의 지연분만큼 듀티비 50%에서의 차이가 있다.
도 20에는, 도 1의 회로에서 "H"가 긴 위상차 180도의 상보클록신호를 입력했을 때, 게이트 지연도 고려했을 때의 신호파형이 나타난다. 여기서는 tpLH, tpHL이 거의 동일하고, VLT(logic threshold voltage)를 회로내에서는 VH와 VL의 중앙부근(VLT = (VH + VL) / 2)으로 하고, 다시 이 출력을 받는 후단의 논리 입력노드의 VLT도 VLT = (VH + VL) / 2로 한 경우에 대하여 나타낸다. 동도에 나타나는 듀티차이분(分)은 듀티 50%에 대하여 1 게이트분의 지연시간에 상당한다.
도 21에는 도 1의 회로에서 "L"의 기간이 긴 위상차 180도의 차동클록을 입력한 경우의 예이며, 여기서도 동일하게 1 게이트분의 지연시간에 상당하는 듀티차를 발생한다.
이 차이분에 의한 성능 열화는, 상보클록신호 주파수가 어느 정도 이상으로 높아지는 경우에 현재화(顯在化)된다. 가능한 한 듀티비 50%를 확보하는데는, VCO/ICO를 2배의 주파수로 발진시켜, 그 발진출력을 2분주하는 것도 생각할 수 있지만, 실제로는 2분주 회로도 동일하게 1 게이트의 지연분만큼 듀티차가 있으므로, 실질적인 의미는 없다고 생각된다. 또한, 회로구성이나 회로방식, 회로정수 설계, (논리의)레이아웃을 연구하여, 듀티차를 작게하는 것도 가능하지만, 한계가 있다. 또한, 그러한 듀티차를 검출하여 대처하려고 하는 경우에는, 어떠한 검출수단이 필요하며, 그 경우의 문제점은, 그 검출수단의 중앙치가 듀티비 50%에 정확히 대응하고 있는가, 혹은 차이가 나 있는 경우에는 어느 정도인지를 인식하지 않으면 안된다.
도 22에는 듀티보정회로에 1 게이트 지연분의 듀티차 대책을 시행한 회로의 제1예가 나타난다. 이 예에 나타나는 1 게이트 지연분의 듀티차 대책은, 1게이트의tpd의 설계 중심치가 듀티차이분의 설계 중심치이며, 1 게이트의 tpd의 편차 최대치(와 각 차동부분의 페어성)가 듀티차의 최대치를 결정하는 팩터(factor)가 된다는 점에 착안하고 있다. 여기서 문턱치가 다른 래치(45)와 인버터(65)를 접속함으로써, 듀티차이분의 설계 중심치를 제로에 근접시키고, 나아가서 그 편차의 최대치에 대해서도 50%에서의 차가 보다 작아진다. 즉, 상기 듀티보정회로(5)의 다음 단에, VLT(논리 문턱치 전압)를 높게 설정한 인버터(65)를 설치한다. 도 22의 예에서 상기 인버터(65)의 출력을 CMOS 인버터(66)에서 증폭한 후 상보클록신호로서 후단에 공급하게 되어 있다. 도 23에는 이 때의 파형도가 예시되며, 인버터(65)의 논리 문턱치 전압이 높게 설정됨으로써, 예를 들면 시각(ti)에 NE2가 NAND 게이트(42)의 논리 문턱치 전압을 초과하여 NE1의 변화가 개시되지만, NE2가 NF2에 접속되는 인버터(65)의 논리 문턱치 전압을 초과하는 것은 그것 보다도 뒤의 시각이며, 그 후, 시각(tj)에서 NE1이 NF1에 접속되는 인버터(65)의 논리 문턱치 전압을 초과하고, 또, NE2가 NF2에 접속되는 인버터(65)의 논리 문턱치 전압을 초과하는 시각이 거의 tj로 일치하도록 인버터(65)(2개)의 논리 문턱치 전압을 설정함으로써, 듀티비 50%에서의 차가 작아진다.
논리 문턱치 전압을 표준적인 값보다 높게 하는데는, p채널형 MOS 트랜지스터와 n채널형 MOS 트랜지스터 각각의 문턱치 전압을 변경하거나, 혹은 복수의 문턱치 전압의 디바이스를 미리 준비해 둔 후 어떤 것을 선택할 수 있도록 해도 된다. 혹은 디바이스 특성을 같게 해도 p채널형 MOS 트랜지스터와 n채널형 MOS 트랜지스터의 사이즈비를 변경함으로써 실현할 수 있다. 예를 들면, 도 24의 (A)에서, 접속은 CMOS 인버터와 같지만, 통상의 인버터에서의 p채널형 MOS 트랜지스터와 n채널형 MOS 트랜지스터의 사이즈비 보다도, 0으로 둘러싼 p채널형 MOS 트랜지스터를 보다 크게 구성한다. 또한, 도 24의 (B)에 예시되는 바와 같이, 다(多)입력 NAND 게이트 예를 들면 3입력 NAND 게이트의 입력을 단락시켜 실효적으로 트랜지스터 사이즈비를 변경한 것과 동일한 효과를 얻는 것도 가능하다.
상기 논리 문턱치 전압의 변경은, 도면의 인버터(65)에 대해서만 실시하면 되고, 어느 정도의 변경이 좋은가는 개별적으로 제조 프로세스 등에 의존한다. 또한, 이렇게 의식적으로 트랜지스터 사이즈비를 변경한 논리 게이트는 tpLH와 tpHL의 차가 바뀌고, 또한 부하에 의해 그 지연 혹은 지연 시간차의 차가 커지는 경향이 있다. 따라서, 이렇게 추가를 하는 경우는, 도 22에 예시되는 바와 같이, 그 게이트(65)의 다음 단에, 근접하여 예를 들면 인버터(66)를 1개만 접속하고, 후단으로의 출력(OUT1, OUT2)은 그 후에 출력하도록 하면, 게이트(65)의 부하가 작고 또, 회로/레이아웃이 바뀌어도, OUT1, OUT2에 지연시간차의 변화가 없게 하는 것이 가능해진다.
도 25에는 듀티보정회로에 1 게이트 지연분의 듀티차 대책을 시행한 회로의 제2예가 나타난다. 이 예에 나타나는 1 게이트 지연분의 듀티차 대책은, NAND 래치회로(44, 45)를 구성하는 NAND 게이트(40A ~ 43A)의 논리 문턱치 전압을 낮게 하여 실현하는 것이다. 논리 문턱치 전압을 낮게 하는데는, 상술의 높게하는 경우에 비해 특성적으로 반대의 것을 실시하면 된다. 단, NAND 게이트는 도 24의 (B)에서 유추할 수 있도록 논리 문턱치 전압은 본래 높아지므로, 주의가 필요하다.
도 25의 예에서도, 논리 문턱치 전압을 어긋나게 한 NAND 게이트는 tpLH와 tpHL의 차가 변하고, 특히 부하에 의존하여 커지는 경향이 있으므로, 전의 예와 동일하게, NAND 게이트(42A, 43A)의 출력(NE1, NE2)을 CMOS 인버터(66)에서 받아 거기에서 후단으로 전송하도록 하면 된다. 도 26에는 이때의 파형도가 예시되고, NAND 게이트(40A ~ 43A)의 논리 문턱치 전압이 높게 설정됨으로써, 듀티차가 작아진다.
이상에서는 NAND 게이트에 의한 듀티보정회로(5)에 대하여, 1 게이트의 지연시간분의 듀티차의 보정방법을 설명하였지만, 예를 들면 도 15에 나타나는 바와 같은 NOR 게이트에 의한 듀티보정회로(5)에 대해서도, 극성 및 논리 문턱치 전압의 고저(高低)를 각각 역으로 함으로써, 동일한 효과가 얻어지는 것은 명백하다.
< 짧은 쪽의 펄스기간 추출을 이용한 듀티보정회로 >
도 27에는 트랜스퍼 게이트를 이용한 듀티보정회로가 예시된다. 동도에 나타나는 듀티보정회로(5)는, 위상차 180°의 상보클록신호의 한쪽(IN1)과 다른 쪽(IN2)의 반전신호를 입력하는 제1 NAND 게이트(70)와, 상기 위상차 180°의 상보클록신호의 다른 쪽(IN2)과 한쪽(IN1)의 반전신호를 입력하는 제2 NAND 게이트(71)와, 상기 제1 NAND 게이트(70)의 출력에 의해 스위치 제어되어 전원전압(Vdd)과 출력단자(OUT1)에 접속된 p채널형의 MOS 트랜지스터(72)와, 상기 제2 NAND 게이트(71)의 출력의 반전신호에 의해 스위치 제어되고 회로의 접지전압(Vss)과 상기 출력단자(OUT1)에 접속된 제2 도전형의 제2 트랜지스터(73)를 갖는다. 상기 출력단자(OUT1)에는 용량(74)이 접속된다. 용량(74)은, 배선의 기생용량 혹은 다음단 인버터(75)의 입력 게이트이면 된다. 출력단자(OUT1)의 신호는 인버터(75)에서 증폭되어 반전신호(OUT2)로 된다. 76, 77, 83은 인버터이다.
도 27의 듀티보정회로는 제1 논리단(110)과 제2 논리단(111)으로서 파악할 수 있다. 제1 논리단(110)은, 상기 상보클록신호(IN1, IN2)의 듀티비를 판정하고, "L" 기간이 대략 50%인 듀티비에서의 "L" 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비보다 "L" 기간을 짧게 유지하고, 상기 "L" 기간이 대략 50%인 듀티비에서의 "L" 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비보다 "L" 기간을 짧게 보정하는 논리동작을 행한다. 제2 논리단(111)은, 상기 제1 논리단(110)에서 출력되는 상보클록신호를 입력하고 듀티비를 대략 50%로 하는 보정을 행하여 출력한다.
도 28에는 도 27의 듀티보정회로(5)에 "H" 기간이 긴 상보클록신호가 공급되었을 때의 동작파형이 나타난다. 도 29에는 도 27의 듀티보정회로(5)에 "L" 기간이 긴 상보클록신호가 공급되었을 때의 동작파형이 나타난다. 그것들의 동작파형에서도 명백한 바와 같이, 동도에 나타나는 듀티보정회로(5)는, NAND 게이트(70, 71)에 의해, 상보클록신호(IN1, IN2)가 짧은 쪽의 기간을 "L" 기간으로 하는 신호를 노드(ND1, ND2)로 출력한다. 이것에 의해, ON 동작기간이 중첩되지 않고 트랜지스터(72, 73)가 서로 스위치 제어된다. 2개의 트랜지스터(72, 73)가 모두 OFF 기간이 있지만, 용량(기생을 포함)(74)으로 출력상태의 유지가 가능하며, 이것에 의해, 대략 듀티비 50%인 클록신호(OUT2)가 얻어진다. 특히, 이 예에서는, 다음 단의 부하를 고려하여, 출력(OUT1)을 인버터(75)로 증폭하고 있다.
도 30에는 짧은 쪽의 펄스기간 추출에서 듀티보정을 행하는 다른 회로가 나타난다. 동도에 나타나는 듀티보정회로는, 도 27의 MOS 트랜지스터(72, 73)를 NAND 래치회로로 치환하여 구성된다. NAND 래치회로는, 2입력 NAND 게이트(78, 79)의 서로 한쪽의 입력을 다른 쪽의 출력에 교차 결합하여 구성된다. 이 구성에서도, NAND 게이트(70, 71)에 의해, 상보클록신호(IN1, IN2)의 짧은 쪽의 기간을 "L" 기간으로 하는 신호를 노드(ND1, ND2)로 출력한다. 이 출력은 NAND 게이트(78, 79)에 의한 NAND 래치회로로 래치되어, 출력(OUT1, OUT2)이 형성된다. 출력파형은 도 28 및 도 29와 동일하다.
또한, 도 27 및 도 30의 구성은, 도 1, 도 15의 듀티보정회로와 비교하면, 회로규모가 약간 크고, 또, 입력단에 있는 인버터(76, 77) 만큼 ND1, ND2의 펄스폭이 가늘어진다. 따라서, 최대동작 주파수라는 점에서는 도 1, 도 15의 듀티보정회로가 우수하다고 생각된다.
< 그 이외의 듀티보정회로 >
이상 설명한 듀티보정회로(5)는 도 31의 개념적인 구성에 포함되는 구체예로서 위치시킬 수 있다. 즉, 발진회로는, 차동구성에 의해, 위상차가 대략 180°, 듀티비가 대략 50%로 되어 있다. 출력변환회로의 출력파형(IN1, IN2)은 디지털 신호이다. IN1, IN2의 파형은 차동출력이고 디지털이며, 위상차는 대략 180°가 유지되어 있지만, 듀티비는 출력변환회로(3)에 의해 대략 50%에서 차이가 나 있는 것이 있다. 듀티보정회로(5)는, 위상차 180°의 차동신호(IN1, IN2)의 동일 천이방향 에지에서, 1개의 출력(OUT1)에 듀티 대략 50% 신호를 출력한다. 출력의 태양은, (1)IN1의 상승에지에서 OUT1가 상승하고, 또, IN2와 같은 상승에지에서 OUT1이 하강한다. (2) IN1의 하강에지에서 OUT1이 상승하고, 또, IN2와 같은 하강에지에서 OUT1이 하강한다. (3) IN1의 상승에지에서 OUT1이 하강하고, 또, IN2와 같은 상승에지에서 OUT1이 상승한다. (4) IN1의 하강에지에서 OUT1이 하강하고, 또, IN2와 같은 하강에지에서 OUT1이 상승한다. 이 중 어떤 태양에서 듀티 보정동작을 행한다. 그리고, IN1, IN2의 듀티가 50% 이상이든 이하든 듀티 보정동작을 행한다. 이때, IN1, IN2의 에지에서 내부의 작은 지연에 의한 미분파형에 상당하는 가는 펄스를 출력하지 않고, IN1, IN2 입력에서의 레벨, 타이밍에서의 논리동작만으로 듀티 보정동작을 행한다. 제1 논리단(LOG1)은, 듀티가 긴지의 여부를 판정하고, 긴 경우에 그것을 50% 또는 그 이하로 변환한다. 제2 논리단은, 50% 이하의 파형에서 듀티 50%를 출력한다.
여기서 IN1, IN2의 듀티가 "긴"지의 여부는, 후단의 제2 논리단(LOG2)이, 도1과 같이 NAND 게이트 주체의 구성과 같이 "L"로의 천이에서 동작이 시작되는 경우는 「"L"이 긴」지의 여부를 의미한다. 후단의 제2 논리단(LOG2)이 도 15와 같이 NOR 게이트 주체의 구성과 같이 "H"로의 천이에서 동작이 시작되는 경우는 「"H"가 긴」지의 여부를 의미한다. 트랜스퍼 게이트를 이용하는 구성에 대해서도, "L"에서 액티브가 되는 p채널형 MOS 트랜지스터에 대해서는 「"L"이 긴」지의 여부를 의미하고, "H"에서 액티브가 되는 n채널형 MOS 트랜지스터에 대해서는 「"H"가 긴」지의 여부를 의미한다.
이 제1 논리단(LOG1) 및 제2 논리단(LOG2)에 의해 구성되는 듀티보정회로(5)는, 상기 NAND 래치회로의 직렬 2단 구성에 대표되는 상술의 구성 이외에도 실현 가능하다는 것은 말할 필요도 없다.
도 32에는 또다른 듀티보정회로의 예가 나타난다. 동도에 나타나는 듀티보정회로(5)는, D형의 플립플롭 회로(80, 81)와 배타적 OR·NOR 게이트(배타적 논리합·부논리합)(82)에 의해 구성된다. 래치회로(80, 81)의 클록단자(CK)에 상보클록신호(IN1, IN2)가 공급되고, 하강에지에 동기하여, 입력(IN1, IN2)의 2분주 신호를 데이터 단자(Q, Q)에서 노드(ND1, ND2)로 출력한다. 노드(ND1, ND2)의 신호는 배타적 OR·NOR 게이트(82)에서 일치·불일치가 판정되고, 출력(OUT1)에는 불일치에서 "H", 일치에서 "L"을 출력하고, 출력(OUT2)에는 불일치에서 "L", 일치에서 "H"를 출력한다. 도 33에는 도 32의 듀티보정회로의 동작파형이 예시된다. 이 파형도에서도 명백한 바와 같이, 듀티차가 있는 입력(IN1, IN2)에 대하여 대략 듀티비 50%의 출력(OUT1, OUT2)을 얻을 수 있다. 단, 2개의 플립플롭(80, 81)을 이용하므로, 도 1에서 설명한 직렬 2단의 NAND 래치회로를 이용하는 구성에 비해 회로규모도 크고, 한쌍의 플립플롭의 내부동작 지연의 차에 의해 듀티차가 비교적 크게 남을 우려도 높다.
< 듀티보정회로의 적용 시스템 >
도 34에는 광 디스크 장치의 블록도가 개략적으로 나타난다. 디스크(85)의 기록정보는 피크업(86)에서 판독되고, 판독된 신호는 리드·라이트 앰프(87)에서 증폭되어, 고주파 신호로서 리드채널(88)에 공급된다. 리드채널(88)에서 복호된 데이터는 컨트롤러(89)를 통하여 호스트 시스템에 공급된다. 또한 기록 가능한 광 디스크 장치에서는, 호스트 시스템에서 컨트롤러(89)에 공급된 기록 데이터는 리드 채널(88)에서 부호화되고, 리드·라이트 앰프(87)에서 피크업(86)을 구동하여 디스크(85)에 기록된다. 컨트롤러(89)는, 호스트 시스템에서 공급되는 리드 커맨드에 응답하여 판독동작을 제어하고, 호스트 시스템에서 공급되는 라이트 커맨드에 응답하여 기록동작을 제어한다. 모터 드라이버(90)는 디스크(85)의 회전구동, 피크업(86)의 트랙킹(tracking) 구동을 행한다.
도 35에는 리드 채널(88)의 일예가 나타난다. 리드·라이트 앰프(87)에서의 고주파 신호는 오토 게인 컨트롤러(AGC)(93)에서 게인이 조정되고 이퀄라이져(96)에서 등화되어, 판정회로(97)에서 데이터의 "1", "0" 판정이 행해진다. 판정회로(97)의 1/0 검출방식에는, 응용에 의해, 레벨검출, 피크검출, VITREBI 복호 등 몇 개의 방식이 있다. 그 판정결과에 대하여 디코더(98)에서 기록정보의 복호가 행해진다. 복호된 데이터는 호스트 시스템에 공급된다. 호스트 시스템에서 공급된 기록 데이터는 인코더(99)에서 소정의 포맷으로 부호화되고, 리드·라이트 앰프(87)에 공급된다. 리드채널(88)은 예를 들면 1개의 반도체 기판에 형성되어 반도체 집적회로화 되어 있다. 리드채널(88)의 내부동작은 클록신호에 동기되며, 그 클록신호를 생성하는 PLL 회로(10)가 설치되어 있다. PLL 회로(10)는 이퀄라이져(96)의 출력을 입력하여 동기클록신호를 재생한다. 이 PLL 회로(10)는 예를 들면 도 36에 예시되는 구성을 가지며, PLL 회로(10)의 종단에는 상기 출력변환회로(3)가 배치되어, 그것에 의한 듀티차를 보정하기 위해 상기 듀티보정회로(5)가 배치되며, 이 듀티보정회로(5)에서 출력되는 클록신호를 기준클록신호로 하여 리드채널(88)이동작된다.
PLL 회로(10)에서의 귀환신호는 도 2 등에서 설명한 바와 같이, 회로 구성에 따라 VCO의 출력, 혹은 출력변환회로(3)의 출력 등이 되지만, 본 발명의 듀티보정회로(5)를 적용한 반도체 집적회로에서는, 도 36에 예시되는 바와 같이, 듀티보정회로(5)의 출력을 위상비교회로(11)로 귀환시키는 구성으로 하는 것이 통상이다. 혹은 듀티보정회로(5)의 후단에서 논리처리를 행한 후에 위상비교회로(11)로 귀환시키는 것도 가능하다.
광 디스크 장치는 DVD(digital video disk) 장치, CD-ROM(compact disk-ROM) 장치 등이면 된다. 또한, HDD(hard disk drive) 장치와 같은 자기 디스크 장치에도 도 34 내지 도 36의 구성을 채용할 수 있다. HDD 장치에서는 근래 피크검출 대신에 VITREBI 복호처리에서 "1", "0" 판정을 행하는, 이른바 PRML 방식이 주류이며, 여기서 이퀄라이저(96)의 전단(前段)에 AD 변환회로(도시하지 않음)를 배치하고, 이퀄라이져(96)를 디지털 회로로 실시하는 경우가 많다. 고속 LAN(local network) 등의 데이터 통신에서도 동일하게 적용 가능하다. 또한, 듀티보정회로는 리드채널만으로 한정하지 않고, CPU(중앙처리장치), MPU(microprocessor unit), DSP(digital signal processor)에도 적용 가능하다.
광디스크 장치나 자기 디스크 장치에서는 데이터 판독속도의 고속화를 위해 신호 주파수 혹은 동작 주파수가 높고, 그러한 적용 분야에서는 상보클록신호의 50%에서의 듀티차를 작게할 수 있는 것은, 데이터 재생동작 등의 동작의 신뢰성을 향상시키고, 또, 한층 고속화로의 대응을 가능하게 한다는 효과를 얻을 수 있다.
VCO와 같은 발진회로(2)는 도 4와 같은 구성에 한정되지 않는다. 도 37에 예시되는 바와 같이, 발진기(101)에 직접 귀환계를 갖지 않는 회로구성에 의해 실현하는 것도 가능하다. 도 37의 발진회로(2)는, 발진기(101), 다상화 회로(102) 및 위상 셀렉터(103)에 의해 구성된다. 다상화 회로(102)가 8상(相)인 경우, 각 상 (0) (1) …(7)의 위상차는, 상수(相數)가 n상(相)인 경우, 1상(相)당 360/n°이 되며, 도 38에 예시되는 다상클록신호를 생성한다. 도 38의 예에서는, 위상 (7)의 다음은 위상(0)이 된다. 또한, 위상 (4) (5) (6) (7)은, 회로가 차동 구성이 되어 있는 경우는, 위상 (0) (1) (2) (3)의 역상을 출력하면 된다. 예를 들면 도 38의 (A)에 예시되는 바와 같이, 위상 (0)의 신호를 연속하여 출력하면, 주파수는 f0인 상태이다. 이외의 (1) ~ (7)의 각 상에서도, 동일 위상을 연속하여 출력하면 주파수는 마찬가지로 f0인 상태가 된다. 또한, 도 38의 (B)에 예시되는 바와 같이, 위상이 (0) (0), (1) (1), …(7) (7), (0) (0) …의 순서가 되는 바와 같이 클록신호를 연속해서 출력한 경우, 주파수는 f0 / (1 + 1/(2*n) ) [n = 8]이 된다. 기호 *는 승산기호이다. 연속해서 출력하는 순서가 정상적이라면 주파수도 일정하다. 단, 360/n°의 피크 투 피크(peak-to-peak)의 지터(jitter)를 갖는다. 위상의 양자화에 기인하는 것이다.
도 37의 구성은, 위상선택을 실시간으로 제어함으로써, VCO로서의 기능을 갖는다. 지터는 어떠한 경우라도 양자화에 기인하는 360/n°의 피크 투 피크(peak-to-peak)의 지터성분이 있고, 그 이외에 PLL 루프특성에 기인하는 지터 성분이 있다. 역으로 발진회로의 제어전압 입력에 대한 과도응답은 정상시에는 거의 없다는이점을 갖는다. 도 1 등에서 설명되는 발진회로(2)(VCO를 포함)를 도 37과 같은 구성으로 한 경우라도 도 1 등으로 설명되는 듀티보정회로(5)는 동일하게 유효하다.
이상 설명한 듀티보정회로를 적용한 HDD, DVD에서의 고속 리드채널 LSI 등으로, 2배 주파수로의 VCO 발진이 어려운 경우, 듀티보정회로는, 발진회로(2)의 아날로그 출력을 디지털로 레벨변환하는 회로출력변환회로(3)에서의 듀티비 대략 50%에서의 차를 디지털로 입력한 곳, 혹은 순서회로에 입력되기 직전에서 듀티비 대략 50%로 회복할 수 있으며, 그 후의 tpLH, tpHL에 의한 듀티차에 대한 마진을 넓힐 수 있고, 나아가서는 보다 고속의 동작을 가능하게 할 수 있다.
또한, PLL 회로를 이용하고, 그 출력 클록신호가 듀티비 대략 50%가 되도록 VCO 발진 주파수를 2배로 하여 디지털로 입력된 곳에서 2분주하고 있는 고속의 논리 LSI에 대하여, VCO 발진 주파수를 1배로 하여 상기 듀티보정회로를 추가함으로써, VCO 발진 주파수를 낮출 수 있고, 그만큼, 보다 고속, 보다 저소비전력, 보다 낮은 EMI 복사 등을 가능하게 할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
예를 들면, 듀티보정회로를 구성하는 스태틱 래치형태의 NAND 게이트나 NOR 게이트는 2입력으로 한정되지 않고, 3입력 이상이라도 되며, 클록 인에이블 신호 등을 입력하여 클록 제어 게이트를 겸하도록 해도 된다.
또한, PLL 회로 등의 클록원을 반도체 집적회로 내의 블록마다 배치하는 구성에도 적용할 수 있다. 또한, 본 발명은, HDD나 DVD 등의 저장매체 용도의 리드채널뿐만 아니라, 통신용 혹은 LAN용의 수신 LSI, 마이크로컴퓨터나 DSP 등의 데이터 처리 LSI에도 널리 적용 가능하다.
본원에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
본 발명에 관한 듀티 보정의 수단에 의해, 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부에서 클록신호의 듀티비가 무너져도 순서회로 근방에서 클록신호의 듀티비를 바람직한 상태인 듀티비 대략 50%로 회복하는 것이 용이해 진다. 또한, 클록신호의 듀티비가 대략 50%보다 커지든 작아지든 그 듀티비를 바람직한 대략 50%의 상태로 회복하는 것이 용이해진다.
듀티보정회로를 적용한 HDD, DVD에서의 고속 리드채널 LSI 등에서, 2배 주파수로의 VCO 발진이 어려운 경우, 듀티보정회로는, 아날로그 발진회로의 아날로그 출력을 디지털 신호로 변환하는 회로출력변환회로에서 발생하는 듀티비 대략 50%에서의 차를, 순서회로에 입력하기 직전 등의 후단부분에서 듀티비 대략 50%로 회복할 수 있고, 그 후의 tpLH, tpHL에 의한 듀티차에 대한 마진을 넓힐 수 있으며, 나아가서는 보다 고속의 동작을 가능하게 할 수 있다. 또한, PLL 회로 등에서 VCO 발진 주파수를 2배로 하여 후단에서 2분주하는 수단을 이용할 필요는 없으며, VCO 발진 주파수를 1배로 하여 상기 듀티보정회로를 추가함으로써, VCO 발진 주파수를 낮출 수 있고, 그만큼 보다 고속, 보다 저속비전력, 보다 낮은 EMI 복사 등을 가능하게 할 수 있다.

Claims (22)

  1. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 상기 출력변환회로를 통과한 상보클록신호를 입력하는 제1 논리단과, 상기 제1 논리단의 출력을 입력하는 제2 논리단을 가지며,
    상기 제1 논리단은, 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비로 보정하고, 상기 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비보다 제1 논리치의 기간을 짧게 보정하는 논리동작을 행하고,
    상기 제2 논리단은, 상기 제1 논리단에서 출력되는 상보클록신호를 입력하고, 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비로 보정하며, 듀티비가 대략 50%인 상보클록신호에 대해서는 논리치 반전을 행하여 출력하는 것을 특징으로 하는반도체 집적회로.
  2. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 서로 한쪽의 NAND 게이트의 출력이 다른 쪽의 NAND 게이트의 입력으로 귀환 접속되어 각각의 NAND 게이트의 다른 쪽의 입력에 상기 위상차가 대략 반주기인 상보 클록신호가 공급되는 제1 래치회로와, 서로 한쪽의 NAND 게이트의 출력이 다른 쪽의 NAND 게이트의 입력으로 귀환 접속되어 각각 NAND 게이트의 다른 쪽의 입력에 상기 제1 래치회로 각각의 NAND 게이트의 출력이 공급되는 제2 래치회로를 가지고 이루어지는 것을 특징으로 하는 반도체 집적회로.
  3. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 서로 한쪽의 NOR 게이트의 출력이 다른 쪽의 NOR 게이트의 입력으로 귀환 접속되어 각각의 NOR 게이트의 다른 쪽의 입력에 상기 위상차가 대략 반주기인 상보클록신호가 공급되는 제1 래치회로와, 서로 한쪽의 NOR 게이트의 출력이 다른 쪽의 NOR 게이트의 입력으로 귀환 접속되고, 각각 NOR 게이트 다른 쪽의 입력에 상기 제1 래치회로 각각의 NOR 게이트의 출력이 공급되는 제2 래치회로를 가지고 이루어지는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 제2 래치회로 각각의 출력에 논리 문턱치 전압이 전원전압의 중간레벨 보다도 높게 설정된 인버터를 접속하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
  5. 제2항에 있어서,
    상기 제1 및 제2 래치회로의 NAND 게이트는 논리 문턱치 전압이 전원전압의 중간레벨 보다도 낮게 설정되어 이루어지는 것을 특징으로 하는 반도체 집적회로.
  6. 제3항에 있어서,
    상기 제1 및 제2 래치회로의 NOR 게이트는 논리 문턱치 전압이 전원전압의 중간레벨 보다도 높게 설정되어 이루어지는 것을 특징으로 하는 반도체 집적회로.
  7. 제3항에 있어서,
    상기 제2 래치회로 각각의 출력에 논리 문턱치 전압이 전원전압의 중간레벨 보다도 낮게 설정된 인버터를 접속하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
  8. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 상기 상보클록신호의 듀티비를 판정하고, 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%인 듀티비 보다 제1 논리치의 기간을 짧게 유지하며, 상기 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%인 듀티비보다 제1 논리치의 기간을 짧게 보정하는 논리동작을 행하는 제1 논리단과, 상기 제1 논리단에서 출력되는 상보클록신호를 입력하여 듀티비를 대략 50%로 하는 보정을 행하여 출력하는 제2 논리단을 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
  9. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 위상차가 대략 반주기인 상보클록신호의 한쪽과 다른 쪽의 반전신호를 입력하는 제1 NAND 게이트와, 상기 위상차가 대략 반주기인 상보클록신호의 상기 다른 쪽과 상기 한 쪽의 반전신호를 입력하는 제2 NAND 게이트와, 상기 제1 NAND 게이트의 출력에 의해 스위치 제어되어 전원전압과 출력단자에 접속된 제1 도전형의 제1 트랜지스터와, 상기 제2 NAND 게이트 출력의 반전신호에 의해 스위치 제어되고 회로의 접지전압과 상기 출력단자에 접속된 제2 도전형의 제2 트랜지스터를 가지며, 상기 출력단자에 용량이 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로.
  10. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 위상차가 대략 반주기인 상보클록신호의 한쪽과 다른 쪽의 반전신호를 입력하는 제1 NAND 게이트와, 상기 위상차가 대략 반주기인 상보클록신호의 상기 다른 쪽과 상기 한쪽의 반전신호를 입력하는 제2 NAND 게이트와, 서로 한쪽의 NAND 게이트의 출력이 다른 쪽의 NAND 게이트의 입력으로 귀환 접속되고, 각각의 NAND 게이트의 다른 쪽의 입력에 상기 제1 및 제2 NAND 게이트의 출력신호가 공급되는 래치회로를 가지고 이루어지는 것을 특징으로 하는 반도체 집적회로.
  11. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 위상차가 대략 반주기인 상보클록신호를 각각 2분주하는 플립플롭과, 상기 플립플롭의 출력을 2입력으로 하여, 2입력의 일치, 불일치일 때마다 클록신호를 상태변화시켜 출력하는 논리 게이트 회로를 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
  12. 위상차가 대략 반주기이며 듀티비가 대략 50%인 상보주기신호를 발생하는 발진회로와, 상기 발진회로에서 출력되는 상보주기신호를 소정의 논리레벨로 변환하여 위상차가 대략 반주기인 상보클록신호를 출력하는 출력변환회로와, 상기 출력변환회로에서 출력되는 상보클록신호를 입력하여 논리동작을 행하는 논리 회로부를 가지며,
    상기 논리 회로부는, 적어도 상기 출력변환회로에서 발생하는 상보클록신호의 듀티차를 보정하여 대략 50%로 회복하는 듀티보정회로를 포함하고,
    상기 듀티보정회로는, 상기 출력변환회로를 통과한 상보클록신호를 입력하는 제1 논리단과, 상기 제1 논리단의 출력을 입력하는 제2 논리단을 가지며,
    상기 제1 논리단은, 상기 상보클록신호의 듀티비를 판정하고, 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 짧아지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비로 보정 혹은 대략 50%의 듀티비 보다 제1 논리치의 기간을 짧게 유지하고, 상기 제1 논리치의 기간이 대략 50%인 듀티비에서의 그 기간 보다도 길어지는 듀티비의 상보클록신호에 대해서는 대략 50%의 듀티비보다 제1 논리치의 기간을 짧게 보정하는 논리동작을 행하고,
    상기 제2 논리단은, 상기 제1 논리단에서 출력되는 상보클록신호를 입력하고, 듀티비를 대략 50%로 하여 출력하는 것을 특징으로 하는 반도체 집적회로.
  13. 제2항에 있어서,
    상기 제1 래치회로의 입력에는 각각 클록제어 논리회로를 통하여 상기 위상차가 대략 반주기인 상보클록신호가 공급되는 것을 특징으로 하는 반도체 집적회로.
  14. 제3항에 있어서,
    상기 제1 래치회로의 입력에는 각각 클록제어 논리회로를 통하여 상기 위상차가 대략 반주기인 상보클록신호가 공급되는 것을 특징으로 하는 반도체 집적회로.
  15. 제1항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  16. 제2항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  17. 제3항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  18. 제8항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  19. 제9항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  20. 제10항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  21. 제11항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
  22. 제12항에 있어서,
    상기 발진회로는 PLL 회로의 전압제어 발진기인 것을 특징으로 하는 반도체 집적회로.
KR1020010023973A 2000-05-12 2001-05-03 반도체 집적회로 KR20010104218A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000144569A JP3753925B2 (ja) 2000-05-12 2000-05-12 半導体集積回路
JP2000-144569 2000-05-12

Publications (1)

Publication Number Publication Date
KR20010104218A true KR20010104218A (ko) 2001-11-24

Family

ID=18651212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010023973A KR20010104218A (ko) 2000-05-12 2001-05-03 반도체 집적회로

Country Status (3)

Country Link
US (1) US6380778B2 (ko)
JP (1) JP3753925B2 (ko)
KR (1) KR20010104218A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653403B1 (ko) * 2004-11-23 2006-12-04 에이디반도체(주) 정전용량변화 검출방법 및 검출집적회로

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001513697A (ja) * 1997-02-24 2001-09-04 スーペリア マイクロパウダーズ リミテッド ライアビリティ カンパニー エアロゾル法及び装置、粒子製品、並びに該粒子製品から製造される電子装置
US6737927B2 (en) * 2001-12-04 2004-05-18 Via Technologies, Inc. Duty cycle correction circuit for use with frequency synthesizer
JP4328487B2 (ja) * 2002-01-28 2009-09-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 組合せ回路、暗号回路、その生成方法及びプログラム
KR100507873B1 (ko) 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
JP2005020471A (ja) * 2003-06-27 2005-01-20 Matsushita Electric Ind Co Ltd 調歩同期式通信回路
KR100526350B1 (ko) * 2003-08-23 2005-11-08 삼성전자주식회사 다상 클록신호 발생회로 및 방법
KR100557580B1 (ko) 2004-02-23 2006-03-03 주식회사 하이닉스반도체 클럭 듀티비 보정 회로
US7230465B2 (en) * 2005-01-10 2007-06-12 Infineon Technologies Ag Duty cycle corrector
US8383014B2 (en) 2010-06-15 2013-02-26 Cabot Corporation Metal nanoparticle compositions
US20060190917A1 (en) * 2005-01-14 2006-08-24 Cabot Corporation System and process for manufacturing application specific printable circuits (ASPC'S) and other custom electronic devices
DE602006017644D1 (de) * 2005-01-14 2010-12-02 Cabot Corp Sicherheitseinrichtungen sowie verwendung und herstellungsverfahren davon
US20060163744A1 (en) * 2005-01-14 2006-07-27 Cabot Corporation Printable electrical conductors
US7533361B2 (en) * 2005-01-14 2009-05-12 Cabot Corporation System and process for manufacturing custom electronics by combining traditional electronics with printable electronics
WO2006076610A2 (en) * 2005-01-14 2006-07-20 Cabot Corporation Controlling ink migration during the formation of printable electronic features
US7824466B2 (en) 2005-01-14 2010-11-02 Cabot Corporation Production of metal nanoparticles
WO2006076606A2 (en) * 2005-01-14 2006-07-20 Cabot Corporation Optimized multi-layer printing of electronics and displays
US8167393B2 (en) * 2005-01-14 2012-05-01 Cabot Corporation Printable electronic features on non-uniform substrate and processes for making same
WO2006076612A2 (en) * 2005-01-14 2006-07-20 Cabot Corporation A process for manufacturing application specific printable circuits (aspc’s) and other custom electronic devices
WO2006076615A1 (en) * 2005-01-14 2006-07-20 Cabot Corporation Ink-jet printing of compositionally no-uniform features
JP4086855B2 (ja) 2005-04-15 2008-05-14 エルピーダメモリ株式会社 デューティ検出回路及びその制御方法
JP4668690B2 (ja) * 2005-06-01 2011-04-13 ルネサスエレクトロニクス株式会社 信号変換回路
EP1938584A4 (en) * 2005-09-21 2009-09-30 Technology Inc Rjs INTEGRATED WIDE DYNAMIC RANGE AND HIGH RESOLUTION
JP4560819B2 (ja) * 2005-09-21 2010-10-13 エルピーダメモリ株式会社 半導体装置
KR100672030B1 (ko) * 2005-10-07 2007-01-19 삼성전자주식회사 신호발생장치, 주파수변환장치, 및 수신기
US8624647B2 (en) * 2010-01-19 2014-01-07 Altera Corporation Duty cycle correction circuit for memory interfaces in integrated circuits
JP5493934B2 (ja) 2010-02-03 2014-05-14 ソニー株式会社 デューティ補正回路、遅延同期ループ回路、カラムａ／ｄ変換器、固体撮像素子およびカメラシステム
CN102664608B (zh) * 2010-12-28 2015-03-11 博通集成电路（上海）有限公司 频率倍增器及频率倍增的方法
JP5712890B2 (ja) * 2011-10-07 2015-05-07 富士通株式会社 ラッチ回路
JP6008273B2 (ja) * 2012-04-25 2016-10-19 パナソニックＩｐマネジメント株式会社 インバータ装置
US8527723B1 (en) * 2012-05-10 2013-09-03 Hitachi, Ltd. Storage system and control method for storage system
US8922150B1 (en) 2012-07-18 2014-12-30 The Johns Hopkins University Differential serial driver
KR20170014118A (ko) 2015-07-29 2017-02-08 삼성전자주식회사 펄스 폭 확장기 및 이를 포함하는 메모리 시스템
JP6753740B2 (ja) * 2016-09-05 2020-09-09 ローム株式会社 半導体集積回路
JP7059651B2 (ja) * 2018-01-25 2022-04-26 株式会社デンソー 通信装置
JP2019169208A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置
JP7156161B2 (ja) * 2019-04-24 2022-10-19 株式会社デンソー 通信装置
JP7434770B2 (ja) * 2019-09-13 2024-02-21 株式会社リコー デューティー補正回路、受信回路およびデューティー補正方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194831A (en) * 1992-02-18 1993-03-16 Motorola, Inc. Fully-differential relaxation-type voltage controlled oscillator and method therefor
JPH0730380A (ja) 1993-07-07 1995-01-31 Hitachi Ltd ラッチ回路およびそれを用いた論理回路
US5426384A (en) 1993-12-27 1995-06-20 Motorola, Inc. Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same
JPH0888545A (ja) 1994-09-19 1996-04-02 Fujitsu Ltd デューティ比補正方法および装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653403B1 (ko) * 2004-11-23 2006-12-04 에이디반도체(주) 정전용량변화 검출방법 및 검출집적회로

Also Published As

Publication number Publication date
JP2001326564A (ja) 2001-11-22
JP3753925B2 (ja) 2006-03-08
US6380778B2 (en) 2002-04-30
US20010043103A1 (en) 2001-11-22

Similar Documents

Publication Publication Date Title
KR20010104218A (ko) 반도체 집적회로
US5426384A (en) Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same
JP4680448B2 (ja) 高速サンプリングレシーバー
US7449936B2 (en) Open-loop slew-rate controlled output driver
US6600338B1 (en) Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage
US7973560B2 (en) Level shifter
JP2002094373A (ja) 位相同期回路および位相同期化方法
US6696874B2 (en) Single-event upset immune flip-flop circuit
US10447251B2 (en) Power efficient high speed latch circuits and systems
JPH09261031A (ja) 半導体集積回路の出力バッファ回路
JP3779713B2 (ja) 半導体集積回路
JPWO2010004670A1 (ja) 結合型リング発振器及びその初期化方法
EP2175557B1 (en) Input circuit
KR100416379B1 (ko) 고속 방전-억제 디 플립플롭
JP3349170B2 (ja) Ｃｍｏｓ可変分周回路
JP3945894B2 (ja) 半導体装置及び信号入力状態検出回路
US8558595B2 (en) Semiconductor integrated circuit device
JP3024614B2 (ja) ばらつき補償技術による半導体集積回路
JP2005318608A (ja) 差動電流モード位相周波数検出器回路
US6617901B1 (en) Master/dual-slave D type flip-flop
TW580792B (en) Low power dual trip point input buffer circuit
WO2011001785A1 (ja) 半導体記憶回路
KR100611315B1 (ko) 고속 아날로그 논리곱 회로 및 이를 적용한 위상 검출기
JP2000049571A (ja) 電圧制御発振器
JP2006080917A (ja) 入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid