JP2006080917A - 入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末 - Google Patents

Abstract

【課題】 高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作する電流モード型の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末を提供する。
【解決手段】 ２信号入力基本論理ゲート回路２０は、ドレインがノードＸに接続され、ソースがノードＮ１に接続され、ゲート及びウエルに入力信号Ａを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタＭ１と、ドレインがノードＹに接続され、ソースがＮ１に接続され、ゲート及びウエルに入力信号Ｂを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタＭ２と、ノードＸと電源端との間に接続された抵抗素子Ｒ１と、ノードＹと電源端との間に接続された抵抗素子Ｒ２と、ノードＮ１と接地端との間に接続された定電流源ＣＳ１とを備えている。
【選択図】 図２

Description

本発明は、電源の低電圧化を図った例えばＤタイプのフリップフロップＤ−ＦＦに代表される電流モード型の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末に関し、特に、電流モード型論理回路（Current Mode Logic：ＣＭＬ）に関する。

近年、携帯電話等の携帯端末の普及に伴い、消費電力の少ない半導体チップの要求が高まってきている。携帯端末は、通信を行うためのアナログ信号を扱う無線部と、アナログ信号をディジタル信号に変換して信号処理を行うベースバンド部とからなり、複数の半導体チップが使われている。ベースバンド部は、主にＣＭＯＳ（Complementary Metal Oxide Semiconductor:相補形金属酸化膜半導体)構成の論理ゲートから構成される。

ところで、論理ゲートの消費電力Ｐｂｂは、
Ｐｂｂ＝Ｃ×Ｖｄｄ²×ｆ
で表される。ここで、Ｃは論理ゲートを構成するＭＯＳトランジスタの寄生容量と真性容量及び配線容量との和の容量、Ｖｄｄは電源電圧、ｆは動作周波数である。

動作周波数ｆを一定とすると、消費電力を抑えるためには、容量Ｃを減らすか又は電源電圧Ｖｄｄを下げればよい。容量Ｃを減らすためには、論理ゲートを構成するＭＯＳトランジスタの数を減らすか又はトランジスタのゲート幅を小さくすることが有効である。また、消費電力は電源電圧Ｖｄｄの２乗に比例するため、電源電圧を下げることは低消費電力化により有効である。

現在、ベースバンド部のようなディジタル回路の電源電圧は３Ｖ前後が使われているが、上記観点により低い電源電圧で動作する回路が望まれ、例えば特許文献１では、１Ｖ以下で動作する回路が提案されている。

一方、無線部は、常に略一定の電流を流すアナログ回路を中心に構成され、その消費電力Ｐｒｆは、
Ｐｒｆ＝Ｉ×Ｖｄｄ
で表される。ここで、Ｉは回路に流れる電流である。

消費電力Ｐｒｆを抑えるためには、電流Ｉを減らすか又は電源電圧Ｖｄｄを下げればよい。しかし、アナログ回路の場合、電流値は回路の動作速度の他、雑音特性や歪特性で決定されるため、必要以上に電流Ｉを小さくすることはできない。したがって、無線部の低消費電力化を図るためには、電源電圧Ｖｄｄを下げる必要がある。

現在、無線部の電源電圧Ｖｄｄは、ベースバンド部と略同じ３Ｖ前後が用いられている。無線部とベースバンド部との電源電圧Ｖｄｄが異なると、例えば電池のような単一電源の場合では電圧変換回路が必要になり、変換損失による消費電力の増加及びコストの増加を招く。したがって、低消費電力化及び低コスト化のため、アナログ回路においてもディジタル回路と同様１Ｖ以下で動作する回路が望まれる。

無線部において安定した周波数を発生させるために使われる従来の基本回路である半導体集積回路装置としてのＤタイプのフリップフロップＤ−ＦＦは、図８に示すように、マスター段１０１、スレーブ段１０２、抵抗Ｒ１０１〜Ｒ１０４、バイポーラトランジスタＱ１０１〜Ｑ１１２を有している。また、ＣＫＰ及びＣＫＮは相補型のクロック信号、ＤＰ及びＤＮは相補型の入力信号、ＱＰ及びＱＮは相補型の出力信号、Ｖｃｃは電源電圧、並びにＶｅｅは接地電圧である。

マスター段１０１は定電流源ＣＳ１０１を有する一方、スレーブ段１０２は定電流源ＣＳ１０２を有する。したがって、マスター段１０１及びスレーブ段１０２には、それぞれ一定の電流Ｉが流れる。

すなわち、定電流源ＣＳ１０１及び定電流源ＣＳ１０２は、バイポーラトランジスタＱと、そのバイポーラトランジスタＱのエミッタと接地端子との間に接続した抵抗Ｒとから構成され、バイポーラトランジスタＱのベースに一定電圧Ｖｂｂを加えることにより、一定電流Ｉが流れるようになっている。

次に、この回路の動作を説明する。

マスター段１０１では、クロック信号ＣＫＰが立ち上がると、抵抗Ｒ１０１・Ｒ１０２、トランジスタＱ１０１・Ｑ１０２からなる差動回路が動作し、トランジスタＱ１０３・Ｑ１０４からなるラッチ回路が非動作になるため、入力信号ＤＰが取り込まれる。クロック信号ＣＫＰが立ち下がると、差動回路が非動作になり、ラッチ回路が動作するため、取り込まれた信号はラッチされる。

次に、スレーブ段１０２ではクロック信号ＣＫが立ち下がると、抵抗Ｒ１０３・Ｒ１０４、トランジスタＱ１０５・Ｑ１０６からなる差動回路が動作し、トランジスタＱ１０７・Ｑ１０８からなるラッチ回路が非動作になるため、マスター段１０１の出力が取り込まれる。クロック信号ＣＫＰが立ち上がると、差動回路が非動作になり、ラッチ回路が動作するため、取り込まれた信号はラッチされる。

このように、クロックの立ち上がりで入力信号をマスター段１０１に取り込む一方、クロックの立ち下がりでスレーブ段１０２に送るため、フリップフロップＤ−ＦＦでは１周期遅れで入力信号と同じ論理が出力される。

詳細には、上記フリップフロップＤ−ＦＦは、図９に示すように、クロック信号ＣＫＰ（及びクロック信号ＣＫＮ）に基づいて、入力信号ＤＰ（及び入力信号ＤＮ）を取り込み、所定クロック経過して、出力信号ＱＰ（及び出力信号ＱＮ）を出力する。

なお、電源電圧Ｖｃｃを２．５Ｖ、接地電圧Ｖｅｅを０Ｖ、マスター段１０１及びスレーブ段１０２の出力振幅を０．４Ｖを仮定すると、クロック信号ＣＫＰは１．３Ｖ〜１．７Ｖとなり、入力信号ＤＰ及び出力信号ＱＰは、２．１Ｖ〜２．５Ｖとなる。

次に、このようなフリップフロップＤ−ＦＦが動作するための最小の電源電圧を考える。マスター段１０１及びスレーブ段１０２は、図８に示すように、それぞれトランジスタが３段と抵抗が２段とのカスケード接続になっている。トランジスタＱが飽和動作しないためには、コレクタ・エミッタ間電圧は最低０．５Ｖ程度必要である。また、動作振幅は雑音余裕を考えると、最低０．３Ｖ程度必要であるので、負荷抵抗の両端の電圧は０．３Ｖとなる。定電流源の抵抗の両端電圧を０．１Ｖとすると、最小電源電圧Ｖｃｃｍｉｎ（Ｖ）は、
Ｖｃｃｍｉｎ＝０．３＋３×０．５＋０．１＝１．９
となる。
特開平１０−２９４６６３号公報（１９９８年１１月４日公開）

しかしながら、上記従来のフリップフロップＤ−ＦＦにおいては、マスター段１０１及びスレーブ段１０２共にバイポーラトランジスタが３段、及び抵抗が２段のカスケード接続構成になっているため、最小電源電圧は１．９Ｖ程度であり、さらに電圧変動のばらつきによるマージン１０％程度を考えると、電源電圧を２．１Ｖ以下にすることは困難であった。その結果、１Ｖ以下で動作するベースバンド部との電源電圧の共有化が難しいという問題点を有している。

また、携帯端末における無線部とベースバンド部との電源電圧が異なると、例えば電池のような単一電源の場合は電圧変換回路が必要になり、変換損失による消費電力の増加及びコストの増加を招くという問題があった。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作する電流モード型の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末を提供することにある。

本発明の入力論理ゲート回路は、上記課題を解決するために、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、上記第１のノードと電源端との間に接続された第１の抵抗素子と、上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、上記第２のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴としている。

また、本発明の入力論理ゲート回路は、上記記載の入力論理ゲート回路において、前記第２の信号が、前記第１の信号の相補信号であることを特徴としている。

また、本発明の入力論理ゲート回路は、上記課題を解決するために、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、ドレインが上記第２のノードに接続され、ソースが第４のノードに接続され、ゲート及びウエルに第３の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタと、ドレインが上記第３のノードに接続され、ソースが上記第４のノードに接続され、ゲート及びウエルに第４の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタと、上記第１のノードと電源端との間に接続された第１の抵抗素子と、上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、上記第４のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴としている。

また、本発明の入力論理ゲート回路は、上記記載の入力論理ゲート回路において、前記第２の信号が、前記第１の信号の相補信号であり、前記第４の信号が前記第３の信号の相補信号であることを特徴としている。

また、本発明のラッチ回路は、上記課題を解決するために、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに上記第１の信号の相補信号である第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、ドレインが上記第１のノードに接続され、ソースが第４のノードに接続され、ゲート及びウエルが上記第３のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタと、ドレインが上記第３のノードに接続され、ソースが上記第４のノードに接続され、ゲート及びウエルが上記第１のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタと、ドレインが上記第２のノードに接続され、ソースが第５のノードに接続され、ゲート及びウエルに第３の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第５のＭＯＳトランジスタと、ドレインが上記第４のノードに接続され、ソースが上記第５のノードに接続され、ゲート及びウエルに上記第３の信号の相補信号である第４の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第６のＭＯＳトランジスタと、上記第１のノードと電源端との間に接続された第１の抵抗素子と、上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、上記第５のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴としている。

また、本発明のラッチ回路は、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに上記第１の信号の相補信号である第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、ドレインが上記第２のノードに接続され、ソースが第４のノードに接続され、ゲート及びウエルに第３の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタと、ドレインが上記第３のノードに接続され、ソースが上記第４のノードに接続され、ゲート及びウエルに第３の信号の相補信号である第４の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタと、ドレインが上記第１のノードに接続され、ソースが第５のノードに接続され、ゲート及びウエルが上記第３のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第５のＭＯＳトランジスタと、ドレインが上記第３のノードに接続され、ソースが上記第５のノードに接続され、ゲート及びウエルが上記第１のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第６のＭＯＳトランジスタと、ドレインが上記第４のノードに接続され、ソースが第６のノードに接続され、ゲート及びウエルに第５の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第７のＭＯＳトランジスタと、ドレインが上記第５のノードに接続され、ソースが上記第６のノードに接続され、ゲート及びウエルに上記第５の信号の相補信号である第６の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第８のＭＯＳトランジスタと、上記第１のノードと電源端との間に接続された第１の抵抗素子と、上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、上記第６のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴としている。

本発明のフリップフロップ回路は、上記課題を解決するために、前記記載のラッチ回路をマスター回路及びスレーブ回路に備え、上記マスター回路の前記第３のノードに現れる出力信号を上記スレーブ回路の前記第１の信号として入力すると共に、上記マスター回路の前記第１のノードに現れる出力信号を上記スレーブ回路の前記第３の信号として入力することを特徴としている。

また、本発明のフリップフロップ回路は、上記課題を解決するために、上記記載のラッチ回路をマスター回路として備え、かつ上記記載のラッチ回路をスレーブ回路として備え、上記マスター回路の前記第１のノードに現れる出力信号を上記スレーブ回路の前記第１の信号として入力すると共に、上記マスター回路の前記第３のノードに現れる出力信号を上記スレーブ回路の前記第３の信号として入力することを特徴としている。

また、本発明の分周回路は、上記課題を解決するために、入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切り替えられる分周数となるように分周する分周回路において、３個のＤタイプのフリップフロップと、第１の２入力論理ゲートと、第２の２入力論理ゲートとを備え、第１のＤタイプのフリップフロップにおけるデータ入力端子には第１の２入力論理ゲートの出力端子が接続され、上記第１のＤタイプのフリップフロップにおける出力端子は、第２のＤタイプのフリップフロップにおけるデータ入力端子に接続され、上記第１の２入力論理ゲートの入力端子には、第２のＤタイプのフリップフロップにおける出力端子と第３のＤタイプのフリップフロップにおける出力端子とが接続され、第２の２入力論理ゲートには、第２のＤタイプのフリップフロップにおける出力端子と上記切替信号とが人力され、第３のＤタイプのフリップフロップにおけるデータ入力端子には、第２の２入力論理ゲートの出力端子が接続されると共に、
上記それぞれの接続が、全て差動信号を用いる接続であることを特徴としている。

また、本発明の分周回路は、上記記載の分周回路において、前記記載のフリップフロップ回路を、前記第１のＤタイプのフリップフロップ及び前記第１の２入力論理ゲート並びに前記第３のＤタイプのフリップフロップ及び前記第２の２入力論理ゲートとして備えると共に、前記記載のフリップフロップ回路を、前記第２のＤタイプのフリップフロップとして備えることを特徴としている。

また、本発明の携帯端末は、上記課題を解決するために、前記記載の入力論理ゲート回路、前記記載のラッチ回路、前記記載のフリップフロップ回路、又は前記記載の分周回路を備えている
上記の発明によれば、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタを用いている。したがって、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤタイプフリップフロップＤ−ＦＦに代表される電流モード型論理回路を用いた入力論理ゲート回路、ラッチ回路、フリップフロップ回路を実現することができる。

また、無線部と低電圧動作のベースバンド部との電源電圧を共有化ができ、電圧変換回路が不要となり、或いはその負荷が軽減される。さらに、これを用いた分周回路等の消費電力を低くすることができ、携帯端末の低消費電力化を図ることができる。

本発明の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末は、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタを用いている。したがって、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤタイプフリップフロップＤ−ＦＦに代表される電流モード型論理回路を用いた入力論理ゲート回路、ラッチ回路、及びフリップフロップ回路を実現することができるという効果を奏する。

また、無線部と低電圧動作のベースバンド部との電源電圧を共有化ができ、電圧変換回路が不要となり、或いはその負荷が軽減される。さらに、これを用いた分周回路等の消費電力を低くすることができ、携帯端末の低消費電力化を図ることができるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１ないし図５に基づいて説明すれば、以下の通りである。

本実施の形態の電流モード型の半導体集積回路は、構成品であるトランジスタとしてＢ−ＤＴＭＯＳ（Bulk-Dynamic Threshold ＭＯＳ）トランジスタを用いている。上記Ｂ−ＤＴＭＯＳトランジスタは、バルク基板を用いて作製した通常のＭＯＳ（Metal Oxide Semiconductor:金属酸化膜半導体)トランジスタのウエルとゲート電極とを短絡した構造をとり、０．５Ｖ程度の電源電圧で動作する。もちろん、バルク基板ではなく、ＳＯＩ（Silicon on Insulator）基板で作成したＤＴＭＯＳトランジスタを用いても構わない。なお、ＳＯＩ（Silicon on Insulator）技術とは、単結晶シリコン膜と接している箇所が非晶質絶縁膜である基板の上に単結晶半導体薄膜を形成する技術のことをいう。

本実施の形態のフリップフロップ回路としてのＤタイプのフリップフロップＤ−ＦＦ１０ａは、図１に示すように、マスター段１とスレーブ段２との２段構成となっている。

マスター段１は、抵抗素子Ｒ１、抵抗素子Ｒ２、ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４、ＮＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ１０、及び定電流源ＣＳ１を有している。

上記抵抗素子Ｒ１は、電圧Ｖｄｄの電源端とノードＭＮとの間に接続されている。抵抗素子Ｒ２は、電圧Ｖｄｄの電源端とノードＭＰとの間に接続されている。ＮＭＯＳトランジスタＭ１は、ドレインがノードＭＮに接続され、ゲートに入力信号ＤＰが入力され、ソースがノードＮ１に接続されている。ＮＭＯＳトランジスタＭ２は、ドレインがノードＭＰに接続され、ゲートに入力信号ＤＰの相補信号ＤＮが入力され、ソースがノードＮ１に接続されている。

また、ＮＭＯＳトランジスタＭ３は、ドレインがノードＭＰに接続され、ゲートがノードＭＮに接続され、ソースがノードＮ２に接続されている。ＮＭＯＳトランジスタＭ４は、ドレインがノードＭＮに接続され、ゲートがノードＭＰに接続され、ソースがノードＮ２に接続されている。

さらに、ＮＭＯＳトランジスタＭ９は、ドレインがノードＮ１に接続され、ゲートにクロック信号ＣＫＰが入力され、ソースがノードＮ５に接続されており、ＮＭＯＳトランジスタＭ１０は、ドレインがノードＮ２に接続され、ゲートにクロック信号ＣＫＰの相補信号ＣＫＮが入力され、ソースがＮ５に接続されている。定電流源ＣＳ１は、ノードＮ５と電圧Ｖｓｓの接地端との間に接続されている。

一方、スレーブ段２は、抵抗素子Ｒ３、抵抗素子Ｒ４、ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２、及び定電流源ＣＳ２を備えている。

上記抵抗素子Ｒ３は、電圧Ｖｄｄの電源端とノードＱＮとの間に接続されている。抵抗素子Ｒ４は、電圧Ｖｄｄの電源端とノードＱＰとの間に接続されている。ＮＭＯＳトランジスタＭ５は、ドレインがノードＱＮに接続され、ゲートがノードＭＰに接続され、ソースがノードＮ３に接続されている。ＮＭＯＳトランジスタＭ６は、ドレインがノードＱＰに接続され、ゲートがノードＭＮに接続され、ソースがノードＮ３に接続されている。

さらに、ＮＭＯＳトランジスタＭ７は、ドレインがノードＱＰに接続され、ゲートがノードＱＮに接続され、ソースがノードＮ２に接続されている。ＮＭＯＳトランジスタＭ８は、ドレインがノードＱＮに接続され、ゲートがノードＱＰに接続され、ソースがノードＮ４に接続されている。

また、ＮＭＯＳトランジスタＭ１１は、ドレインがノードＮ３に接続され、ゲートにクロック信号ＣＫＰの相補信号ＣＫＮが入力され、ソースがノードＮ６に接続されている。ＮＭＯＳトランジスタＭ１２は、ドレインがノードＮ４に接続され、ゲートにクロック信号ＣＫＰが入力され、ソースがノードＮ６に接続されている。さらに、定電流源ＣＳ２は、ノードＮ６と接地電圧Ｖｓｓとの間に接続されている。

上記フリップフロップＤ−ＦＦ１０ａにおけるマスター段１では、定電流源ＣＳ１によって常に一定の電流が流れるため、クロック信号ＣＫＰが立ち上がると抵抗素子Ｒ１・Ｒ２、ＮＭＯＳトランジスタＭ１・Ｍ２からなる差動回路が動作し、ＮＭＯＳトランジスタＭ３・Ｍ４からなるラッチ回路が非動作になり、入力信号ＤＰがマスター段１に取り込まれる。

クロック信号ＣＫＰが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。

スレーブ段２では、同様に、クロック信号ＣＫＰが立ち下がると、抵抗素子Ｒ３・Ｒ４、ＮＭＯＳトランジスタＭ５・Ｍ６からなる差動回路が動作し、ＮＭＯＳトランジスタＭ７・Ｍ８からなるラッチ回路が非動作になり、ノードＭＰの情報がスレーブ段２に取り込まれる。クロック信号ＣＫＰが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。このように、従来回路と同様の動作を行うことができる。

ここで、電源電圧Ｖｄｄを０．８Ｖ、接地電圧Ｖｓｓを０Ｖ、マスター段１及びスレーブ段２の出力振幅を０．４Ｖと仮定すると、クロック信号ＣＫＰ、入力信号ＤＰ、マスター段１の出力ＭＰ、スレーブ段２の出力ＱＰはいずれも０．４Ｖ〜０．８Ｖとなる。

したがって、このフリップフロップＤ−ＦＦの出力を、別のフリップフロップＤ−ＦＦの入力信号ＤＰ（又は入力信号ＤＮ）、クロック信号ＣＫＰ（又はクロック信号ＣＫＮ）に入れる場合、レベルシフト回路を使ってレベル変換する必要がない。

なお、抵抗素子Ｒ１〜Ｒ４としては、拡散層抵抗又はポリシリコン抵抗を用いればよい。

また、上記定電流源ＣＳ１・ＣＳ２としては、ＮＭＯＳトランジスタを用い、そのゲートにはＭＯＳトランジスタが飽和動作するような電圧Ｖｇを加えればよい。

次に、上記フリップフロップＤ−ＦＦ１０ａが動作するための最小の電源電圧を考える。

抵抗素子として拡散層抵抗、定電流源としてＮＭＯＳトランジスタを用いた場合を考えると、マスター段１及びスレーブ段２共にＭＯＳトランジスタが３段と抵抗が１段とのカスケード接続になっている。定電流源のＭＯＳトランジスタが動作するドレイン・ソース間電圧を最低０．２Ｖとし、動作振幅は雑音余裕を考えて最低０．２Ｖとすると、最小電源電圧Ｖｃｃｍｉｎ（Ｖ）は、Ｖｃｃｍｉｎ＝０．２＋３×０．２＝０．８となる。

このように、本実施形態のフリップフロップＤ−ＦＦ１０ａでは、電圧変動のばらつきによるマージン１０％を考えても最小動作電圧を１Ｖ以下にすることができ、携帯端末における無線部の低消費電力化が達成できる。また、動作速度はマスター段１又はスレーブ段２に流れる電流値で決定されるため、低電圧動作させても高速動作を妨げない。

次に、上記フリップフロップＤ−ＦＦ１０ａに適用できる基本論理ゲート回路の各種の例を示す。

上記フリップフロップＤ−ＦＦ１０ａにおいては、基本論理ゲート回路として、例えば、図２に示す入力論理ゲート回路としての２信号入力基本論理ゲート回路２０を用いることが可能である。

この２信号入力基本論理ゲート回路２０は、同図に示すように、電圧Ｖｄｄの電源端とノードＸとの間に接続された抵抗素子Ｒ１と、電圧Ｖｄｄの電源端とノードＹとの間に接続された抵抗素子Ｒ２と、ドレインがノードＸに接続され、ゲートに入力信号Ａが入力され、ソースがノードＮ１に接続されたＮＭＯＳトランジスタＭ１と、ドレインがノードＹに接続され、ゲートに入力信号Ｂが入力され、ソースがノードＮ１に接続されたＮＭＯＳトランジスタＭ２と、ノードＮ１と電圧Ｖｓｓの接地端との間に接続された定電流源ＣＳ１とからなっている。

この２信号入力基本論理ゲート回路２０では、出力ノードＸ・Ｙの論理式は次のようになる。

Ｘ＝−Ａ
Ｙ＝−Ｂ
なお、「−Ｘ」はＸの否定とする。

上記入力信号Ａ・Ｂが互いに相補となる信号である場合、出力ノードＸ・Ｙも相補信号となるので、図２に示した２信号入力基本論理ゲート回路２０は、ＢＵＦ／ＩＮＶ回路として動作する。

また、上記フリップフロップＤ−ＦＦ１０ａに適用できる基本論理ゲート回路として、例えば、図３に示すように、入力論理ゲート回路としての４信号入力基本論理ゲート回路３０を使用することも可能である。

上記４信号入力基本論理ゲート回路３０は、同図に示すように、電圧Ｖｄｄの電源端とノードＸとの間に接続された抵抗素子Ｒ１と、電圧Ｖｄｄの電源端とノードＹとの間に接続された抵抗素子Ｒ２と、ドレインがノードＸに接続され、ゲートに入力信号Ａが入力され、ソースがノードＮ１に接続されたＮＭＯＳトランジスタＭ１と、ドレインがノードＹに接続され、ゲートに入力信号Ｂが入力され、ソースがノードＮ１に接続されたＮＭＯＳトランジスタＭ２と、ドレインがノードＮ１に接続され、ゲートに入力信号Ｃが入力され、ソースがノードＮ２に接続されたＮＭＯＳトランジスタＭ３と、ドレインがノードＹに接続され、ゲートに入力信号Ｄが入力され、ソースがノードＮ２に接続されたＮＭＯＳトランジスタＭ４と、ノードＮ２と電圧Ｖｓｓの接地端との間に接続された定電流源ＣＳ１とを有している。

この４信号入力基本論理ゲート回路３０では、出力ノードＸ・Ｙの論理式は次のようになる。

Ｘ＝−（Ａ・Ｃ）
Ｙ＝−（Ｂ・Ｃ＋Ｄ）
さて、上記入力信号Ａ及び入力信号Ｂとして入力信号ＡＰ及びその相補信号ＡＮを入力するとともに、上記入力信号Ｃ及び入力信号Ｄとして入力信号ＢＰ及びその相補信号ＢＮを入力すると、出力ノードＸ及びＹは下記の通りとなる。

Ｘ＝−（ＡＰ・ＢＰ）
Ｙ＝−（ＡＮ・ＢＰ＋ＢＮ）
＝−（−ＡＰ・ＢＰ＋（−ＢＰ））
＝−（−ＡＰ・ＢＰ）・ＢＰ
＝（ＡＰ＋（−ＢＰ））・ＢＰ
＝ＡＰ・ＢＰ
つまり、出力ノードＸには、入力信号ＡＰと入力信号ＢＰのＮＡＮＤ結果が出力され、出力ノードＹには入力信号ＡＰと入力信号ＢＰとのＡＮＤ結果が出力される。これらの具体的な入出力信号を追記した回路構成図は、図４に示すように、入力論理ゲート回路としての４信号入力基本論理ゲート回路４０として表される。

また、上記入力信号Ａ及び入力信号Ｂとして入力信号ＡＰの相補信号ＡＮ及び入力信号ＡＰを入力すると共に、上記入力信号Ｃ及び入力信号Ｄとして入力信号ＢＰの相補信号ＢＮ及び入力信号ＢＰを入力すると、出力ノードＸ及び出力ノードＹは下記の通りとなる。

Ｘ＝−（ＡＮ・ＢＮ）
＝−（（−ＡＰ）・（−ＢＰ））
＝ＡＰ＋ＢＰ
Ｙ＝−（ＡＰ・ＢＮ＋ＢＰ）
＝−（ＡＰ・（−ＢＰ）＋ＢＰ）
＝（−ＡＰ＋ＢＰ）・（−ＢＰ）
＝（−ＡＰ）・（−ＢＰ）
＝−（ＡＰ＋ＢＰ）
つまり、出力ノードＸには入力信号ＡＰと入力信号ＢＰとのＯＲ結果が出力され、出力ノードＹには入力信号ＡＰと入力信号ＢＰとのＮＯＲ結果出力される。これらの具体的な入出力信号を追記した回路構成図は、図５に示すように、入力論理ゲート回路としての４信号入力基本論理ゲート回路５０として表される。

したがって、図３に示した４信号入力基本論理ゲート回路３０の構成を変更することなく、入力信号の極性を変更するだけで、ＯＲ／ＮＯＲ回路及びＡＮＤ／ＮＡＮＤ回路を構成することができるので、モジュール化することにより設計容易性を高めることができる。

このように、本実施の形態の入力論理ゲート回路としての２信号入力基本論理ゲート回路１０は、図２に示すように、ドレインが第１のノードとしてのノードＸに接続され、ソースが第２のノードとしてのノードＮ１に接続され、ゲート及びウエルに第１の信号としての入力信号Ａを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１と、ドレインが第３のノードとしてのノードＹに接続され、ソースが上記第２のノードとしてのノードＮ１に接続され、ゲート及びウエルに第２の信号としての入力信号Ｂを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ２と、上記ノードＸと電圧Ｖｄｄの電源端との間に接続された第１の抵抗素子としての抵抗素子Ｒ１と、上記ノードＹと上記電源端との間に接続された第２の抵抗素子としての抵抗素子Ｒ２と、上記ノードＮ１と接地端との間に接続された第１の定電流源としての定電流源ＣＳ１とを備えている。

また、本実施の形態の入力論理ゲート回路としての２信号入力基本論理ゲート回路１０では、第２の信号としての入力信号Ｂが、第１の信号としての入力信号Ａの相補信号である。すなわち、図１に示すように、第２の信号としての入力信号Ｂは入力信号ＤＮが入力され、第１の信号としての入力信号Ａは入力信号ＤＰである。したがって、入力信号ＤＮは、入力信号ＤＰの相補信号となっている。

また、本実施の形態の入力論理ゲート回路としての４信号入力基本論理ゲート回路３０は、図３に示すように、ドレインが第１のノードとしてのノードＸに接続され、ソースが第２のノードとしてのノードＮ１に接続され、ゲート及びウエルに第１の信号としての入力信号Ａを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１と、ドレインが第３のノードとしてのノードＹに接続され、ソースが上記ノードＹに接続され、ゲート及びウエルに第２の信号としての入力信号Ｂを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ２と、ドレインが上記ノードＮ１に接続され、ソースが第４のノードとしてのノードＮ２に接続され、ゲート及びウエルに第３の信号としての入力信号Ｃを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ３と、ドレインが上記第３のノードとしてのノードＹに接続され、ソースが上記第４のノードとしてのノードＮ２に接続され、ゲート及びウエルに第４の信号としての入力信号Ｄを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ４と、上記ノードＸと電源端との間に接続された第１の抵抗素子としての抵抗素子Ｒ１と、上記ノードＹと上記電源端との間に接続された第２の抵抗素子としての抵抗素子Ｒ２と、上記ノードＮ２と接地端との間に接続された第１の定電流源としての定電流源ＣＳ１とを備えている。

また、本実施の形態の入力論理ゲート回路としての４信号入力基本論理ゲート回路４０では、図４に示すように、前記第２の信号としての相補信号ＡＮが、前記第１の信号としての入力信号ＡＰの相補信号であり、前記第４の信号としての相補信号ＢＮが前記第３の信号としての入力信号ＢＰの相補信号である。

また、本実施の形態の入力論理ゲート回路としての４信号入力基本論理ゲート回路５０では、図５に示すように、第２の信号としての相補信号ＡＰが、第１の信号としての入力信号ＡＮの相補信号であり、第４の信号としての相補信号ＢＰが第３の信号としての入力信号ＢＮの相補信号である。

また、本実施の形態のフリップフロップＤ−ＦＦ１０ａのラッチ回路としての例えばマスター段１は、図１に示すように、ドレインが第１のノードとしてのノードＭＮに接続され、ソースが第２のノードとしてのノードＮ１に接続され、ゲート及びウエルに第１の信号としての信号ＤＰを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１と、ドレインが第３のノードとしてのノードＭＰに接続され、ソースが上記ノードＮ１に接続され、ゲート及びウエルに上記第１の信号の相補信号である第２の信号としての相補信号ＤＮを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ２と、ドレインが上記第３のノードとしてのノードＭＰに接続され、ソースが第４のノードとしてのノードＮ２に接続され、ゲート及びウエルに第３の信号としての信号ＭＮを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ３と、ドレインが上記第３のノードとしてのノードＭＰに接続され、ソースが上記第４のノードとしてのノードＮ２に接続され、ゲート及びウエルに第３の信号の相補信号である第４の信号としての相補信号ＭＰを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ４と、ドレインが上記第２のノードとしてのノードＮ１に接続され、ソースが第５のノードとしてのノードＮ５に接続され、ゲート及びウエルに第３の信号としてのクロック信号ＣＫＰを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第５のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ９と、ドレインが上記第４のノードとしてのノードＮ２に接続され、ソースが上記第５のノードとしてのノードＮ５に接続され、ゲート及びウエルに上記第３の信号としてのクロック信号ＣＫＰの相補信号である第４の信号としての相補信号ＣＫＮを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第６のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１０と、上記第１のノードとしてのノードＭＮと電源端との間に接続された第１の抵抗素子としての抵抗素子Ｒ１と、上記第３のノードとしてのノードＭＰと上記電源端との間に接続された第２の抵抗素子としての抵抗素子Ｒ２と、上記第５のノードとしてのノードＮ５と接地端との間に接続された第１の定電流源としての定電流源ＣＳ１とを備えている。

また、本実施の形態のフリップフロップＤ−ＦＦ１０ａは、上記ラッチ回路をマスター回路としてのマスター段１及びスレーブ回路としてのスレーブ段２に備え、上記マスター段１の前記第３のノードとしてのノードＭＰに現れる出力信号を上記スレーブ段２の前記第１の信号として入力するとともに、上記マスター段１の前記第１のノードとしてのノードＭＮに現れる出力信号を上記スレーブ段２の前記第３の信号として入力する。

これにより、本実施の形態の２信号入力基本論理ゲート回路２０・３０・４０・５０、フリップフロップＤ−ＦＦ１０ａ及びそれらを備えた携帯端末は、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタを用いている。したがって、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤタイプフリップフロップＤ−ＦＦに代表される電流モード型論理回路を用いたフリップフロップ回路を実現することができる。

また、無線部と低電圧動作のベースバンド部との電源電圧を共有化ができ、電圧変換回路が不要となり、或いはその負荷が軽減される。さらに、これを用いた携帯端末の低消費電力化を図ることができる。

〔実施の形態２〕
本発明の他の実施の形態について図６及び図７に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本実施の形態のフリップフロップ回路としての電流モード型のフリップフロップＤ−ＦＦ１０ｂは、図６に示すように、入力信号Ａ及び入力信号Ｂを入力とするＮＡＮＤ回路と、このＮＡＮＤ回路の出力を入力とするフリップフロップＤ−ＦＦとして構成される。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施の形態のフリップフロップＤ−ＦＦ１０ｂが、図１に示すフリップフロップＤ−ＦＦ１０ａと異なる点は、マスター段１のＭＯＳトランジスタＭ１・Ｍ２の代わりに、４つのＭＯＳトランジスタを用いたことにある。

すなわち、本実施の形態では、ドレインがノードＭＰに接続され、ゲートに入力信号ＡＰが入力され、ソースがノードＮ７に接続されたＮＭＯＳトランジスタＭ１３と、ドレインがノードＭＮに接続され、ゲートに入力信号ＡＰの相補信号ＡＮが入力され、ソースがノードＮ７に接続されたＮＭＯＳトランジスタＭ１４と、ドレインがノードＮ７に接続され、ゲートに入力信号ＢＰが入力され、ソースがノードＮ１に接続されたＮＭＯＳトランジスタＭ１５と、ドレインがノードＭＮに接続され、ゲートに入力信号ＢＰの相補信号ＢＮが入力され、ソースがノードＮ１に接続されたＮＭＯＳトランジスタＭ１６とを備えている。

上記構成のフリップフロップＤ−ＦＦ１０ｂの動作について説明する。

同図に示すように、マスター段１は定電流源ＣＳ１によって常に一定の電流が流れるため、クロック信号ＣＫＰが立ち上がると抵抗素子Ｒ１・Ｒ２、ＭＯＳトランジスタＭ１３〜Ｍ１６からなる差動回路が動作し、ＭＯＳトランジスタＭ３・Ｍ４からなるラッチ回路が非動作になる。入力信号ＡＰ・ＢＰが共にハイレベルの時、ノードＭＰはローレベルになり、入力信号ＡＰ・ＢＰの少なくとも片方がローレベルのとき、すなわち相補信号ＡＮ・ＢＮの少なくとも片方がハイレベルのとき、ノードＭＰはハイレベルになる。

したがって、入力信号ＡＰ・ＢＰのＮＡＮＤ結果（論理積の否定）がマスター段１に取り込まれる。

クロック信号ＣＫＰが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。

同様に、クロック信号ＣＫＰが立ち下がると、抵抗素子Ｒ３・Ｒ４、ＭＯＳトランジスタＭ５・Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７・Ｍ８からなるラッチ回路が非動作になり、ノードＭＰの情報がスレーブ段２に取り込まれる。クロック信号ＣＫＰが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。この場合も、１Ｖ以下の動作電圧で、前記図９に示した論理動作が実現できる。

ここで、上記フリップフロップＤ−ＦＦ１０ｂの応用回路として、図７に示すように、４／５分周回路（プリスケーラ）６０を構成することができる。

上記４／５分周回路６０は、パルススワロー方式のＰＬＬシンセサイザに用いられるものであり、複数個のトグルカウンタと組み合わせることにより、１６／１７分周回路や３２／３３分周回路を構成することができる。

この４／５分周回路６０は、ＮＡＮＤ付フリップフロップＤ−ＦＦ６１・６２、フリップフロップＤ−ＦＦ６３から構成されており、クロック信号としてＣＫ及びその相補信号を入力する。

ＮＡＮＤ付フリップフロップＤ−ＦＦ６２の出力信号Ｑ及びその相補信号と、フリップフロップＤ−ＦＦ６３の出力信号Ｑとその相補信号とを、ＮＡＮＤ付フリップフロップＤ−ＦＦ６１の２入力のＮＡＮＤ入力端子に接続する。

フリップフロップＤ−ＦＦ６３の出力信号Ｑの反転信号であるＱＢ及びその相補信号と、制御信号ＣＴＲＬとその相補信号とを、ＮＡＮＤ付フリップフロップＤ−ＦＦ６２の２入力のＮＡＮＤ入力端子に接続する。

このとき、制御信号ＣＴＲＬの極性によって４分周と５分周を切り替えることができる。

また、ＮＡＮＤ付フリップフロップＤ−ＦＦ６１の出力信号Ｑ及びその相補信号を４／５分周回路６０の出力信号ＰＯＵＴとして出力する。

このように、本実施の形態の４／５分周回路６０では、ＮＡＮＤ付フリップフロップＤ−ＦＦ６１・６２を用いているので、単独のＮＡＮＤ回路及びフリップフロップＤ−ＦＦを用いるよりも消費電流を削減することができる。

また、上記４／５分周回路６０で用いた基本回路ブロックであるフリップフロップＤ−ＦＦ６３及びＮＡＮＤ付フリップフロップＤ−ＦＦ６１・６２は、上述の通り、入出力信号を差動信号として動作するので、雑音耐性の強いプリスケーラを構成することができる。

このように、本実施の形態のフリップフロップＤ−ＦＦ１０ｂにおけるラッチ回路としてマスター段１は、図６に示すように、ドレインが第１のノードとしてのノードＭＰに接続され、ソースが第２のノードとしてのノードＮ７に接続され、ゲート及びウエルに第１の信号としての入力信号ＡＰを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１３と、ドレインが第３のノードとしてのノードＭＮに接続され、ソースが上記第２のノードとしてのノードＮ７に接続され、ゲート及びウエルに上記第１の信号としての入力信号ＡＰの相補信号である第２の信号としての相補信号ＡＮを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１４と、ドレインが上記第２のノードとしてのノードＮ７に接続され、ソースが第４のノードとしてのノードＮ１に接続され、ゲート及びウエルに第３の信号としての信号ＢＰを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１５と、ドレインが上記第３のノードとしてのノードＭＮに接続され、ソースが上記第４のノードとしてのノードＮ１に接続され、ゲート及びウエルに第３の信号としての信号ＢＰの相補信号である第４の信号としての相補信号ＢＮを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１６と、ドレインが上記第１のノードとしてのノードＭＮに接続され、ソースが第５のノードとしてのノードＮ２に接続され、ゲート及びウエルが上記第３のノードとしてのノードＭＮに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第５のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ３と、ドレインが上記第３のノードとしてのノードＭＮに接続され、ソースが上記第５のノードとしてのノードＮ２に接続され、ゲート及びウエルが上記第１のノードとしてのノードＭＰに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第６のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ４と、ドレインが上記第４のノードとしてのノードＮ１に接続され、ソースが第６のノードとしてのノードＮ５に接続され、ゲート及びウエルに第５の信号としてのクロック信号ＣＫＰを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第７のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ９と、ドレインが上記第５のノードとしてのノードＮ２に接続され、ソースが上記第６のノードとしてのノードＮ５に接続され、ゲート及びウエルに上記第５の信号としてのクロック信号ＣＫＰの相補信号である第６の信号としての相補信号ＣＫＮを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第８のＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ１０と、上記第１のノードとしてのノードＭＰと電源端との間に接続された第１の抵抗素子としての抵抗素子Ｒ１と、上記第３のノードとしてのノードＭＮと上記電源端との間に接続された第２の抵抗素子としての抵抗素子Ｒ２と、上記第６のノードとしてのノードＮ５と接地端との間に接続された第１の定電流源としての定電流源ＣＳ１とを備えている。

また、本実施の形態のフリップフロップ回路としてのフリップフロップＤ−ＦＦ１０ｂは、上記ラッチ回路をマスター回路としてのマスター段１として備え、かつ前記図１に示すラッチ回路をスレーブ回路としてのスレーブ段２としてそれぞれ備え、マスター段１の前記第１のノードとしてのノードＭＰに現れる出力信号を上記スレーブ回路としてのスレーブ段２の前記第１の信号として入力すると共に、上記マスター段１の前記第３のノードとしてのノードＭＮに現れる出力信号を上記スレーブ段２の前記第３の信号として入力する。

また、本実施の形態の４／５分周回路６０は、図７に示すように、入力されるクロック信号ＣＫを、予め定めた分周数の組み合わせの内から、切替信号ＣＴＲＬによって切り替えられる分周数となるように分周する。この４／５分周回路６０は、３個のＤタイプのフリップフロップ６１ａ・６３・６２ａと、第１の２入力論理ゲートとしてのＮＡＮＤ６１ｂと、第２の２入力論理ゲートとしてのＮＡＮＤ６２ｂとを備え、第１のＤタイプのフリップフロップとしてのＤタイプのフリップフロップ６１ａにおけるデータ入力端子ＤにはＮＡＮＤ６１ｂの出力端子が接続され、上記Ｄタイプのフリップフロップ６１ａにおける出力端子Ｑは、Ｄタイプのフリップフロップ６３におけるデータ入力端子Ｄに接続され、上記ＮＡＮＤ６１ｂの入力端子には、第２のＤタイプのフリップフロップとしてのＤタイプのフリップフロップ６３における出力端子Ｑと第３のＤタイプのフリップフロップとしてのＤタイプのフリップフロップ６２ａにおける出力端子Ｑとが接続され、第２の２入力論理ゲートとしてのＮＡＮＤ６２ｂには、Ｄタイプのフリップフロップ６３における出力端子ＱＢと上記切替信号ＣＴＲＬとが人力され、第３のＤタイプのフリップフロップとしてのＤタイプのフリップフロップ６２ａにおけるデータ入力端子Ｄには、第２の２入力論理ゲートとしてのＮＡＮＤ６２ｂの出力端子が接続されると共に、上記それぞれの接続が、全て差動信号を用いる接続である。

また、本実施の形態の４／５分周回路６０は、上記図６に示すフリップフロップＤ−ＦＦ１０ｂを、Ｄタイプのフリップフロップ６１ａ及びＮＡＮＤ６１ｂ並びにＤタイプのフリップフロップ６２ａ及びＮＡＮＤ６２ｂとして備えると共に、図１に示すフリップフロップＤ−ＦＦ１０ａを、Ｄタイプのフリップフロップ６３として備える。

また、本実施の形態では、上記フリップフロップＤ−ＦＦ１０ｂ又は４／５分周回路６０を備えている携帯端末をけいせいすることが可能である。

これにより、本実施の形態のフリップフロップＤ−ＦＦ１０ｂ、４／５分周回路６０及びそれらを備えた携帯端末は、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタを用いている。したがって、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤタイプフリップフロップＤ−ＦＦに代表される電流モード型論理回路を用いたフリップフロップ回路を実現することができる。

また、無線部と低電圧動作のベースバンド部との電源電圧を共有化ができ、電圧変換回路が不要となり、或いはその負荷が軽減される。さらに、これを用いた４／５分周回路６０の消費電力を低くすることができ、携帯端末の低消費電力化を図ることができる。

なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、電源の低電圧化を図った例えばＤタイプのフリップフロップＤ−ＦＦに代表される電流モード型の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、携帯端末に適用できる。

本発明におけるフリップフロップＤ−ＦＦの実施の一形態を示す回路図である。 上記フリップフロップＤ−ＦＦに適用される２信号入力基本論理ゲート回路の構成を示す回路図である。 上記フリップフロップＤ−ＦＦに適用される４信号入力基本論理ゲート回路の構成を示す回路図である。 上記フリップフロップＤ−ＦＦに適用される４信号入力基本論理ゲート回路である２入力ＡＮＤ／ＮＡＮＤ回路の構成を示す回路図である。 上記フリップフロップＤ−ＦＦに適用される４信号入力基本論理ゲート回路である２入力ＯＲ／ＮＯＲ回路の構成を示す回路図である。 本発明におけるフリップフロップＤ−ＦＦの他の実施の形態を示す回路図である。 本発明における４／５分周回路の構成を示す回路図である。 従来のフリップフロップＤ−ＦＦの構成を示す回路図である。 上記フリップフロップＤ−ＦＦの動作を説明するためのタイミングチャートである。

符号の説明

１ マスター段（マスター回路）
２ スレーブ段（スレーブ回路）
１０ａ フリップフロップＤ−ＦＦ（フリップフロップ回路）
１０ｂ フリップフロップＤ−ＦＦ（フリップフロップ回路）
２０ ２信号入力基本論理ゲート回路（入力論理ゲート回路）
３０ ４信号入力基本論理ゲート回路（入力論理ゲート回路）
４０ ４信号入力基本論理ゲート回路（入力論理ゲート回路）
５０ ４信号入力基本論理ゲート回路（入力論理ゲート回路）
６０ ４／５分周回路
６１ａ Ｄタイプのフリップフロップ
６２ａ Ｄタイプのフリップフロップ
６３ Ｄタイプのフリップフロップ
Ｍ１〜Ｍ１６ Ｎｃｈ−ＤＴＭＯＳトランジスタ
Ｒ１〜Ｒ４ 抵抗素子
ＣＳ１・ＣＳ２ 定電流源

Claims (11)

1. ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、
   ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、
   上記第１のノードと電源端との間に接続された第１の抵抗素子と、
   上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、
   上記第２のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴とする入力論理ゲート回路。
2. 前記第２の信号が、前記第１の信号の相補信号であることを特徴とする請求項１記載の入力論理ゲート回路。
3. ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、
   ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、
   ドレインが上記第２のノードに接続され、ソースが第４のノードに接続され、ゲート及びウエルに第３の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタと、
   ドレインが上記第３のノードに接続され、ソースが上記第４のノードに接続され、ゲート及びウエルに第４の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタと、
   上記第１のノードと電源端との間に接続された第１の抵抗素子と、
   上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、
   上記第４のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴とする入力論理ゲート回路。
4. 前記第２の信号が、前記第１の信号の相補信号であり、前記第４の信号が前記第３の信号の相補信号であることを特徴とする請求項３記載の入力論理ゲート回路。
5. ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、
   ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに上記第１の信号の相補信号である第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、
   ドレインが上記第３のノードに接続され、ソースが第４のノードに接続され、ゲート及びウエルが上記第１のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタと、
   ドレインが上記第１のノードに接続され、ソースが上記第４のノードに接続され、ゲート及びウエルが上記第３のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタと、
   ドレインが上記第２のノードに接続され、ソースが第５のノードに接続され、ゲート及びウエルに第３の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第５のＭＯＳトランジスタと、
   ドレインが上記第４のノードに接続され、ソースが上記第５のノードに接続され、ゲート及びウエルに上記第３の信号の相補信号である第４の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第６のＭＯＳトランジスタと、
   上記第１のノードと電源端との間に接続された第１の抵抗素子と、
   上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、
   上記第５のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴とするラッチ回路。
6. ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲート及びウエルに第１の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第１のＭＯＳトランジスタと、
   ドレインが第３のノードに接続され、ソースが上記第２のノードに接続され、ゲート及びウエルに上記第１の信号の相補信号である第２の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第２のＭＯＳトランジスタと、
   ドレインが上記第２のノードに接続され、ソースが第４のノードに接続され、ゲート及びウエルに第３の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第３のＭＯＳトランジスタと、
   ドレインが上記第３のノードに接続され、ソースが上記第４のノードに接続され、ゲート及びウエルに第３の信号の相補信号である第４の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第４のＭＯＳトランジスタと、
   ドレインが上記第１のノードに接続され、ソースが第５のノードに接続され、ゲート及びウエルが上記第３のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第５のＭＯＳトランジスタと、
   ドレインが上記第３のノードに接続され、ソースが上記第５のノードに接続され、ゲート及びウエルが上記第１のノードに接続される、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第６のＭＯＳトランジスタと、
   ドレインが上記第４のノードに接続され、ソースが第６のノードに接続され、ゲート及びウエルに第５の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第７のＭＯＳトランジスタと、
   ドレインが上記第５のノードに接続され、ソースが上記第６のノードに接続され、ゲート及びウエルに上記第５の信号の相補信号である第６の信号を入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタからなる第８のＭＯＳトランジスタと、
   上記第１のノードと電源端との間に接続された第１の抵抗素子と、
   上記第３のノードと上記電源端との間に接続された第２の抵抗素子と、
   上記第６のノードと接地端との間に接続された第１の定電流源とを備えていることを特徴とするラッチ回路。
7. 請求項５記載のラッチ回路をマスター回路及びスレーブ回路に備え、
   上記マスター回路の前記第３のノードに現れる出力信号を上記スレーブ回路の前記第１の信号として入力するとともに、
   上記マスター回路の前記第１のノードに現れる出力信号を上記スレーブ回路の前記第３の信号として入力することを特徴とするフリップフロップ回路。
8. 請求項６記載のラッチ回路をマスター回路として備え、かつ請求項５記載のラッチ回路をスレーブ回路としてそれぞれ備え、
   上記マスター回路の前記第１のノードに現れる出力信号を上記スレーブ回路の前記第１の信号として入力すると共に、
   上記マスター回路の前記第３のノードに現れる出力信号を上記スレーブ回路の前記第３の信号として入力することを特徴とするフリップフロップ回路。
9. 入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切り替えられる分周数となるように分周する分周回路において、
   ３個のＤタイプのフリップフロップと、
   第１の２入力論理ゲートと、
   第２の２入力論理ゲートとを備え、
   第１のＤタイプのフリップフロップにおけるデータ入力端子には第１の２入力論理ゲートの出力端子が接続され、
   上記第１のＤタイプのフリップフロップにおける出力端子は、第２のＤタイプのフリップフロップにおけるデータ入力端子に接続され、
   上記第１の２入力論理ゲートの入力端子には、第２のＤタイプのフリップフロップにおける出力端子と第３のＤタイプのフリップフロップにおける出力端子とが接続され、
   第２の２入力論理ゲートには、第２のＤタイプのフリップフロップにおける出力端子と上記切替信号とが人力され、
   第３のＤタイプのフリップフロップにおけるデータ入力端子には、第２の２入力論理ゲートの出力端子が接続されると共に、
   上記それぞれの接続が、全て差動信号を用いる接続であることを特徴とする分周回路。
10. 請求項８記載のフリップフロップ回路を、前記第１のＤタイプのフリップフロップ及び前記第１の２入力論理ゲート並びに前記第３のＤタイプのフリップフロップ及び前記第２の２入力論理ゲートとして備えると共に、
    請求項７記載のフリップフロップ回路を、前記第２のＤタイプのフリップフロップとして備えることを特徴とする請求項９記載の分周回路。
11. 請求項１〜４のいずれか１項に記載の入力論理ゲート回路、請求項５若しくは６記載のラッチ回路、請求項７若しくは８記載のフリップフロップ回路、又は請求項９若しくは１０記載の分周回路を備えていることを特徴とする携帯端末。

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