KR100803368B1 - 주파수 분주기 회로 - Google Patents

주파수 분주기 회로 Download PDF

Info

Publication number
KR100803368B1
KR100803368B1 KR1020060123573A KR20060123573A KR100803368B1 KR 100803368 B1 KR100803368 B1 KR 100803368B1 KR 1020060123573 A KR1020060123573 A KR 1020060123573A KR 20060123573 A KR20060123573 A KR 20060123573A KR 100803368 B1 KR100803368 B1 KR 100803368B1
Authority
KR
South Korea
Prior art keywords
node
control voltage
clock
transistor
terminal
Prior art date
Application number
KR1020060123573A
Other languages
English (en)
Inventor
송택상
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060123573A priority Critical patent/KR100803368B1/ko
Application granted granted Critical
Publication of KR100803368B1 publication Critical patent/KR100803368B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/425—Out-of-phase gating or clocking signals applied to counter stages using bistables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 주파수 분주기 회로는, 타이밍 제어단에 전압 제어 발진기의 출력 클럭을 입력 받고, 포지티브 제어 전압과 네거티브 제어 전압의 제어에 따라 분주 클럭에 대한 래치 동작을 수행하는 제 1 단위 래치 수단; 및 타이밍 제어단에 상기 전압 제어 발진기의 출력 클럭을 입력 받고, 상기 포지티브 제어 전압과 상기 네거티브 제어 전압의 제어에 따라 상기 제 1 단위 래치 수단의 출력 클럭에 대한 래치 동작을 수행하여 상기 분주 클럭을 출력하는 제 2 단위 래치 수단;을 포함하는 것을 특징으로 한다.
주파수 분주기, 제어 전압, 가변 저항

Description

주파수 분주기 회로{Frequency Dividing Circuit}
도 1은 본 발명의 일 실시예에 따른 주파수 분주기의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 1 단위 래치 수단의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 제 1 단위 래치 수단의 상세 구성을 나타낸 회로도,
도 4는 본 발명의 일 실시예에 따른 PLL 회로의 동작을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제 1 단위 래치 수단 20 : 제 2 단위 래치 수단
110 : 가변 저항부 120 : 클럭 구동부
130 : 래치부 140 : 제어부
본 발명은 주파수 분주기 회로에 관한 것으로, 보다 상세하게는 전력 소모를 감소시키는 PLL 회로의 주파수 분주기 회로에 관한 것이다.
일반적으로, 고속으로 동작하는 반도체 집적 회로는 PLL 회로를 사용하여 내부의 클럭을 생성한다. 이를 위해 PLL 회로는 위상 비교기, 차지(Charge) 펌프, 루 프 필터, 전압 제어 발진기 및 주파수 분주기를 구비한다. 상기 위상 비교기는 입력 클럭과 분주 클럭의 위상을 비교하여 제어 신호를 생성하고, 상기 차지 펌프는 상기 제어 신호의 입력에 대응하여 펌핑 전압을 생성하며, 이후 상기 루프 필터는 이를 여과하여 제어 전압을 생성한다. 이 때 상기 제어 전압은 포지티브(Positive) 제어 전압과 네거티브(Negative) 제어 전압으로 이루어지며, 상기 전압 제어 발진기는 이와 같은 제어 전압에 대응하여 출력 클럭을 생성한다.
상기 전압 제어 발진기는 상기 포지티브 제어 전압의 레벨이 높아지고 상기 네거티브 제어 전압의 레벨이 낮아지면 상기 출력 클럭의 주파수를 낮추어 출력하며, 상기 포지티브 제어 전압의 레벨이 낮아지고 상기 네거티브 제어 전압의 레벨이 높아지면 상기 출력 클럭의 주파수를 높여 출력하는 동작을 수행한다. 이후 상기 주파수 분주기는 상기 출력 클럭의 주파수를 소정 비율로 나누어 상기 분주 클럭을 생성하고 이를 상기 위상 비교기에 전달한다.
상기 주파수 분주기는 복수 개의 단위 래치 수단을 구비하여 상기 출력 클럭 및 기준 전압의 제어에 따라 상기 분주 클럭을 피드백 받아 이에 대한 래치 동작을 수행함으로써 그 주파수를 조정하고, 이를 다시 상기 분주 클럭으로서 출력하는 동작을 수행한다. 이 때 상기 주파수 분주기에 구비되는 단위 래치 수단의 수에 따라 상기 주파수 분주기가 상기 출력 클럭의 주파수를 나누는 비율이 결정된다. 예를 들어, 상기 단위 래치 수단이 두 개 구비된 주파수 분주기는 상기 출력 클럭의 주파수를 1/2로 나누는 동작을 수행하고, 상기 단위 래치 수단이 네 개 구비된 주파수 분주기는 상기 출력 클럭의 주파수를 1/4로 나누는 동작을 수행한다.
각각의 단위 래치 수단은 그 내부에 구비된 저항의 저항값과 각 트랜지스터의 캐패시턴스에 따라 그 동작 주파수가 결정된다. 즉, 상기 저항값과 상기 캐패시턴스를 곱한 값인 RC 지연값이 큰 단위 래치 수단은 내부의 각 소자들의 응답 속도가 느리므로, 낮은 주파수 대역에서 동작한다. 마찬가지로, 상기 RC 지연값이 작은 단위 래치 수단은 각 소자들의 응답 속도가 빠르므로, 높은 주파수 대역에서 동작한다.
종래의 기술에 따른 주파수 분주기 회로의 각 단위 래치 수단은 고정적인 저항값과 캐패시턴스를 가지고 있었다. 따라서, 일반적으로 상기 단위 래치 수단의 동작 주파수는 전압 제어 발진기에서 출력되는 출력 클럭의 가용 주파수 대역 중 최고 주파수에 맞춰 설정되었다. 이에 따라 각 단위 래치 수단이 상기 출력 클럭이 갖는 가용 주파수 대역 내에서 어떤 주파수에도 적응할 수 있게 되었지만, 전류가 낭비되는 부작용이 초래되었으며, 특히 상기 주파수 대역 중 최저 주파수를 사용하는 경우 전력 소모가 극대화되었다. 이러한 부작용은 이와 같은 주파수 분주기 회로를 구비하는 PLL 회로 및 이를 이용하는 반도체 집적 회로의 저전력화 구현을 어렵게 하는 요인으로서 작용하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 입력되는 클럭의 주파수에 따라 가변적으로 전류를 소비함으로써 전력 소모를 감소시키고 전력 효율을 향상시키는 주파수 분주기 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 주파수 분주기 회로는, 타이밍 제어단에 전압 제어 발진기의 출력 클럭을 입력 받고, 포지티브 제어 전압과 네거티브 제어 전압의 제어에 따라 분주 클럭에 대한 래치 동작을 수행하는 제 1 단위 래치 수단; 및 타이밍 제어단에 상기 전압 제어 발진기의 출력 클럭을 입력 받고, 상기 포지티브 제어 전압과 상기 네거티브 제어 전압의 제어에 따라 상기 제 1 단위 래치 수단의 출력 클럭에 대한 래치 동작을 수행하여 상기 분주 클럭을 출력하는 제 2 단위 래치 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 주파수 분주기 회로는, 복수 개의 단위 래치 수단을 구비하며, 각각의 상기 단위 래치 수단은, 포지티브 제어 전압의 입력에 대응하여 클럭 구동부 및 래치부로의 전원 공급을 제어하는 가변 저항부; 및 네거티브 제어 전압의 입력에 대응하여 상기 클럭 구동부와 접지단 사이의 전류량을 제어하는 제어부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 주파수 분주기의 구성을 나타낸 블록도로서, 전압 제어 발진기로부터 전달되는 출력 클럭 쌍(clk_out, /clk_out)의 주파수를 2로 나누는 동작을 수행하는 주파수 분주기를 예로 들어 나타낸 것이다. 상기 출력 클럭 쌍(clk_out, /clk_out)의 주파수를 나누는 비율에 따라 도시된 단위 래치 수단의 수는 증가할 수 있다.
도시한 바와 같이, 타이밍 제어단 쌍(CK, /CK)에 상기 출력 클럭 쌍(/clk_out, clk_out)을 각각 입력 받고, 포지티브 제어 전압(Vpcnt)과 네거티브 제어 전압(Vncnt)의 제어에 따라 분주 클럭 쌍(clk_div, /clk_div)에 대한 래치 동작을 수행하는 제 1 단위 래치 수단(10) 및 타이밍 제어단 쌍(CK, /CK)에 상기 출력 클럭 쌍(clk_out, /clk_out)을 각각 입력 받고, 상기 포지티브 제어 전압(Vpcnt)과 상기 네거티브 제어 전압(Vncnt)의 제어에 따라 상기 제 1 단위 래치 수단(10)의 출력 클럭 쌍에 대한 래치 동작을 수행하여 상기 분주 클럭 쌍(clk_div, /clk_div)을 출력하는 제 2 단위 래치 수단(20)을 포함한다.
이 때 상기 출력 클럭 쌍(clk_out, /clk_out)은 상기 제 1 단위 래치 수단(10)의 두 개의 타이밍 제어단(CK, /CK)과 상기 제 2 단위 래치 수단의 두 개의 타이밍 제어단(CK, /CK)에 각각 반대 방향으로 입력된다. 또한 상기 분주 클럭 쌍(clk_div, /clk_div) 중 부 분주 클럭(/clk_div)은 상기 제 1 단위 래치 수단(10)의 정 데이터 입력단(D)에 입력되고, 정 분주 클럭(clk_div)은 부 데이터 입력단(/D)에 입력된다. 그리고 상기 제 1 단위 래치 수단(10)의 정 데이터 출력단(Q)은 상기 제 2 단위 래치 수단(20)의 정 데이터 입력단(D)과 연결되고, 상기 제 1 단위 래치 수단(10)의 부 데이터 출력단(/Q)은 상기 제 2 단위 래치 수단(20)의 부 데이터 입력단(/D)과 연결된다.
이와 같이, 상기 주파수 분주기는 상기 출력 클럭 쌍(clk_out, /clk_out)의 타이밍 제어에 따라 상기 분주 클럭 쌍(clk_div, /clk_div)에 대한 래치 동작을 수행하는 두 개의 단위 래치 수단을 구비함으로써 상기 출력 클럭 쌍(clk_out, /clk_out)에 비해 1/2의 주파수를 갖는 상기 분주 클럭 쌍(clk_div, /clk_div)을 생성한다. 이처럼 상기 주파수 분주기는 내부에 구비되는 단위 래치 수단의 수에 따라 상기 출력 클럭 쌍(clk_out, /clk_out)에 대한 소정 비율의 주파수 분주 동작을 수행한다.
상기 포지티브 제어 전압(Vpcnt)과 상기 네거티브 제어 전압(Vncnt)은 각각의 단위 래치 수단 내부에 존재하는 전류 경로를 제어하는 기능을 수행한다. 즉, 낮은 동작 주파수를 갖는 단위 래치 수단의 경우에는 소정 레벨 이상의 상기 포지티브 제어 전압(Vpcnt)과 상기 소정 레벨 미만의 상기 네거티브 제어 전압(Vncnt)이 내부의 전류 경로의 저항값을 상승시키고, 높은 동작 주파수를 갖는 단위 래치 수단의 경우에는 상기 소정 레벨 미만의 상기 포지티브 제어 전압(Vpcnt)과 상기 소정 레벨 이상의 상기 네거티브 제어 전압(Vncnt)이 내부의 전류 경로의 저항값을 하강시킴으로써, 단위 래치 수단 내부의 전류 경로는 동작 주파수에 따라 가변적인 저항값을 가지게 된다. 그러므로 상기 주파수 분주기는 동작 주파수에 따라 불필요하게 발생하는 전력 낭비를 감소시킬 수 있게 된다.
도 2는 도 1에 도시한 제 1 단위 래치 수단의 구성을 나타낸 블록도로서, 상기 제 1 단위 래치 수단(10)과 상기 제 2 단위 래치 수단(20)의 구성은 동일하므로, 상기 제 1 단위 래치 수단(10)에 대한 설명으로 상기 제 2 단위 래치 수단(20)에 대한 설명을 대체하기 위해 나타낸 것이다.
상기 제 1 단위 래치 수단(10)은, 상기 포지티브 제어 전압(Vpcnt)의 입력에 대응하여 제 1 및 제 2 노드(N1, N2)로의 전원 공급을 제어하는 가변 저항부(110), 타이밍 제어단 쌍(CK, /CK)에 전달되는 상기 출력 클럭 쌍(clk_out, /clk_out)과 데이터 입력단(D, /D)에 전달되는 상기 분주 클럭 쌍(clk_div, /clk_div)의 입력에 대응하여 상기 제 1 및 제 2 노드(N1, N2)의 전위를 제어하고 이를 데이터 출력단(Q, /Q)을 통해 출력하는 클럭 구동부(120), 상기 제 1 및 제 2 노드(N1, N2)의 전위를 래치시키는 래치부(130) 및 상기 네거티브 제어 전압(Vncnt)의 입력에 대응하여 상기 클럭 구동부(120)와 접지단 사이의 전류량을 제어하는 제어부(140)를 포함한다.
이와 같이 구성된 상기 제 1 단위 래치 수단(10)에서 상기 가변 저항부(110)는 상기 포지티브 제어 전압(Vpcnt)의 레벨에 대응되는 저항값을 갖는다. 즉, 상기 주파수 분주기가 낮은 동작 주파수를 가지면 상기 포지티브 제어 전압(Vpcnt)은 제 1 레벨 미만이 되며, 이에 따라 상기 가변 저항부(110)는 제 1 저항값 이상의 저항값을 갖는다. 반면에, 상기 주파수 분주기가 높은 동작 주파수를 가지면 상기 포지티브 제어 전압(Vpcnt)은 상기 제 1 레벨 이상이 되며, 이에 따라 상기 가변 저항부(110)는 상기 제 1 저항값 미만의 저항값을 갖는다.
그리고 상기 클럭 구동부(120)는 상기 출력 클럭 쌍(clk_out, /clk_out)과 상기 분주 클럭 쌍(clk_div, /clk_div)의 입력에 대응하여 상기 제 1 및 제 2 노드(N1, N2)에 형성되는 신호를 각각의 데이터 출력단 쌍(Q, /Q)을 통해 출력하는 기능을 수행한다. 이후, 상기 래치부(130)는 상기 제 1 및 제 2 노드(N1, N2)에 형성된 신호를 저장하는 기능을 수행한다.
상기 제어부(140)는 상기 네거티브 제어 전압(Vncnt)의 레벨에 대응되는 저 항값을 갖는다. 상기 주파수 분주기가 낮은 동작 주파수를 가지면 상기 네거티브 제어 전압(Vncnt)은 제 2 레벨 이상이 되며, 이에 따라 상기 제어부(140)는 제 2 저항값 미만의 저항값을 갖는다. 반면에, 상기 주파수 분주기가 높은 동작 주파수를 가지면 상기 네거티브 제어 전압(Vncnt)은 상기 제 2 레벨 미만이 되며, 이에 따라 상기 제어부(140)는 상기 제 2 저항값 이상의 저항값을 갖는다.
도 3은 도 2에 도시한 제 1 단위 래치 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 가변 저항부(110)는, 게이트 단에 상기 포지티브 제어 전압(Vpcnt)이 인가되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)와 연결되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 포지티브 제어 전압(Vpcnt)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)와 연결되는 제 2 트랜지스터(TR2)를 포함한다.
그리고 상기 클럭 구동부(120)는 게이트 단이 정 데이터 입력단(D)과 연결되고 드레인 단이 상기 제 1 노드(N1)와 연결되며 소스 단이 제 3 노드(N3)와 연결되는 제 3 트랜지스터(TR3), 게이트 단이 부 데이터 입력단(/D)과 연결되고 드레인 단이 상기 제 2 노드(N2)와 연결되며 소스 단이 상기 제 3 노드(N3)와 연결되는 제 4 트랜지스터(TR4), 게이트 단이 정 타이밍 제어단(CK)과 연결되고 드레인 단이 상기 제 3 노드(N3)와 연결되며 소스 단이 제 4 노드(N4)와 연결되는 제 5 트랜지스터(TR5) 및 게이트 단이 부 타이밍 제어단(/CK)과 연결되고 드레인 단이 제 5 노드(N5)와 연결되며 소스 단이 상기 제 4 노드(N4)와 연결되는 제 6 트랜지스 터(TR6)를 포함한다.
또한 상기 래치부(130)는 게이트 단이 상기 제 1 노드(N1)와 연결되고 드레인 단이 상기 제 2 노드(N2)와 연결되며 소스 단이 상기 제 5 노드(N5)와 연결되는 제 7 트랜지스터(TR7) 및 게이트 단이 상기 제 2 노드(N2)와 연결되고 드레인 단이 상기 제 1 노드(N1)와 연결되며 소스 단이 상기 제 5 노드(N5)와 연결되는 제 8 트랜지스터(TR8)를 포함한다.
마지막으로 상기 제어부(140)는 게이트 단에 상기 네거티브 제어 전압(Vncnt)이 인가되고 드레인 단이 상기 제 4 노드(N4)와 연결되며 소스 단이 접지되는 제 9 트랜지스터(TR9)를 포함한다.
상술한 구성을 종합해 보면, 상기 제 1 단위 래치 수단(10)의 타이밍 제어단 쌍(CK, /CK)에는 각각 부 출력 클럭(/clk_out)과 정 출력 클럭(clk_out)이 입력되고, 데이터 입력단 쌍(D, /D)에는 각각 부 분주 클럭(/clk_div)과 정 분주 클럭(clk_div)이 입력된다는 것을 알 수 있다.
또한 상기 제 2 단위 래치 수단(20)의 타이밍 제어단 쌍(CK, /CK)에는 각각 정 출력 클럭(clk_out)과 부 출력 클럭(/clk_out)이 입력되고, 데이터 입력단 쌍(D, /D)에는 각각 상기 제 1 단위 래치 수단(10)의 데이터 출력 단 쌍(Q, /Q)의 출력 신호가 입력되며, 데이터 출력단 쌍(Q, /Q)을 통해 각각 정 분주 클럭(clk_div)과 부 분주 클럭(/clk_div)이 출력된다는 것을 알 수 있다.
여기에서 상기 가변 저항부(110)의 제 1 및 제 2 트랜지스터(TR1, TR2)와 상기 제어부(140)의 상기 제 9 트랜지스터(TR9)는 선형(Linear) 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것이 바람직하다.
상술했던 것과 같이, 상기 주파수 분주기가 소정 주파수 미만의 낮은 동작 주파수를 가지면, 상기 포지티브 제어 전압(Vpcnt)은 상기 제 1 레벨 이상의 레벨을 갖게 되고, 상기 네거티브 제어 전압(Vncnt)은 상기 제 2 레벨 미만의 레벨을 갖게 된다.
상기 가변 저항부(110)의 제 1 및 제 2 트랜지스터(TR1, TR2)의 게이트 단에는 상기 제 1 레벨 이상의 상기 포지티브 제어 전압(Vpcnt)이 인가되므로, 상기 제 1 및 제 2 트랜지스터(TR1, TR2)가 갖는 저항값은 상기 제 1 저항값 이상이 되어 상기 제 1 및 제 2 트랜지스터(TR1, TR2)의 관통 전류량은 감소하게 된다.
이 때 상기 제어부(140)의 제 9 트랜지스터(TR9)의 게이트 단에는 상기 제 2 레벨 미만의 상기 네거티브 제어 전압(Vncnt)이 인가되므로, 상기 제 9 트랜지스터(TR9)가 갖는 저항값은 상기 제 2 저항값 이상이 되어 상기 제 9 트랜지스터(TR9)의 관통 전류량은 감소하게 된다.
즉, 저주파의 동작 주파수를 갖는 주파수 분주기의 각 소자들에는 빠른 응답 속도가 요구되지 않으므로, 전류 소모량이 감소되면서도 적절한 응답 속도를 갖는 주파수 분주기가 구현되는 것이다.
또한 상기 주파수 분주기가 소정 주파수 이상의 높은 동작 주파수를 가지면, 상기 포지티브 제어 전압(Vpcnt)은 상기 제 1 레벨 미만의 레벨을 갖게 되고, 상기 네거티브 제어 전압(Vncnt)은 상기 제 2 레벨 이상의 레벨을 갖게 된다.
이에 따라 상기 가변 저항부(110)의 제 1 및 제 2 트랜지스터(TR1, TR2)가 갖는 저항값은 상기 제 1 저항값 미만이 되어 상기 제 1 및 제 2 트랜지스터(TR1, TR2)의 관통 전류량은 증가하게 된다. 그리고 상기 제어부(140)의 제 9 트랜지스터(TR9)가 갖는 저항값은 상기 제 2 저항값 미만이 되어 상기 제 9 트랜지스터(TR9)의 관통 전류량은 증가하게 된다.
즉, 고주파의 동작 주파수를 갖는 주파수 분주기의 각 소자들에는 빠른 응답 속도가 요구되므로, 어느 정도의 전류 소모를 감수하면서 빠른 응답 속도를 갖는 주파수 분주기가 구현되는 것이다.
이처럼, 본 발명에 따른 주파수 분주기는 동작 주파수에 따라 가변적인 전류 소모량과 응답 속도를 가짐으로써, 전류 소모량을 감소시킬 수 있는 것이다.
도 4는 본 발명의 일 실시예에 따른 PLL 회로의 동작을 설명하기 위한 그래프로서, 본 발명을 구현한 주파수 분주기 회로의 전류 소모량을 시뮬레이션한 결과를 도식화한 것이다.
도면에는 상기 출력 클럭 쌍(clk_out, /clk_out)의 주파수 변화와 이에 따른 전류 소모량이 도시되어 있다. 종래에는 상기 출력 클럭 쌍(clk_out, /clk_out)의 주파수에 관계 없이 1.5mA 정도의 일정한 전류 소모가 발생하였으나, 본 발명이 구현됨으로 인해 상기 출력 클럭 쌍(clk_out, /clk_out)의 주파수 변화와 전류 소모량의 변화가 양의 상관 관계를 갖는 것을 확인할 수 있다. 상기 주파수 분주기의 동작 주파수가 낮을수록 전류 소모 감소 효과는 커지게 된다.
이처럼 본 발명의 주파수 분주기 회로는 가용 주파수 대역 중 최고 주파수에 맞춰 설계되지 않고, 주파수에 따라 가변적인 RC 지연값을 갖도록 설계되어 전류가 낭비되는 부작용을 감소시킨다. 이에 따라 저주파의 동작 주파수를 가질수록 그 전류 소모 감소로 인한 이득을 크게 취할 수 있다는 장점을 가진다. 그러므로, 상기 주파수 분주기 회로를 구비하는 PLL 회로 및 이를 이용하는 반도체 집적 회로의 저전력화 구현을 기술적으로 지원하는 이점이 발생한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 주파수 분주기 회로는, 입력되는 클럭의 주파수에 따라 가변적으로 전류를 소비함으로써 전력 소모를 감소시키고 전력 효율을 향상시키는 효과가 있다.
아울러, 본 발명의 주파수 분주기 회로는, 고주파 대역에서 동작시 각 소자들의 응답 속도에 변화를 주지 않으면서, 저주파 대역에서 동작시 전류 소모를 크게 감소시키는 효과가 있다.

Claims (26)

  1. 타이밍 제어단에 전압 제어 발진기의 출력 클럭을 입력 받고, 포지티브 제어 전압과 네거티브 제어 전압의 제어에 따라 분주 클럭에 대한 래치 동작을 수행하는 제 1 단위 래치 수단; 및
    타이밍 제어단에 상기 전압 제어 발진기의 출력 클럭을 입력 받고, 상기 포지티브 제어 전압과 상기 네거티브 제어 전압의 제어에 따라 상기 제 1 단위 래치 수단의 출력 클럭에 대한 래치 동작을 수행하여 상기 분주 클럭을 출력하는 제 2 단위 래치 수단;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 단위 래치 수단은,
    상기 포지티브 제어 전압의 입력에 대응하여 제 1 및 제 2 노드로의 전원 공급을 제어하는 가변 저항부;
    상기 타이밍 제어단에 전달되는 상기 출력 클럭과 데이터 입력단에 전달되는 상기 분주 클럭의 입력에 대응하여 상기 제 1 및 제 2 노드의 전위를 제어하고 이를 데이터 출력단을 통해 출력하는 클럭 구동부;
    상기 제 1 및 제 2 노드의 전위를 래치시키는 래치부; 및
    상기 네거티브 제어 전압의 입력에 대응하여 상기 클럭 구동부와 접지단 사 이의 전류량을 제어하는 제어부;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  3. 제 2 항에 있어서,
    상기 가변 저항부는 상기 포지티브 제어 전압의 레벨이 증가하면 저항값을 증가시키고, 상기 포지티브 제어 전압의 레벨이 감소하면 저항값을 감소시키는 것을 특징으로 하는 주파수 분주기 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 가변 저항부는,
    게이트 단에 상기 포지티브 제어 전압이 인가되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 포지티브 제어 전압이 인가되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 2 노드와 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터 및 제 2 트랜지스터는 선형 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것을 특징으로 하는 주파수 분주기 회로.
  6. 제 2 항에 있어서,
    상기 클럭 구동부는,
    게이트 단에 상기 분주 클럭이 반전된 형태의 부 분주 클럭이 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 제 3 노드와 연결되는 제 1 트랜지스터;
    게이트 단에 상기 분주 클럭이 입력되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 상기 제 3 노드와 연결되는 제 2 트랜지스터;
    게이트 단에 상기 출력 클럭이 반전된 형태의 부 출력 클럭이 입력되고 드레인 단이 상기 제 3 노드와 연결되며 소스 단이 제 4 노드와 연결되는 제 3 트랜지스터; 및
    게이트 단에 상기 출력 클럭이 입력되고 드레인 단이 제 5 노드와 연결되며 소스 단이 상기 제 4 노드와 연결되는 제 4 트랜지스터;
    를 포함하며, 상기 제 1 노드는 부 데이터 출력단이고 상기 제 2 노드는 정 데이터 출력단인 것을 특징으로 하는 주파수 분주기 회로.
  7. 제 6 항에 있어서,
    상기 래치부는,
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 상기 제 5 노드와 연결되는 제 5 트랜지스터; 및
    게이트 단이 상기 제 2 노드와 연결되고 드레인 단이 상기 제 1 노드와 연결 되며 소스 단이 상기 제 5 노드와 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  8. 제 2 항 또는 제 6 항에 있어서,
    상기 제어부는 상기 네거티브 제어 전압의 레벨이 증가하면 저항값을 감소시키고, 상기 포지티브 제어 전압의 레벨이 감소하면 저항값을 증가시키는 것을 특징으로 하는 주파수 분주기 회로.
  9. 제 8 항에 있어서,
    상기 제어부는 게이트 단에 상기 네거티브 제어 전압이 인가되고 드레인 단이 상기 제 4 노드와 연결되며 소스 단이 접지되는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  10. 제 9 항에 있어서,
    상기 제 5 트랜지스터는 선형 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것을 특징으로 하는 주파수 분주기 회로.
  11. 제 1 항에 있어서,
    상기 제 2 단위 래치 수단은,
    상기 포지티브 제어 전압의 입력에 대응하여 제 1 및 제 2 노드로의 전원 공 급을 제어하는 가변 저항부;
    상기 타이밍 제어단에 전달되는 상기 출력 클럭과 데이터 입력단에 전달되는 상기 제 1 래치 수단의 출력 신호에 대응하여 상기 제 1 및 제 2 노드의 전위를 제어하고 이를 데이터 출력단을 통해 상기 분주 클럭으로서 출력하는 클럭 구동부;
    상기 제 1 및 제 2 노드의 전위를 래치시키는 래치부; 및
    상기 네거티브 제어 전압의 입력에 대응하여 상기 클럭 구동부와 접지단 사이의 전류량을 제어하는 제어부;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  12. 제 11 항에 있어서,
    상기 가변 저항부는 상기 포지티브 제어 전압의 레벨이 증가하면 저항값을 증가시키고, 상기 포지티브 제어 전압의 레벨이 감소하면 저항값을 감소시키는 것을 특징으로 하는 주파수 분주기 회로.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 가변 저항부는,
    게이트 단에 상기 포지티브 제어 전압이 인가되고 소스 단에 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 포지티브 제어 전압이 인가되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 2 노드와 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터 및 제 2 트랜지스터는 선형 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것을 특징으로 하는 주파수 분주기 회로.
  15. 제 11 항에 있어서,
    상기 클럭 구동부는,
    게이트 단에 상기 제 1 단위 래치 수단의 정 데이터 출력단을 통해 출력되는 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 제 3 노드와 연결되는 제 1 트랜지스터;
    게이트 단에 상기 제 1 단위 래치 수단의 부 데이터 출력단을 통해 출력되는 신호가 입력되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 상기 제 3 노드와 연결되는 제 2 트랜지스터;
    게이트 단에 상기 출력 클럭이 입력되고 드레인 단이 상기 제 3 노드와 연결되며 소스 단이 제 4 노드와 연결되는 제 3 트랜지스터; 및
    게이트 단에 상기 출력 클럭이 반전된 형태의 부 출력 클럭이 입력되고 드레인 단이 제 5 노드와 연결되며 소스 단이 상기 제 4 노드와 연결되는 제 4 트랜지스터;
    를 포함하며, 상기 제 1 노드를 통해 상기 분주 클럭의 반전된 형태인 부 분 주 클럭이 출력되고, 상기 제 2 노드를 통해 상기 분주 클럭이 출력되는 것을 특징으로 하는 주파수 분주기 회로.
  16. 제 15 항에 있어서,
    상기 래치부는,
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 상기 제 5 노드와 연결되는 제 5 트랜지스터; 및
    게이트 단이 상기 제 2 노드와 연결되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 상기 제 5 노드와 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  17. 제 11 항 또는 제 15 항에 있어서,
    상기 제어부는 상기 네거티브 제어 전압의 레벨이 증가하면 저항값을 감소시키고, 상기 포지티브 제어 전압의 레벨이 감소하면 저항값을 증가시키는 것을 특징으로 하는 주파수 분주기 회로.
  18. 제 17 항에 있어서,
    상기 제어부는 게이트 단에 상기 네거티브 제어 전압이 인가되고 드레인 단이 상기 제 4 노드와 연결되며 소스 단이 접지되는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  19. 제 16 항에 있어서,
    상기 제 5 트랜지스터는 선형 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것을 특징으로 하는 주파수 분주기 회로.
  20. 복수 개의 단위 래치 수단을 구비하며, 각각의 상기 단위 래치 수단은,
    포지티브 제어 전압의 입력에 대응하여 클럭 구동부 및 래치부로의 전원 공급을 제어하는 가변 저항부; 및
    네거티브 제어 전압의 입력에 대응하여 상기 클럭 구동부와 접지단 사이의 전류량을 제어하는 제어부;
    를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  21. 제 20 항에 있어서,
    상기 가변 저항부는 상기 포지티브 제어 전압의 레벨이 증가하면 저항값을 증가시키고, 상기 포지티브 제어 전압의 레벨이 감소하면 저항값을 감소시키는 것을 특징으로 하는 주파수 분주기 회로.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 가변 저항부는,
    게이트 단에 상기 포지티브 제어 전압이 인가되고 소스 단에 외부 공급전원 이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 포지티브 제어 전압이 인가되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 2 노드와 연결되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 및 제 2 노드는 상기 클럭 구동부와 상기 래치부에 의해 그 전위가 제어되어 상기 제 1 노드는 부 데이터 출력단으로서 작용하고 상기 제 2 노드는 정 데이터 출력단으로서 작용하는 것을 특징으로 하는 주파수 분주기 회로.
  23. 제 22 항에 있어서,
    상기 제 1 트랜지스터 및 제 2 트랜지스터는 선형 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것을 특징으로 하는 주파수 분주기 회로.
  24. 제 20 항에 있어서,
    상기 제어부는 상기 네거티브 제어 전압의 레벨이 증가하면 저항값을 감소시키고, 상기 포지티브 제어 전압의 레벨이 감소하면 저항값을 증가시키는 것을 특징으로 하는 주파수 분주기 회로.
  25. 제 20 항 또는 제 24 항에 있어서,
    상기 제어부는 게이트 단에 상기 네거티브 제어 전압이 인가되고 드레인 단이 상기 클럭 구동부와 연결되며 소스 단이 접지되는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 주파수 분주기 회로.
  26. 제 25 항에 있어서,
    상기 제 3 트랜지스터는 선형 영역에서 동작하도록 그 사이즈가 조정되어 구비되는 것을 특징으로 하는 주파수 분주기 회로.
KR1020060123573A 2006-12-07 2006-12-07 주파수 분주기 회로 KR100803368B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060123573A KR100803368B1 (ko) 2006-12-07 2006-12-07 주파수 분주기 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060123573A KR100803368B1 (ko) 2006-12-07 2006-12-07 주파수 분주기 회로

Publications (1)

Publication Number Publication Date
KR100803368B1 true KR100803368B1 (ko) 2008-02-13

Family

ID=39343246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060123573A KR100803368B1 (ko) 2006-12-07 2006-12-07 주파수 분주기 회로

Country Status (1)

Country Link
KR (1) KR100803368B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967043B1 (ko) 2008-09-23 2010-06-29 삼성전기주식회사 래치 구조를 이용한 주파수 분주기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000261311A (ja) 1999-03-12 2000-09-22 Nec Corp 分周回路
JP2001036350A (ja) 1999-07-16 2001-02-09 Nec Corp ミキサ及び直交ミキサ
JP2006080917A (ja) 2004-09-09 2006-03-23 Sharp Corp 入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000261311A (ja) 1999-03-12 2000-09-22 Nec Corp 分周回路
JP2001036350A (ja) 1999-07-16 2001-02-09 Nec Corp ミキサ及び直交ミキサ
JP2006080917A (ja) 2004-09-09 2006-03-23 Sharp Corp 入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967043B1 (ko) 2008-09-23 2010-06-29 삼성전기주식회사 래치 구조를 이용한 주파수 분주기

Similar Documents

Publication Publication Date Title
JP3360667B2 (ja) 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
US20050258910A1 (en) Voltage controlled oscillator
US7863991B1 (en) Wide range/high speed low power CMOS VCO
US6094105A (en) Oscillator with digital frequency control
US7548104B2 (en) Delay line with delay cells having improved gain and in built duty cycle control and method thereof
JP2010028809A (ja) 位相同期ループの出力ｖｃｏにおいて５０％デューティサイクルを達成するための方法および装置
KR20110002228A (ko) 반도체 장치
US20170324402A1 (en) Power efficient high speed latch circuits and systems
JPH11317647A (ja) 発振器
CN210490799U (zh) 一种SoC内置振荡电路
KR100803368B1 (ko) 주파수 분주기 회로
JP6492442B2 (ja) 電子部品及び情報処理装置
US20070165476A1 (en) Clock signal generating circuit
US8963605B2 (en) Multi-phase clock signal generation circuits
US7135901B2 (en) Data recovery device using a sampling clock with a half frequency of data rate
KR100431999B1 (ko) 자가 조절형 전압 제어 발진기
JP4818173B2 (ja) アナログｄｌｌ回路
US6900684B2 (en) Pulse processing circuit and frequency multiplier circuit
US7834666B2 (en) Voltage divider having varied output levels depending on frequency and PLL including the same
JP6244714B2 (ja) 電子回路
US11641191B2 (en) Ring oscillator circuit
US20160191030A1 (en) Voltage controlled delay circuit and voltage controlled oscillator including the same
KR100845775B1 (ko) Ｐｌｌ 회로
US20150249441A1 (en) Vco with low power, high speed and low jitter

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee