JP3655182B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流スイッチ型（Current Mode Logic：ＣＭＬ）型の半導体集積回路に係わり、特に電源の低電圧化をはかった半導体集積回路に関する。
【０００２】
【従来の技術】
近年、携帯電話等の携帯情報機器の普及に伴い消費電力の少ない半導体チップの要求が高まってきている。携帯情報機器は、通信を行うためのアナログ信号を扱う無線部とアナログ信号をディジタル信号に変換して信号処理を行うベースバンド部からなり、複数の半導体チップが使われている。
【０００３】
ベースバンド部は主に論理ゲートから構成される。論理ゲートの消費電力ＰBBはＰBB＝Ｃ・ＶDD 2・ｆで表される。ここで、Ｃは論理ゲートを構成するＭＯＳトランジスタの寄生容量と真性容量及び配線容量の和、ＶDDは電源電圧、ｆは動作周波数である。動作周波数ｆを一定とすると、消費電力を抑えるためには容量Ｃを減らすか電源電圧ＶDDを下げればよい。Ｃを減らすためには、論理ゲートを構成するＭＯＳトランジスタの数を減らすかトランジスタのゲート幅を小さくすることが有効である。また、消費電力は電源電圧ＶDDの２乗に比例するため、電源電圧を下げることは低消費電力化により有効である。
【０００４】
現在、ベースバンド部のようなディジタル回路の電源電圧は３Ｖ前後が使われているが、上記観点からより低い電源電圧で動作する回路が望まれ、１Ｖ以下で動作する回路が提案されている（例えば、特開平９−５５６５２号公報）。
【０００５】
一方、無線部は常にほぼ一定の電流を流すアナログ回路を中心に構成され、その消費電力ＰRFはＰRF＝Ｉ・ＶDDで表される。ここで、Ｉは回路に流れる電流である。消費電力を抑えるためには電流Ｉを減らすか電源電圧ＶDDを下げればよいが、アナログ回路の場合、電流値は回路の動作速度の他、雑音特性や歪特性で決定されるため、必要以上に電流Ｉを小さくすることはできない。従って、無線部の低消費電力化を図るためには電源電圧を下げる必要がある。
【０００６】
現在、無線部の電源電圧はベースバンド部とほぼ同じ３Ｖ前後が用いられている。無線部とベースバンド部の電源電圧が異なると、例えば電池のような単一電源の場合電圧変換回路が必要になり、変換損失による消費電力の増加及びコストの増加を招く。従って、低消費電力化，低コスト化のためアナログ回路においても、ディジタル回路と同様１Ｖ以下で動作する回路が望まれる。
【０００７】
図１８に、無線部において安定した周波数を発生させるために使われる基本回路（Ｄタイプのフリップフロップ、以下Ｄ−ＦＦ）の従来構成を示す。１はマスター段、２はスレーブ段、３はレベルシフト段、Ｒ１０１〜Ｒ１０８は抵抗、Ｑ１０１〜Ｑ１１８はバイポーラトランジスタである。また、ＣＫ，ＣＫＮは相補型のクロック信号、Ｄ，ＤＮは相補型の入力信号、Ｍ，ＭＮはマスター段１の出力ノード（相補型の出力信号）、Ｓ，ＳＮはスレーブ段２の出力ノード（相補型の出力信号）、Ｙ，ＹＮはレベルシフトされた相補型の出力信号、ＶCCは電源電圧、ＶEEは接地電圧である。
【０００８】
マスター段１はＱ１１３，Ｒ１０５からなる定電流回路、スレーブ段２はＱ１１４，Ｒ１０６からなる定電流回路、レベルシフト段３はＱ１１７，Ｒ１０７，Ｑ１１８，Ｒ１０８からなる定電流回路をそれぞれ有し、共にバイポーラトランジスタのベースには一定電圧ＶBBが加えられ一定の電流Ｉを流す。
【０００９】
次に、この回路の動作をタイミング図を用いて説明する。図１９はクロックＣＫ、入力信号Ｄ、ノードＭ、ノードＳ、出力Ｙのそれぞれの動作波形である。マスター段１ではクロックＣＫが立ち上がると、抵抗Ｒ１０１，Ｒ１０２、トランジスタＱ１０１，Ｑ１０２からなる差動回路が動作し、トランジスタＱ１０３，Ｑ１０４からなるラッチ回路が非動作になるため、入力信号Ｄが取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になり、ラッチ回路が動作するため、取り込まれた信号はラッチされる。
【００１０】
次に、スレーブ段２ではクロックＣＫが立ち下がると、抵抗Ｒ１０３，Ｒ１０４、トランジスタＱ１０５，Ｑ１０６からなる差動回路が動作し、トランジスタＱ１０７，Ｑ１０８からなるラッチ回路が非動作になるため、マスター段１の出力（ノードＭの論理）が取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作するため、取り込まれた信号はラッチされる。また、レベルシフト段３ではスレーブ段２の出力（ノードＳの論理）をバイポーラトランジスタのベースエミッタ間電圧だけ低くした出力信号Ｙを得る。
【００１１】
このように、クロックの立ち上がりで入力信号をマスター段１に取り込み、クロックの立ち下がりでスレーブ段２に送るため、Ｄ−ＦＦでは１周期遅れで入力信号と同じ論理が出力される。なお、電源電圧ＶCCを２．５Ｖ、接地電圧ＶEEを０Ｖ、マスター段１及びスレーブ段２の出力振幅を０．４Ｖを仮定すると、図に示したようにクロックＣＫ及びレベルシフト段の出力は１．３Ｖ〜１．７Ｖ、入力信号Ｄ及びマスター段の出力Ｍは２．１Ｖ〜２．５Ｖとなる。
【００１２】
次に、このようなＤ−ＦＦが動作するための最小の電源電圧を考える。マスター段１及びスレーブ段２は、トランジスタ３段と抵抗２段のカスケード接続になっている。トランジスタが飽和動作しないためにはコレクタ・エミッタ間電圧は最低０．５Ｖ程度必要である。また、動作振幅は雑音余裕を考えると最低０．３Ｖ程度必要なので、負荷抵抗の両端の電圧は０．３Ｖとなる。定電流源の抵抗の両端電圧を０．１Ｖとすると、最小電源電圧ＶCCmin（Ｖ）は、
ＶCCmin＝０．３＋３×０．５＋０．１＝１．９
となる。
【００１３】
【発明が解決しようとする課題】
このように従来のＤ−ＦＦにおいては、マスター段，スレーブ段共にバイポーラトランジスタ３段、抵抗２段のカスケード接続構成になっているため、最小電源電圧は１．９Ｖ程度であり、さらに電圧変動のばらつきによるマージン１０％程度を考えると電源電圧を２．１Ｖ以下にすることは困難であった。その結果、１Ｖ以下で動作するベースバンド部との電源電圧の共有化が難しいという問題があった。また、無線部とベースバンド部の電源電圧が異なると、例えば電池のような単一電源の場合は電圧変換回路が必要になり、変換損失による消費電力の増加及びコストの増加を招くという問題があった。
【００１４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤ−ＦＦに代表される電流スイッチ型の半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
（構成）
本発明の骨子はＳＯＩ（Silicon On Insulator）基板等の上に形成されたＭＯＳトランジスタと抵抗素子と定電流源とでフリップフロップを構成し、ＭＯＳトランジスタのゲート端子だけではなくボディ端子にも信号を与えることにより、低電圧（例えば１Ｖ以下）の電源電圧での動作を可能にすることにある。
【００１６】
即ち本発明は、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートに第１の信号が入力し、ボディに第２の信号が入力する第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが前記第２のノードに接続され、ゲートに第３の信号が入力し、ボディに第４の信号が入力する第２のＭＯＳトランジスタと、前記第２のノードと接地端との間に接続された定電流源と、を具備してなることを特徴とする。
【００１７】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
(1) 絶縁膜上の半導体層を素子形成基板として用い、この基板上に各トランジスタが形成されていること。
(2) 絶縁層上の半導体層は単結晶シリコンであること。
【００１８】
(3) 第１の信号と第３の信号は相補信号であり、第２の信号と第４の信号は同じ信号であること。
(4) 第２の信号と第４の信号は相補信号であり、第１の信号と第３の信号は同じ信号であること。
(5) 第１の信号と第３の信号は相補信号であり、第２の信号と第４の信号は相補信号であること。
【００１９】
(6) 第１，第３の信号は入力信号であり、第２，第４の信号はクロック信号であること。
(7) 半導体集積回路として、Ｄ−ＦＦ，Ｔ−ＦＦ，又は乗算器を構成していること。
【００２０】
また本発明は、絶縁膜上の半導体層を素子形成基板として用いた半導体集積回路であって、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートに第１の信号が入力し、ボディに第２の信号が入力する第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが前記第２のノードに接続され、ゲートに前記第１の信号の相補信号である第３の信号が入力し、ボディに前記第２の信号が入力する第２のＭＯＳトランジスタと、前記第１のノードと電源端との間に接続された第１の抵抗素子と、前記第３のノードと前記電源端との間に接続された第２の抵抗素子と、前記第２のノードと接地端との間に接続された第１の定電流源と、を具備してなることを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
(1) ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートが第３のノードに接続され、ボディに第２の信号の相補信号である第４の信号が入力する第３のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが第２のノードに接続され、ゲートが第１のノードに接続され、ボディに第４の信号が入力する第４のＭＯＳトランジスタとを備えたこと。
【００２２】
(2) ドレインが第４のノードに接続され、ゲートが第１のノードに接続され、ソースが第５のノードに接続された第５のＭＯＳトランジスタと、ドレインが第６のノードに接続され、ゲートが第３のノードに接続され、ソースが第５のノードに接続された第６のＭＯＳトランジスタと、第５のノードと接地端との間に接続された第２の定電流源とを備えたこと。
【００２３】
(3) 上記構成をマスター回路とし、このマスター回路と同様の構成で、第１の信号の代わりに第１のノードに現れる出力信号を入力し、第３の信号の代わりに第３のノードに現れる出力信号を入力するスレーブ回路を備えたこと。
【００２４】
（作用）
本発明によれば、ＭＯＳトランジスタをＳＯＩ基板等の上に形成することにより、トランジスタのボディ領域がトランジスタ毎に分離される。そして、ゲートと共にボディ端子にも信号を与えることで、トランジスタの駆動能力を２つの信号で独立に制御することができる。その結果、フリップフロップを構成するカスケード接続される素子の段数を少なくすることができ、これによって低電圧動作が可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＤ−ＦＦを示す回路構成図である。このＤ−ＦＦは、マスター段１とスレーブ段２の２段構成となっている。
【００２７】
マスター段１において、Ｒ１は電圧ＶDDの電源端とノードＭ（第１のノード）との間に接続された抵抗素子、Ｒ２は電圧ＶDDの電源端とノードＭＮ（第３のノード）との間に接続された抵抗素子、Ｍ１はドレインがノードＭに接続され、ゲートに入力信号Ｄ（第１の信号）が入力し、ソースがノードＥ１（第２のノード）に接続され、ボディにクロックＣＫ（第２の信号）が入力するｎＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、Ｍ２はドレインがノードＭＮに接続され、ゲートに入力信号Ｄの相補信号ＤＮ（第３の信号）が入力し、ソースがノードＥ１に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ（第２のＭＯＳトランジスタ）である。
【００２８】
さらに、Ｍ３はドレインがノードＭに接続され、ゲートがノードＭＮに接続され、ソースがノードＥ１に接続され、ボディにクロックＣＫの相補クロックＣＫＮ（第４の信号）が入力するｎＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、Ｍ４はドレインがノードＭＮに接続され、ゲートがノードＭに接続され、ソースがノードＥ１に接続され、ボディにクロックＣＫＮが入力するｎＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、Ｉ１はノードＥ１と電圧ＶSSの接地端との間に接続された定電流源である。
【００２９】
またスレーブ段２において、Ｒ３は電圧ＶDDの電源端とノードＳとの間に接続された抵抗素子、Ｒ４は電圧ＶDDの電源端とノードＳＮとの間に接続された抵抗素子、Ｍ５はドレインがノードＳに接続され、ゲートがノードＭに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫＮが入力するｎＭＯＳトランジスタ、Ｍ６はドレインがノードＳＮに接続され、ゲートがノードＭＮに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫＮが入力するｎＭＯＳトランジスタである。
【００３０】
さらに、Ｍ７はドレインがノードＳに接続され、ゲートがノードＳＮに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ、Ｍ８はドレインがノードＳＮに接続され、ゲートがノードＳに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ、Ｉ２はノードＥ２と接地電圧ＶSSとの間に接続された定電流源である。
【００３１】
ここで、Ｍ１〜Ｍ８はボディ領域がＭＯＳトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００３２】
図２に、このＤ−ＦＦを表すブロック図を示す。なお、このブロック図において、相補型信号は片側だけのＤ，ＣＫ，Ｓを記している。次に、このＤ−ＦＦの回路動作をタイミング図を用いて説明する。
【００３３】
図３に、クロックＣＫ、入力信号Ｄ、ノードＭ、出力信号であるノードＳの動作波形を示す。マスター段１において、ＭＯＳトランジスタＭ１，Ｍ２のボディにクロックＣＫが入力し、ＭＯＳトランジスタＭ３，Ｍ４のボディにクロックＣＫＮが入力しているため、クロックＣＫがハイレベルの時、ＭＯＳトランジスタＭ１，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも大きくなる。逆に、クロックＣＫがロウレベルの時、ＭＯＳトランジスタＭ１，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも小さくなる。
【００３４】
マスター段１は定電流源Ｉ１によって常に一定の電流が流れるため、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ１，Ｍ２からなる差動回路が動作し、ＭＯＳトランジスタＭ３，Ｍ４からなるラッチ回路が非動作になり、入力信号Ｄがマスター段１に取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。
【００３５】
同様に、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ５，Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７，Ｍ８からなるラッチ回路が非動作になり、ノードＭの情報がスレーブ段２に取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。このように、従来回路と同様の動作を行うことができる。
【００３６】
なお、電源電圧ＶDDを０．８Ｖ、接地電圧ＶSSを０Ｖ、マスター段１及びスレーブ段２の出力振幅を０．４Ｖを仮定すると、図に示したようにクロックＣＫ、入力信号Ｄ、マスター段１の出力Ｍ、スレーブ段２の出力Ｓはいずれも０．４Ｖ〜０．８Ｖとなる。従って、このＤ−ＦＦの出力を別のＤ−ＦＦの入力Ｄ或いはクロックＣＫに入れる場合、レベルシフト回路を使ってレベル変換する必要がないため、従来回路に比べ回路素子数の更なる低減及び低消費電力化が図れる。
【００３７】
次に、抵抗素子Ｒ１〜Ｒ４の具体例を図４に示す。図４（ａ）は、抵抗素子として拡散層抵抗Ｒ或いはポリシリコン抵抗Ｒを用いた例である。ＳＯＩ基板上に作られた拡散層抵抗はバルク基板上に作られた拡散層抵抗に比べ対基板の寄生容量が小さくなるため、高速動作が妨げられ難い。図４（ｂ）は、抵抗素子としてｎＭＯＳトランジスタＭ９を用いた例である。ゲートには電圧ＶGNが加えられ、この電圧とゲート長，ゲート幅を適当に選ぶことによって所望の抵抗値が得られる。また、ゲートをドレインに接続してＭＯＳトランジスタＭ９を常にオン状態にしても良いし、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の抵抗特性を得るようにしても良い。この場合、ＭＯＳトランジスタＭ９はＳＯＩ基板上に作ることが望ましい。
【００３８】
図４（ｃ）は、抵抗素子としてｐＭＯＳトランジスタＭ１０を用いた例である。ゲートには電圧ＶGPが加えられ、この電圧とゲート長，ゲート幅を適当に選ぶことによって所望の抵抗値が得られる。また、ゲートをドレインに接続してＭＯＳトランジスタＭ１０を常にオン状態にしても良いし、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の抵抗特性を得るようにしても良い。この場合、ＭＯＳトランジスタＭ１０はＳＯＩ基板上に作ることが望ましい。
【００３９】
次に、定電流源Ｉ１〜Ｉ２の具体例を図５に示す。図５（ａ）は、定電流源としてｎＭＯＳトランジスタＭ１１を用いた例である。ゲートにはＭＯＳトランジスタＭ１１が飽和動作するような電圧ＶG が加えられる。また、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の定電流特性を得るようにしても良い。この場合、ＭＯＳトランジスタＭ１１はＳＯＩ基板上に作ることが望ましい。図５（ｂ）は、定電流源としてｎＭＯＳトランジスタＭ１２と抵抗Ｒ５を用いた例である。ゲートにはＭＯＳトランジスタＭ１２が飽和動作するような電圧ＶＧが加えられる。また、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の定電流特性を得るようにしても良い。この場合、ＭＯＳトランジスタはＳＯＩ基板上に作ることが望ましい。
【００４０】
図５（ｃ）は、定電流源としてバイポーラトランジスタＱ１を用いた例である。ベースにはトランジスタＱ１が活性動作するような電圧ＶB が加えられる。図５（ｄ）は、定電流源としてバイポーラトランジスタＱ２と抵抗Ｒ６を用いた例である。この例でも、ベースにはトランジスタＱ２が活性動作するような電圧ＶB が加えられる。
【００４１】
次に、Ｄ−ＦＦを用いたＴ−ＦＦの例を示す。図６はそのブロック図であり、Ｄ−ＦＦの出力Ｓが反転入力ＤＮに接続されている。なお、このブロック図において相補型信号は片側だけのＤＮ，ＣＫ，Ｓを記している。
【００４２】
図７に、上記ブロック図の具体的回路構成を示す。Ｄ−ＦＦに対して、出力Ｓが入力ＤＮに、出力ＳＮが入力Ｄに接続されている点を除けば、他の構成は図１と全く同じである。Ｔ−ＦＦはクロックＣＫの周波数を１／２にする分周動作を行う。次に、この分周動作をタイミング図を用いて説明する。
【００４３】
図８に、クロックＣＫ、ノードＭ、出力であるノードＳの動作波形を示す。マスター段１において、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ１，Ｍ２からなる差動回路が動作し、ＭＯＳトランジスタＭ３，Ｍ４からなるラッチ回路が非動作になる。このとき、出力Ｓがハイレベルにあると仮定すると、ノードＭはロウレベルとなる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作するため、ノードＭはロウレベルのままである。
【００４４】
スレーブ段２においては、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ５，Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７，Ｍ８からなるラッチ回路が非動作になる。このとき、ノードＭはハイレベルであるので、差動回路に出力Ｓはロウレベルとなる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作するため、出力Ｓはロウレベルのままである。従って、クロックＣＫが立ち下がる度に出力Ｓの状態が変化し、クロックＣＫの周波数の１／２の周波数の出力Ｓが得られる。
【００４５】
以上示したＤ−ＦＦ或いはＴ−ＦＦはマスター段１とスレーブ段２により構成され、出力信号はスレーブ段２より出力される。いま、複数のＤ−ＦＦ或いはＴ−ＦＦが縦続接続される場合を考えると、この出力信号は次段のクロック信号になる場合がある。例えば、Ｔ−ＦＦ２段を縦続接続して１／４分周器を構成した場合、１段目のＴ−ＦＦの出力が２段目のＴ−ＦＦのクロック信号となる。クロック信号ＣＫはＭＯＳトランジスタのボディに入力しているため、入力インピーダンスが低く、信号レベルが低下することが懸念される。そこでこれを防ぐため、スレーブ段２の出力信号を入力インピーダンスの高いバッファで増幅する。
【００４６】
図９は、バッファとしてソース結合論理回路を用いたＤ−ＦＦである。１はマスター段、２はスレーブ段、４はバッファ段である。マスター段１とスレーブ段２については図１と同様であるため詳しい説明を省略する。
【００４７】
バッファ段４において、Ｒ７は電源電圧ＶDDとノードＺＮとの間に接続された抵抗素子、Ｒ８は電源電圧ＶDDとノードＺとの間に接続された抵抗素子、Ｍ１３はドレインがノードＺＮに接続され、ゲートがノードＳに接続され、ソースがノードＥ３に接続されたｎＭＯＳトランジスタ、Ｍ１４はドレインがノードＺに接続され、ゲートがノードＳＮに接続され、ソースがノードＥ３に接続されたｎＭＯＳトランジスタ、Ｉ３はノードＥ３と接地電圧ＶSSとの間に接続された定電流源である。
【００４８】
なお、抵抗素子Ｒ７及びＲ８の具体例は図４と同じであり、定電流源Ｉ３の具体例は図５と同じである。このＤ−ＦＦにおいても図１と同様の動作をし、次段の入力インピーダンスが低い場合でも信号レベルの低下は起きない。また、スレーブ段２の出力Ｓ，ＳＮを入力ＤＮ，Ｄにそれぞれ接続してＴ−ＦＦが構成できる点も図１と同様である。
【００４９】
次に、このＤ−ＦＦ又はＴ−ＦＦが動作するための最小の電源電圧を考える。抵抗素子として図４（ａ）の抵抗Ｒ、定電流源として図５（ａ）のＭＯＳトランジスタＭ１１を用いた場合を考えると、マスター段１、スレーブ段２共にＭＯＳトランジスタ２段と抵抗１段のカスケード接続になっている。ＭＯＳトランジスタＭ１１が動作するドレイン・ソース間電圧を最低０．３Ｖとし、動作振幅は雑音余裕を考えて最低０．３Ｖとすると、最小電源電圧ＶCCmin（Ｖ）は、
ＶCCmin＝０．３＋２×０．３＝０．９
となる。
【００５０】
このように本実施形態のＤ−ＦＦ或いはＴ−ＦＦは、電圧変動のばらつきによるマージン１０％を考えても最小動作電圧を１Ｖ以下にすることができ、携帯情報機器における無線部の低消費電力化が達成できる。また、動作速度はマスター段１或いはスレーブ段２に流れる電流値で決定されるため、低電圧動作させても高速動作を妨げない。
【００５１】
なお、本実施形態において最小電源電圧を低くできる理由は次の通りである。即ち本実施形態では、ＳＯＩ基板の上にＭＯＳトランジスタを形成し、各々のＭＯＳトランジスタのボディ領域にクロック信号を与えてその駆動能力を制御することにより、電源端から接地端への素子の段数を減らすことができる。これは、前記図１８に示した従来回路をＭＯＳトランジスタで構成したものに対して、第３段目のトランジスタＱ１０９，１１０，１１１，１１２に相当するＭＯＳトランジスタを無くしたことに相当する。つまり、電源端から接地端へのカスケード段数を１段減らすことができ、これにより最小電源電圧を低くすることができるのである。
【００５２】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係わるＤ−ＦＦを示す回路構成図である。なお、図１と同一部分には同一符号を付し、その詳しい説明を省略する。
【００５３】
本実施形態は、基本的には図１の回路と同じ構成であるが、ゲート及びボディに与える信号が図１の回路とは逆になっている。即ち、ゲート側に信号Ｄ，ＤＮではなくクロックＣＫ，ＣＫＮが入力され、ボディ側にクロックＣＫ，ＣＫＮではなく信号Ｄ，ＤＮが入力されるようになっている。
【００５４】
スレーブ段１において、Ｍ２１はドレインがノードＭに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２１に接続され、ボディに入力信号Ｄが入力するｎＭＯＳトランジスタ、Ｍ２２はドレインがノードＭＮに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２１に接続され、ボディに入力信号ＤＮが入力するｎＭＯＳトランジスタ、Ｍ２３はドレインがノードＭに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２１に接続され、ボディがノードＭＮに接続されるｎＭＯＳトランジスタ、Ｍ２４はドレインがノードＭＮに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２１に接続され、ボディがノードＭに接続されるｎＭＯＳトランジスタである。
【００５５】
またスレーブ段２において、Ｍ２５はドレインがノードＳに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２２に接続され、ボディがノードＭに接続されるｎＭＯＳトランジスタ、Ｍ２６はドレインがノードＳＮに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２２に接続され、ボディがノードＭＮに接続されるｎＭＯＳトランジスタ、Ｍ２７はドレインがノードＳに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２２に接続され、ボディがノードＳＮに接続されたｎＭＯＳトランジスタ、Ｍ２８はドレインがノードＳＮに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２２に接続され、ボディがノードＳに接続されたｎＭＯＳトランジスタである。
【００５６】
なお、Ｍ２１〜Ｍ２８はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００５７】
次に、このＤ−ＦＦの動作を説明する。マスター段１において、ＭＯＳトランジスタＭ２１，Ｍ２２のゲートにクロックＣＫが入力し、ＭＯＳトランジスタＭ２３，Ｍ２４のゲートにクロックＣＫＮが入力しているため、クロックＣＫがハイレベルの時、ＭＯＳトランジスタＭ２１，Ｍ２２の駆動能力はＭＯＳトランジスタＭ２３，Ｍ２４のそれよりも大きくなる。逆に、クロックＣＫがロウレベルの時、ＭＯＳトランジスタＭ２１，Ｍ２２の駆動能力はＭＯＳトランジスタＭ２３，Ｍ２４のそれよりも小さくなる。
【００５８】
マスター段１は定電流源Ｉ１によって常に一定の電流が流れるため、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ２１，Ｍ２２からなる差動回路が動作し、ＭＯＳトランジスタＭ２３，Ｍ２４からなるラッチ回路が非動作になり、入力信号Ｄがマスター段１に取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。
【００５９】
同様に、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ２５，Ｍ２６からなる差動回路が動作し、ＭＯＳトランジスタＭ２７，Ｍ２８からなるラッチ回路が非動作になり、ノードＭの情報がスレーブ段２に取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。このように、第１の実施形態と同様の動作を行うことができる。また、スレーブ段２の出力Ｓ，ＳＮを入力ＤＮ，Ｄにそれぞれ接続してＴ−ＦＦが構成できる点も第１の実施形態と同様である。
【００６０】
この実施形態においても、バッファを加えて次段の入力インピーダンスが低い場合でも信号レベルの低下させないようにしてもよい。図１１は、バッファ段４として図９と同様のソース結合論理回路を用いたＤ−ＦＦである。Ｔ−ＦＦを構成する場合は、バッファ段の出力Ｚ，ＺＮを入力ＤＮ，Ｄにそれぞれ接続すればスレーブ段２の出力信号レベルの低下が防げる。
【００６１】
図１０或いは図１１において、マスター段１の出力がスレーブ段２のＭＯＳトランジスタのボディに入力していることから、マスター段１の信号レベルが低下することが懸念される。そこでこれを防ぐため、マスター段１の出力信号を入力インピーダンスの高いバッファで増幅し、これをスレーブ段に入力しても良い。
【００６２】
図１２は、このようなＤ−ＦＦの例である。１はマスター段、２はスレーブ段、４はスレーブ段の出力低下を防ぐバッファ段、５はマスター段の出力低下を防ぐバッファ段である。マスター段１，スレーブ段２，バッファ段４については、図１１と同様であるため詳しい説明を省略する。バッファ段５は、バッファ段４と同様にソース結合論理回路を用いたものである。
【００６３】
バッファ段５において、Ｒ９は電源電圧ＶDDとノードＸＮとの間に接続された抵抗素子、Ｒ１０は電源電圧ＶDDとノードＸとの間に接続された抵抗素子、Ｍ２９はドレインがノードＸＮに接続され、ゲートがノードＭに接続され、ソースがノードＥ４に接続されたｎＭＯＳトランジスタ、Ｍ３０はドレインがノードＸに接続され、ゲートがノードＭＮに接続され、ソースがノードＥ４に接続されたｎＭＯＳトランジスタ、Ｉ４はノードＥ４と接地電圧ＶSSとの間に接続された定電流源である。なお、抵抗素子Ｒ９及びＲ１０の具体例は図４と同じであり、定電流源Ｉ４の具体例は図５と同じである。
【００６４】
このＤ−ＦＦにおいても図１と同様の動作をし、マスター段１及びスレーブ段２の出力信号レベルの低下は起きない。また、バッファ段４の出力Ｚ，ＺＮを入力ＤＮ，Ｄにそれぞれ接続してＴ−ＦＦが構成できる点も図１１と同様である。
【００６５】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わる半導体集積回路を示すブロック図である。この回路は、信号Ｄ１とＤ２が入力するＯＲ回路とこのＯＲ回路の出力が入力するＤ−ＦＦで構成される。なお、このブロック図において相補型信号は片側だけを記している。
【００６６】
図１４は、図１３に示したブロック図の具体的回路構成を示す図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６７】
本実施形態が、図１の回路と異なる点は、マスター段１のＭＯＳトランジスタＭ１の代わりに２つのＭＯＳトランジスタを用いたことにある。Ｍ１５はドレインがノードＭに接続され、ゲートに入力信号Ｄ１が入力し、ソースがノードＥ１に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ、Ｍ１６はドレインがノードＭＮに接続され、ゲートに入力信号Ｄ２が入力し、ソースがノードＥ１に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタである。
【００６８】
なお、Ｍ２〜Ｍ８，Ｍ１５，Ｍ１６はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。また、入力信号ＤＮは入力信号Ｄ１或いはＤ２のハイレベルとロウレベルの間の一定電位に設定しておくことが望ましい。
【００６９】
次に、この回路の動作を説明する。図１５にクロックＣＫ、入力Ｄ１，Ｄ２，ＤＮ、ノードＭ、出力であるノードＳの動作波形を示す。マスター段１において、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２のボディにクロックＣＫが入力し、ＭＯＳトランジスタＭ３，Ｍ４のボディにクロックＣＫＮが入力しているため、クロックＣＫがハイレベルの時、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも大きくなる。逆に、クロックＣＫがロウレベルの時、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも小さくなる。
【００７０】
マスター段１は定電流源Ｉ１によって常に一定の電流が流れるため、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２からなる差動回路が動作し、ＭＯＳトランジスタＭ３，Ｍ４からなるラッチ回路が非動作になる。入力信号Ｄ１，Ｄ２が共にロウレベルの時、ノードＭはハイレベルになり、Ｄ１，Ｄ２の少なくとも片方がハイレベルの時、ノードＭはロウレベルになる。従って、入力信号Ｄ１とＤ２の論理和がマスター段１に取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。
【００７１】
同様に、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ５，Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７，Ｍ８からなるラッチ回路が非動作になり、ノードＭの情報がスレーブ段２に取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。この場合も、１Ｖ以下の動作電圧で図１３に示した論理動作が実現できる。
【００７２】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係わる乗算器を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７３】
Ｍ３１はドレインがノードＯに接続され、ゲートに信号Ｓ１が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ２が入力するｎＭＯＳトランジスタ、Ｍ３２はドレインがノードＢＯに接続され、ゲートに信号Ｓ３が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ４が入力するｎＭＯＳトランジスタである。なお、Ｍ３１〜Ｍ３２はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００７４】
次に、この回路の動作を説明する。ＭＯＳトランジスタ３１に流れるドレイン電流はゲートに入力する信号Ｓ１とボディに入力する信号Ｓ２によって変調を受け、出力Ｏにはこれらの信号の乗算成分Ｓ１・Ｓ２が出力する。同様に、ＭＯＳトランジスタ３２に流れるドレイン電流はゲートに入力する信号Ｓ３とボディに入力する信号Ｓ４によって変調を受け、出力ＢＯにはこれらの信号の乗算成分Ｓ３・Ｓ４が出力する。信号Ｓ３は信号Ｓ１の相補信号であり、信号Ｓ４は信号Ｓ２の相補信号であると仮定すると、出力ＢＯは出力Ｏの相補信号出力となる。
【００７５】
電流スイッチ型の回路構成により、これらの出力信号は増幅されて出力される。また、信号Ｓ２と信号Ｓ４の直流バイアス電圧に差を付けることで、ＭＯＳトランジスタＭ３１とＭＯＳトランジスタＭ３２のしきい値電圧のバラツキに対する補正を行うこともできる。
【００７６】
図１７は、図１６と同様の動作を行う他の乗算器の回路図である。Ｍ３３はドレインがノードＯに接続され、ゲートに信号Ｓ１が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ２が入力するｎＭＯＳトランジスタ、Ｍ３４はドレインがノードＢＯに接続され、ゲートに信号Ｓ３が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ２が入力するｎＭＯＳトランジスタ、Ｍ３５はドレインがノードＯに接続され、ゲートに信号Ｓ３が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ４が入力するｎＭＯＳトランジスタ、Ｍ３６はドレインがノードＢＯに接続され、ゲートに信号Ｓ１が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ４が入力するｎＭＯＳトランジスタである。
【００７７】
なお、Ｍ３３〜Ｍ３６はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００７８】
ここで、信号Ｓ３は信号Ｓ１の相補信号であり、信号Ｓ４は信号Ｓ２の相補信号であると仮定すると、出力ＢＯは出力Ｏの相補信号出力となる。この回路においても出力Ｏ、ＢＯには入力信号Ｓ１とＳ３の乗算成分が増幅されて出力する。
【００７９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１及び第３の実施形態ではクロック信号がボディに入力する例、第２の実施形態ではクロック信号がゲートに入力する例を示したが、これらを適宜組み合わせることも可能である。例えば、差動回路を構成するＭＯＳトランジスタはクロック信号をボディに入力し、ラッチ回路を構成するＭＯＳトランジスタはクロック信号をゲートに入力するようにしても良いし、逆に差動回路を構成するＭＯＳトランジスタはクロック信号をゲートに入力し、ラッチ回路を構成するＭＯＳトランジスタはクロック信号をボディに入力するようにしても本発明は有効である。
【００８０】
また、実施形態ではＳＯＩ基板を用いたが、絶縁膜上にシリコン以外の半導体層を形成した基板であっても用いることが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００８１】
【発明の効果】
以上詳述したように本発明によれば、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤ−ＦＦに代表される電流スイッチ型の半導体集積回路を実現することができる。従って、無線部と低電圧動作のベースバンド部との電源電圧を共有化ができ、電圧変換回路が不要あるいはその負荷が軽減される。また、これを用いたプリスケーラ及びミキサの消費電力を低くすることができ、携帯情報機器の低消費電力化をはかることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＤ−ＦＦを示す回路構成図。
【図２】図１のＤ−ＦＦのブロック図。
【図３】図１のＤ−ＦＦの動作を説明するためのタイミング図。
【図４】図１のＤ−ＦＦに用いた抵抗素子の具体例を示す図。
【図５】図１のＤ−ＦＦに用いた定電流源の具体例を示す図。
【図６】第１の実施形態に係わるＴ−ＦＦを示すブロック図。
【図７】図６のＴ−ＦＦの具体的回路構成を示す図。
【図８】図７のＴ−ＦＦの動作を説明するためのタイミング図。
【図９】第１の実施形態に係わるＤ−ＦＦの他の例を示す回路構成図。
【図１０】第２の実施形態に係わるＤ−ＦＦを示す回路構成図。
【図１１】第２の実施形態に係わるＤ−ＦＦの他の例を示す回路構成図。
【図１２】第２の実施形態に係わるＤ−ＦＦの更に他の例を示す回路構成図。
【図１３】第３の実施形態に係わるＯＲゲート付Ｄ−ＦＦを示すブロック図。
【図１４】図１３のＤ−ＦＦの具体的回路構成を示す図。
【図１５】図１４のＤ−ＦＦの動作を説明するためのタイミング図。
【図１６】第４の実施形態に係わる乗算器を示す回路構成図。
【図１７】第４の実施形態に係わる乗算器の他の例を示す回路構成図。
【図１８】従来のＤ−ＦＦを示す回路構成図。
【図１９】図１８のＤ−ＦＦの動作を説明するためのタイミング図。
【符号の説明】
１…マスター段
２…スレーブ段
３…レベルシフト段
４，５…バッファ
Ｍ１〜Ｍ１６、Ｍ２１〜Ｍ３６…ＭＯＳトランジスタ
Ｒ１〜Ｒ８…抵抗素子
Ｉ１〜Ｉ４…定電流源
Ｒ，Ｒ１０２〜Ｒ１０８…抵抗
Ｑ１〜Ｑ２，Ｑ１０１〜Ｑ１１８…バイポーラトランジスタ
【発明の属する技術分野】
本発明は、電流スイッチ型（Current Mode Logic：ＣＭＬ）型の半導体集積回路に係わり、特に電源の低電圧化をはかった半導体集積回路に関する。
【０００２】
【従来の技術】
近年、携帯電話等の携帯情報機器の普及に伴い消費電力の少ない半導体チップの要求が高まってきている。携帯情報機器は、通信を行うためのアナログ信号を扱う無線部とアナログ信号をディジタル信号に変換して信号処理を行うベースバンド部からなり、複数の半導体チップが使われている。
【０００３】
ベースバンド部は主に論理ゲートから構成される。論理ゲートの消費電力ＰBBはＰBB＝Ｃ・ＶDD 2・ｆで表される。ここで、Ｃは論理ゲートを構成するＭＯＳトランジスタの寄生容量と真性容量及び配線容量の和、ＶDDは電源電圧、ｆは動作周波数である。動作周波数ｆを一定とすると、消費電力を抑えるためには容量Ｃを減らすか電源電圧ＶDDを下げればよい。Ｃを減らすためには、論理ゲートを構成するＭＯＳトランジスタの数を減らすかトランジスタのゲート幅を小さくすることが有効である。また、消費電力は電源電圧ＶDDの２乗に比例するため、電源電圧を下げることは低消費電力化により有効である。
【０００４】
現在、ベースバンド部のようなディジタル回路の電源電圧は３Ｖ前後が使われているが、上記観点からより低い電源電圧で動作する回路が望まれ、１Ｖ以下で動作する回路が提案されている（例えば、特開平９−５５６５２号公報）。
【０００５】
一方、無線部は常にほぼ一定の電流を流すアナログ回路を中心に構成され、その消費電力ＰRFはＰRF＝Ｉ・ＶDDで表される。ここで、Ｉは回路に流れる電流である。消費電力を抑えるためには電流Ｉを減らすか電源電圧ＶDDを下げればよいが、アナログ回路の場合、電流値は回路の動作速度の他、雑音特性や歪特性で決定されるため、必要以上に電流Ｉを小さくすることはできない。従って、無線部の低消費電力化を図るためには電源電圧を下げる必要がある。
【０００６】
現在、無線部の電源電圧はベースバンド部とほぼ同じ３Ｖ前後が用いられている。無線部とベースバンド部の電源電圧が異なると、例えば電池のような単一電源の場合電圧変換回路が必要になり、変換損失による消費電力の増加及びコストの増加を招く。従って、低消費電力化，低コスト化のためアナログ回路においても、ディジタル回路と同様１Ｖ以下で動作する回路が望まれる。
【０００７】
図１８に、無線部において安定した周波数を発生させるために使われる基本回路（Ｄタイプのフリップフロップ、以下Ｄ−ＦＦ）の従来構成を示す。１はマスター段、２はスレーブ段、３はレベルシフト段、Ｒ１０１〜Ｒ１０８は抵抗、Ｑ１０１〜Ｑ１１８はバイポーラトランジスタである。また、ＣＫ，ＣＫＮは相補型のクロック信号、Ｄ，ＤＮは相補型の入力信号、Ｍ，ＭＮはマスター段１の出力ノード（相補型の出力信号）、Ｓ，ＳＮはスレーブ段２の出力ノード（相補型の出力信号）、Ｙ，ＹＮはレベルシフトされた相補型の出力信号、ＶCCは電源電圧、ＶEEは接地電圧である。
【０００８】
マスター段１はＱ１１３，Ｒ１０５からなる定電流回路、スレーブ段２はＱ１１４，Ｒ１０６からなる定電流回路、レベルシフト段３はＱ１１７，Ｒ１０７，Ｑ１１８，Ｒ１０８からなる定電流回路をそれぞれ有し、共にバイポーラトランジスタのベースには一定電圧ＶBBが加えられ一定の電流Ｉを流す。
【０００９】
次に、この回路の動作をタイミング図を用いて説明する。図１９はクロックＣＫ、入力信号Ｄ、ノードＭ、ノードＳ、出力Ｙのそれぞれの動作波形である。マスター段１ではクロックＣＫが立ち上がると、抵抗Ｒ１０１，Ｒ１０２、トランジスタＱ１０１，Ｑ１０２からなる差動回路が動作し、トランジスタＱ１０３，Ｑ１０４からなるラッチ回路が非動作になるため、入力信号Ｄが取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になり、ラッチ回路が動作するため、取り込まれた信号はラッチされる。
【００１０】
次に、スレーブ段２ではクロックＣＫが立ち下がると、抵抗Ｒ１０３，Ｒ１０４、トランジスタＱ１０５，Ｑ１０６からなる差動回路が動作し、トランジスタＱ１０７，Ｑ１０８からなるラッチ回路が非動作になるため、マスター段１の出力（ノードＭの論理）が取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作するため、取り込まれた信号はラッチされる。また、レベルシフト段３ではスレーブ段２の出力（ノードＳの論理）をバイポーラトランジスタのベースエミッタ間電圧だけ低くした出力信号Ｙを得る。
【００１１】
このように、クロックの立ち上がりで入力信号をマスター段１に取り込み、クロックの立ち下がりでスレーブ段２に送るため、Ｄ−ＦＦでは１周期遅れで入力信号と同じ論理が出力される。なお、電源電圧ＶCCを２．５Ｖ、接地電圧ＶEEを０Ｖ、マスター段１及びスレーブ段２の出力振幅を０．４Ｖを仮定すると、図に示したようにクロックＣＫ及びレベルシフト段の出力は１．３Ｖ〜１．７Ｖ、入力信号Ｄ及びマスター段の出力Ｍは２．１Ｖ〜２．５Ｖとなる。
【００１２】
次に、このようなＤ−ＦＦが動作するための最小の電源電圧を考える。マスター段１及びスレーブ段２は、トランジスタ３段と抵抗２段のカスケード接続になっている。トランジスタが飽和動作しないためにはコレクタ・エミッタ間電圧は最低０．５Ｖ程度必要である。また、動作振幅は雑音余裕を考えると最低０．３Ｖ程度必要なので、負荷抵抗の両端の電圧は０．３Ｖとなる。定電流源の抵抗の両端電圧を０．１Ｖとすると、最小電源電圧ＶCCmin（Ｖ）は、
ＶCCmin＝０．３＋３×０．５＋０．１＝１．９
となる。
【００１３】
【発明が解決しようとする課題】
このように従来のＤ−ＦＦにおいては、マスター段，スレーブ段共にバイポーラトランジスタ３段、抵抗２段のカスケード接続構成になっているため、最小電源電圧は１．９Ｖ程度であり、さらに電圧変動のばらつきによるマージン１０％程度を考えると電源電圧を２．１Ｖ以下にすることは困難であった。その結果、１Ｖ以下で動作するベースバンド部との電源電圧の共有化が難しいという問題があった。また、無線部とベースバンド部の電源電圧が異なると、例えば電池のような単一電源の場合は電圧変換回路が必要になり、変換損失による消費電力の増加及びコストの増加を招くという問題があった。
【００１４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤ−ＦＦに代表される電流スイッチ型の半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
（構成）
本発明の骨子はＳＯＩ（Silicon On Insulator）基板等の上に形成されたＭＯＳトランジスタと抵抗素子と定電流源とでフリップフロップを構成し、ＭＯＳトランジスタのゲート端子だけではなくボディ端子にも信号を与えることにより、低電圧（例えば１Ｖ以下）の電源電圧での動作を可能にすることにある。
【００１６】
即ち本発明は、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートに第１の信号が入力し、ボディに第２の信号が入力する第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが前記第２のノードに接続され、ゲートに第３の信号が入力し、ボディに第４の信号が入力する第２のＭＯＳトランジスタと、前記第２のノードと接地端との間に接続された定電流源と、を具備してなることを特徴とする。
【００１７】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
(1) 絶縁膜上の半導体層を素子形成基板として用い、この基板上に各トランジスタが形成されていること。
(2) 絶縁層上の半導体層は単結晶シリコンであること。
【００１８】
(3) 第１の信号と第３の信号は相補信号であり、第２の信号と第４の信号は同じ信号であること。
(4) 第２の信号と第４の信号は相補信号であり、第１の信号と第３の信号は同じ信号であること。
(5) 第１の信号と第３の信号は相補信号であり、第２の信号と第４の信号は相補信号であること。
【００１９】
(6) 第１，第３の信号は入力信号であり、第２，第４の信号はクロック信号であること。
(7) 半導体集積回路として、Ｄ−ＦＦ，Ｔ−ＦＦ，又は乗算器を構成していること。
【００２０】
また本発明は、絶縁膜上の半導体層を素子形成基板として用いた半導体集積回路であって、ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートに第１の信号が入力し、ボディに第２の信号が入力する第１のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが前記第２のノードに接続され、ゲートに前記第１の信号の相補信号である第３の信号が入力し、ボディに前記第２の信号が入力する第２のＭＯＳトランジスタと、前記第１のノードと電源端との間に接続された第１の抵抗素子と、前記第３のノードと前記電源端との間に接続された第２の抵抗素子と、前記第２のノードと接地端との間に接続された第１の定電流源と、を具備してなることを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
(1) ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートが第３のノードに接続され、ボディに第２の信号の相補信号である第４の信号が入力する第３のＭＯＳトランジスタと、ドレインが第３のノードに接続され、ソースが第２のノードに接続され、ゲートが第１のノードに接続され、ボディに第４の信号が入力する第４のＭＯＳトランジスタとを備えたこと。
【００２２】
(2) ドレインが第４のノードに接続され、ゲートが第１のノードに接続され、ソースが第５のノードに接続された第５のＭＯＳトランジスタと、ドレインが第６のノードに接続され、ゲートが第３のノードに接続され、ソースが第５のノードに接続された第６のＭＯＳトランジスタと、第５のノードと接地端との間に接続された第２の定電流源とを備えたこと。
【００２３】
(3) 上記構成をマスター回路とし、このマスター回路と同様の構成で、第１の信号の代わりに第１のノードに現れる出力信号を入力し、第３の信号の代わりに第３のノードに現れる出力信号を入力するスレーブ回路を備えたこと。
【００２４】
（作用）
本発明によれば、ＭＯＳトランジスタをＳＯＩ基板等の上に形成することにより、トランジスタのボディ領域がトランジスタ毎に分離される。そして、ゲートと共にボディ端子にも信号を与えることで、トランジスタの駆動能力を２つの信号で独立に制御することができる。その結果、フリップフロップを構成するカスケード接続される素子の段数を少なくすることができ、これによって低電圧動作が可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＤ−ＦＦを示す回路構成図である。このＤ−ＦＦは、マスター段１とスレーブ段２の２段構成となっている。
【００２７】
マスター段１において、Ｒ１は電圧ＶDDの電源端とノードＭ（第１のノード）との間に接続された抵抗素子、Ｒ２は電圧ＶDDの電源端とノードＭＮ（第３のノード）との間に接続された抵抗素子、Ｍ１はドレインがノードＭに接続され、ゲートに入力信号Ｄ（第１の信号）が入力し、ソースがノードＥ１（第２のノード）に接続され、ボディにクロックＣＫ（第２の信号）が入力するｎＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、Ｍ２はドレインがノードＭＮに接続され、ゲートに入力信号Ｄの相補信号ＤＮ（第３の信号）が入力し、ソースがノードＥ１に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ（第２のＭＯＳトランジスタ）である。
【００２８】
さらに、Ｍ３はドレインがノードＭに接続され、ゲートがノードＭＮに接続され、ソースがノードＥ１に接続され、ボディにクロックＣＫの相補クロックＣＫＮ（第４の信号）が入力するｎＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、Ｍ４はドレインがノードＭＮに接続され、ゲートがノードＭに接続され、ソースがノードＥ１に接続され、ボディにクロックＣＫＮが入力するｎＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、Ｉ１はノードＥ１と電圧ＶSSの接地端との間に接続された定電流源である。
【００２９】
またスレーブ段２において、Ｒ３は電圧ＶDDの電源端とノードＳとの間に接続された抵抗素子、Ｒ４は電圧ＶDDの電源端とノードＳＮとの間に接続された抵抗素子、Ｍ５はドレインがノードＳに接続され、ゲートがノードＭに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫＮが入力するｎＭＯＳトランジスタ、Ｍ６はドレインがノードＳＮに接続され、ゲートがノードＭＮに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫＮが入力するｎＭＯＳトランジスタである。
【００３０】
さらに、Ｍ７はドレインがノードＳに接続され、ゲートがノードＳＮに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ、Ｍ８はドレインがノードＳＮに接続され、ゲートがノードＳに接続され、ソースがノードＥ２に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ、Ｉ２はノードＥ２と接地電圧ＶSSとの間に接続された定電流源である。
【００３１】
ここで、Ｍ１〜Ｍ８はボディ領域がＭＯＳトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００３２】
図２に、このＤ−ＦＦを表すブロック図を示す。なお、このブロック図において、相補型信号は片側だけのＤ，ＣＫ，Ｓを記している。次に、このＤ−ＦＦの回路動作をタイミング図を用いて説明する。
【００３３】
図３に、クロックＣＫ、入力信号Ｄ、ノードＭ、出力信号であるノードＳの動作波形を示す。マスター段１において、ＭＯＳトランジスタＭ１，Ｍ２のボディにクロックＣＫが入力し、ＭＯＳトランジスタＭ３，Ｍ４のボディにクロックＣＫＮが入力しているため、クロックＣＫがハイレベルの時、ＭＯＳトランジスタＭ１，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも大きくなる。逆に、クロックＣＫがロウレベルの時、ＭＯＳトランジスタＭ１，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも小さくなる。
【００３４】
マスター段１は定電流源Ｉ１によって常に一定の電流が流れるため、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ１，Ｍ２からなる差動回路が動作し、ＭＯＳトランジスタＭ３，Ｍ４からなるラッチ回路が非動作になり、入力信号Ｄがマスター段１に取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。
【００３５】
同様に、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ５，Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７，Ｍ８からなるラッチ回路が非動作になり、ノードＭの情報がスレーブ段２に取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。このように、従来回路と同様の動作を行うことができる。
【００３６】
なお、電源電圧ＶDDを０．８Ｖ、接地電圧ＶSSを０Ｖ、マスター段１及びスレーブ段２の出力振幅を０．４Ｖを仮定すると、図に示したようにクロックＣＫ、入力信号Ｄ、マスター段１の出力Ｍ、スレーブ段２の出力Ｓはいずれも０．４Ｖ〜０．８Ｖとなる。従って、このＤ−ＦＦの出力を別のＤ−ＦＦの入力Ｄ或いはクロックＣＫに入れる場合、レベルシフト回路を使ってレベル変換する必要がないため、従来回路に比べ回路素子数の更なる低減及び低消費電力化が図れる。
【００３７】
次に、抵抗素子Ｒ１〜Ｒ４の具体例を図４に示す。図４（ａ）は、抵抗素子として拡散層抵抗Ｒ或いはポリシリコン抵抗Ｒを用いた例である。ＳＯＩ基板上に作られた拡散層抵抗はバルク基板上に作られた拡散層抵抗に比べ対基板の寄生容量が小さくなるため、高速動作が妨げられ難い。図４（ｂ）は、抵抗素子としてｎＭＯＳトランジスタＭ９を用いた例である。ゲートには電圧ＶGNが加えられ、この電圧とゲート長，ゲート幅を適当に選ぶことによって所望の抵抗値が得られる。また、ゲートをドレインに接続してＭＯＳトランジスタＭ９を常にオン状態にしても良いし、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の抵抗特性を得るようにしても良い。この場合、ＭＯＳトランジスタＭ９はＳＯＩ基板上に作ることが望ましい。
【００３８】
図４（ｃ）は、抵抗素子としてｐＭＯＳトランジスタＭ１０を用いた例である。ゲートには電圧ＶGPが加えられ、この電圧とゲート長，ゲート幅を適当に選ぶことによって所望の抵抗値が得られる。また、ゲートをドレインに接続してＭＯＳトランジスタＭ１０を常にオン状態にしても良いし、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の抵抗特性を得るようにしても良い。この場合、ＭＯＳトランジスタＭ１０はＳＯＩ基板上に作ることが望ましい。
【００３９】
次に、定電流源Ｉ１〜Ｉ２の具体例を図５に示す。図５（ａ）は、定電流源としてｎＭＯＳトランジスタＭ１１を用いた例である。ゲートにはＭＯＳトランジスタＭ１１が飽和動作するような電圧ＶG が加えられる。また、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の定電流特性を得るようにしても良い。この場合、ＭＯＳトランジスタＭ１１はＳＯＩ基板上に作ることが望ましい。図５（ｂ）は、定電流源としてｎＭＯＳトランジスタＭ１２と抵抗Ｒ５を用いた例である。ゲートにはＭＯＳトランジスタＭ１２が飽和動作するような電圧ＶＧが加えられる。また、ボディをゲート或いはソースに接続し、或いはボディに適当な電圧を与えて所望の定電流特性を得るようにしても良い。この場合、ＭＯＳトランジスタはＳＯＩ基板上に作ることが望ましい。
【００４０】
図５（ｃ）は、定電流源としてバイポーラトランジスタＱ１を用いた例である。ベースにはトランジスタＱ１が活性動作するような電圧ＶB が加えられる。図５（ｄ）は、定電流源としてバイポーラトランジスタＱ２と抵抗Ｒ６を用いた例である。この例でも、ベースにはトランジスタＱ２が活性動作するような電圧ＶB が加えられる。
【００４１】
次に、Ｄ−ＦＦを用いたＴ−ＦＦの例を示す。図６はそのブロック図であり、Ｄ−ＦＦの出力Ｓが反転入力ＤＮに接続されている。なお、このブロック図において相補型信号は片側だけのＤＮ，ＣＫ，Ｓを記している。
【００４２】
図７に、上記ブロック図の具体的回路構成を示す。Ｄ−ＦＦに対して、出力Ｓが入力ＤＮに、出力ＳＮが入力Ｄに接続されている点を除けば、他の構成は図１と全く同じである。Ｔ−ＦＦはクロックＣＫの周波数を１／２にする分周動作を行う。次に、この分周動作をタイミング図を用いて説明する。
【００４３】
図８に、クロックＣＫ、ノードＭ、出力であるノードＳの動作波形を示す。マスター段１において、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ１，Ｍ２からなる差動回路が動作し、ＭＯＳトランジスタＭ３，Ｍ４からなるラッチ回路が非動作になる。このとき、出力Ｓがハイレベルにあると仮定すると、ノードＭはロウレベルとなる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作するため、ノードＭはロウレベルのままである。
【００４４】
スレーブ段２においては、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ５，Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７，Ｍ８からなるラッチ回路が非動作になる。このとき、ノードＭはハイレベルであるので、差動回路に出力Ｓはロウレベルとなる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作するため、出力Ｓはロウレベルのままである。従って、クロックＣＫが立ち下がる度に出力Ｓの状態が変化し、クロックＣＫの周波数の１／２の周波数の出力Ｓが得られる。
【００４５】
以上示したＤ−ＦＦ或いはＴ−ＦＦはマスター段１とスレーブ段２により構成され、出力信号はスレーブ段２より出力される。いま、複数のＤ−ＦＦ或いはＴ−ＦＦが縦続接続される場合を考えると、この出力信号は次段のクロック信号になる場合がある。例えば、Ｔ−ＦＦ２段を縦続接続して１／４分周器を構成した場合、１段目のＴ−ＦＦの出力が２段目のＴ−ＦＦのクロック信号となる。クロック信号ＣＫはＭＯＳトランジスタのボディに入力しているため、入力インピーダンスが低く、信号レベルが低下することが懸念される。そこでこれを防ぐため、スレーブ段２の出力信号を入力インピーダンスの高いバッファで増幅する。
【００４６】
図９は、バッファとしてソース結合論理回路を用いたＤ−ＦＦである。１はマスター段、２はスレーブ段、４はバッファ段である。マスター段１とスレーブ段２については図１と同様であるため詳しい説明を省略する。
【００４７】
バッファ段４において、Ｒ７は電源電圧ＶDDとノードＺＮとの間に接続された抵抗素子、Ｒ８は電源電圧ＶDDとノードＺとの間に接続された抵抗素子、Ｍ１３はドレインがノードＺＮに接続され、ゲートがノードＳに接続され、ソースがノードＥ３に接続されたｎＭＯＳトランジスタ、Ｍ１４はドレインがノードＺに接続され、ゲートがノードＳＮに接続され、ソースがノードＥ３に接続されたｎＭＯＳトランジスタ、Ｉ３はノードＥ３と接地電圧ＶSSとの間に接続された定電流源である。
【００４８】
なお、抵抗素子Ｒ７及びＲ８の具体例は図４と同じであり、定電流源Ｉ３の具体例は図５と同じである。このＤ−ＦＦにおいても図１と同様の動作をし、次段の入力インピーダンスが低い場合でも信号レベルの低下は起きない。また、スレーブ段２の出力Ｓ，ＳＮを入力ＤＮ，Ｄにそれぞれ接続してＴ−ＦＦが構成できる点も図１と同様である。
【００４９】
次に、このＤ−ＦＦ又はＴ−ＦＦが動作するための最小の電源電圧を考える。抵抗素子として図４（ａ）の抵抗Ｒ、定電流源として図５（ａ）のＭＯＳトランジスタＭ１１を用いた場合を考えると、マスター段１、スレーブ段２共にＭＯＳトランジスタ２段と抵抗１段のカスケード接続になっている。ＭＯＳトランジスタＭ１１が動作するドレイン・ソース間電圧を最低０．３Ｖとし、動作振幅は雑音余裕を考えて最低０．３Ｖとすると、最小電源電圧ＶCCmin（Ｖ）は、
ＶCCmin＝０．３＋２×０．３＝０．９
となる。
【００５０】
このように本実施形態のＤ−ＦＦ或いはＴ−ＦＦは、電圧変動のばらつきによるマージン１０％を考えても最小動作電圧を１Ｖ以下にすることができ、携帯情報機器における無線部の低消費電力化が達成できる。また、動作速度はマスター段１或いはスレーブ段２に流れる電流値で決定されるため、低電圧動作させても高速動作を妨げない。
【００５１】
なお、本実施形態において最小電源電圧を低くできる理由は次の通りである。即ち本実施形態では、ＳＯＩ基板の上にＭＯＳトランジスタを形成し、各々のＭＯＳトランジスタのボディ領域にクロック信号を与えてその駆動能力を制御することにより、電源端から接地端への素子の段数を減らすことができる。これは、前記図１８に示した従来回路をＭＯＳトランジスタで構成したものに対して、第３段目のトランジスタＱ１０９，１１０，１１１，１１２に相当するＭＯＳトランジスタを無くしたことに相当する。つまり、電源端から接地端へのカスケード段数を１段減らすことができ、これにより最小電源電圧を低くすることができるのである。
【００５２】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係わるＤ−ＦＦを示す回路構成図である。なお、図１と同一部分には同一符号を付し、その詳しい説明を省略する。
【００５３】
本実施形態は、基本的には図１の回路と同じ構成であるが、ゲート及びボディに与える信号が図１の回路とは逆になっている。即ち、ゲート側に信号Ｄ，ＤＮではなくクロックＣＫ，ＣＫＮが入力され、ボディ側にクロックＣＫ，ＣＫＮではなく信号Ｄ，ＤＮが入力されるようになっている。
【００５４】
スレーブ段１において、Ｍ２１はドレインがノードＭに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２１に接続され、ボディに入力信号Ｄが入力するｎＭＯＳトランジスタ、Ｍ２２はドレインがノードＭＮに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２１に接続され、ボディに入力信号ＤＮが入力するｎＭＯＳトランジスタ、Ｍ２３はドレインがノードＭに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２１に接続され、ボディがノードＭＮに接続されるｎＭＯＳトランジスタ、Ｍ２４はドレインがノードＭＮに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２１に接続され、ボディがノードＭに接続されるｎＭＯＳトランジスタである。
【００５５】
またスレーブ段２において、Ｍ２５はドレインがノードＳに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２２に接続され、ボディがノードＭに接続されるｎＭＯＳトランジスタ、Ｍ２６はドレインがノードＳＮに接続され、ゲートにクロックＣＫＮが入力し、ソースがノードＥ２２に接続され、ボディがノードＭＮに接続されるｎＭＯＳトランジスタ、Ｍ２７はドレインがノードＳに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２２に接続され、ボディがノードＳＮに接続されたｎＭＯＳトランジスタ、Ｍ２８はドレインがノードＳＮに接続され、ゲートにクロックＣＫが入力し、ソースがノードＥ２２に接続され、ボディがノードＳに接続されたｎＭＯＳトランジスタである。
【００５６】
なお、Ｍ２１〜Ｍ２８はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００５７】
次に、このＤ−ＦＦの動作を説明する。マスター段１において、ＭＯＳトランジスタＭ２１，Ｍ２２のゲートにクロックＣＫが入力し、ＭＯＳトランジスタＭ２３，Ｍ２４のゲートにクロックＣＫＮが入力しているため、クロックＣＫがハイレベルの時、ＭＯＳトランジスタＭ２１，Ｍ２２の駆動能力はＭＯＳトランジスタＭ２３，Ｍ２４のそれよりも大きくなる。逆に、クロックＣＫがロウレベルの時、ＭＯＳトランジスタＭ２１，Ｍ２２の駆動能力はＭＯＳトランジスタＭ２３，Ｍ２４のそれよりも小さくなる。
【００５８】
マスター段１は定電流源Ｉ１によって常に一定の電流が流れるため、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ２１，Ｍ２２からなる差動回路が動作し、ＭＯＳトランジスタＭ２３，Ｍ２４からなるラッチ回路が非動作になり、入力信号Ｄがマスター段１に取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。
【００５９】
同様に、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ２５，Ｍ２６からなる差動回路が動作し、ＭＯＳトランジスタＭ２７，Ｍ２８からなるラッチ回路が非動作になり、ノードＭの情報がスレーブ段２に取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。このように、第１の実施形態と同様の動作を行うことができる。また、スレーブ段２の出力Ｓ，ＳＮを入力ＤＮ，Ｄにそれぞれ接続してＴ−ＦＦが構成できる点も第１の実施形態と同様である。
【００６０】
この実施形態においても、バッファを加えて次段の入力インピーダンスが低い場合でも信号レベルの低下させないようにしてもよい。図１１は、バッファ段４として図９と同様のソース結合論理回路を用いたＤ−ＦＦである。Ｔ−ＦＦを構成する場合は、バッファ段の出力Ｚ，ＺＮを入力ＤＮ，Ｄにそれぞれ接続すればスレーブ段２の出力信号レベルの低下が防げる。
【００６１】
図１０或いは図１１において、マスター段１の出力がスレーブ段２のＭＯＳトランジスタのボディに入力していることから、マスター段１の信号レベルが低下することが懸念される。そこでこれを防ぐため、マスター段１の出力信号を入力インピーダンスの高いバッファで増幅し、これをスレーブ段に入力しても良い。
【００６２】
図１２は、このようなＤ−ＦＦの例である。１はマスター段、２はスレーブ段、４はスレーブ段の出力低下を防ぐバッファ段、５はマスター段の出力低下を防ぐバッファ段である。マスター段１，スレーブ段２，バッファ段４については、図１１と同様であるため詳しい説明を省略する。バッファ段５は、バッファ段４と同様にソース結合論理回路を用いたものである。
【００６３】
バッファ段５において、Ｒ９は電源電圧ＶDDとノードＸＮとの間に接続された抵抗素子、Ｒ１０は電源電圧ＶDDとノードＸとの間に接続された抵抗素子、Ｍ２９はドレインがノードＸＮに接続され、ゲートがノードＭに接続され、ソースがノードＥ４に接続されたｎＭＯＳトランジスタ、Ｍ３０はドレインがノードＸに接続され、ゲートがノードＭＮに接続され、ソースがノードＥ４に接続されたｎＭＯＳトランジスタ、Ｉ４はノードＥ４と接地電圧ＶSSとの間に接続された定電流源である。なお、抵抗素子Ｒ９及びＲ１０の具体例は図４と同じであり、定電流源Ｉ４の具体例は図５と同じである。
【００６４】
このＤ−ＦＦにおいても図１と同様の動作をし、マスター段１及びスレーブ段２の出力信号レベルの低下は起きない。また、バッファ段４の出力Ｚ，ＺＮを入力ＤＮ，Ｄにそれぞれ接続してＴ−ＦＦが構成できる点も図１１と同様である。
【００６５】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わる半導体集積回路を示すブロック図である。この回路は、信号Ｄ１とＤ２が入力するＯＲ回路とこのＯＲ回路の出力が入力するＤ−ＦＦで構成される。なお、このブロック図において相補型信号は片側だけを記している。
【００６６】
図１４は、図１３に示したブロック図の具体的回路構成を示す図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６７】
本実施形態が、図１の回路と異なる点は、マスター段１のＭＯＳトランジスタＭ１の代わりに２つのＭＯＳトランジスタを用いたことにある。Ｍ１５はドレインがノードＭに接続され、ゲートに入力信号Ｄ１が入力し、ソースがノードＥ１に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタ、Ｍ１６はドレインがノードＭＮに接続され、ゲートに入力信号Ｄ２が入力し、ソースがノードＥ１に接続され、ボディにクロックＣＫが入力するｎＭＯＳトランジスタである。
【００６８】
なお、Ｍ２〜Ｍ８，Ｍ１５，Ｍ１６はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。また、入力信号ＤＮは入力信号Ｄ１或いはＤ２のハイレベルとロウレベルの間の一定電位に設定しておくことが望ましい。
【００６９】
次に、この回路の動作を説明する。図１５にクロックＣＫ、入力Ｄ１，Ｄ２，ＤＮ、ノードＭ、出力であるノードＳの動作波形を示す。マスター段１において、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２のボディにクロックＣＫが入力し、ＭＯＳトランジスタＭ３，Ｍ４のボディにクロックＣＫＮが入力しているため、クロックＣＫがハイレベルの時、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも大きくなる。逆に、クロックＣＫがロウレベルの時、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２の駆動能力はＭＯＳトランジスタＭ３，Ｍ４のそれよりも小さくなる。
【００７０】
マスター段１は定電流源Ｉ１によって常に一定の電流が流れるため、クロックＣＫが立ち上がると抵抗素子Ｒ１，Ｒ２、ＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ２からなる差動回路が動作し、ＭＯＳトランジスタＭ３，Ｍ４からなるラッチ回路が非動作になる。入力信号Ｄ１，Ｄ２が共にロウレベルの時、ノードＭはハイレベルになり、Ｄ１，Ｄ２の少なくとも片方がハイレベルの時、ノードＭはロウレベルになる。従って、入力信号Ｄ１とＤ２の論理和がマスター段１に取り込まれる。クロックＣＫが立ち下がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。
【００７１】
同様に、クロックＣＫが立ち下がると、抵抗素子Ｒ３，Ｒ４、ＭＯＳトランジスタＭ５，Ｍ６からなる差動回路が動作し、ＭＯＳトランジスタＭ７，Ｍ８からなるラッチ回路が非動作になり、ノードＭの情報がスレーブ段２に取り込まれる。クロックＣＫが立ち上がると、差動回路が非動作になりラッチ回路が動作し、取り込まれた信号はラッチされる。この場合も、１Ｖ以下の動作電圧で図１３に示した論理動作が実現できる。
【００７２】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係わる乗算器を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７３】
Ｍ３１はドレインがノードＯに接続され、ゲートに信号Ｓ１が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ２が入力するｎＭＯＳトランジスタ、Ｍ３２はドレインがノードＢＯに接続され、ゲートに信号Ｓ３が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ４が入力するｎＭＯＳトランジスタである。なお、Ｍ３１〜Ｍ３２はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００７４】
次に、この回路の動作を説明する。ＭＯＳトランジスタ３１に流れるドレイン電流はゲートに入力する信号Ｓ１とボディに入力する信号Ｓ２によって変調を受け、出力Ｏにはこれらの信号の乗算成分Ｓ１・Ｓ２が出力する。同様に、ＭＯＳトランジスタ３２に流れるドレイン電流はゲートに入力する信号Ｓ３とボディに入力する信号Ｓ４によって変調を受け、出力ＢＯにはこれらの信号の乗算成分Ｓ３・Ｓ４が出力する。信号Ｓ３は信号Ｓ１の相補信号であり、信号Ｓ４は信号Ｓ２の相補信号であると仮定すると、出力ＢＯは出力Ｏの相補信号出力となる。
【００７５】
電流スイッチ型の回路構成により、これらの出力信号は増幅されて出力される。また、信号Ｓ２と信号Ｓ４の直流バイアス電圧に差を付けることで、ＭＯＳトランジスタＭ３１とＭＯＳトランジスタＭ３２のしきい値電圧のバラツキに対する補正を行うこともできる。
【００７６】
図１７は、図１６と同様の動作を行う他の乗算器の回路図である。Ｍ３３はドレインがノードＯに接続され、ゲートに信号Ｓ１が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ２が入力するｎＭＯＳトランジスタ、Ｍ３４はドレインがノードＢＯに接続され、ゲートに信号Ｓ３が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ２が入力するｎＭＯＳトランジスタ、Ｍ３５はドレインがノードＯに接続され、ゲートに信号Ｓ３が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ４が入力するｎＭＯＳトランジスタ、Ｍ３６はドレインがノードＢＯに接続され、ゲートに信号Ｓ１が入力し、ソースがノードＥ１に接続され、ボディに信号Ｓ４が入力するｎＭＯＳトランジスタである。
【００７７】
なお、Ｍ３３〜Ｍ３６はボディ領域がトランジスタ毎に分離されるＳＯＩ基板等を用いて形成される。
【００７８】
ここで、信号Ｓ３は信号Ｓ１の相補信号であり、信号Ｓ４は信号Ｓ２の相補信号であると仮定すると、出力ＢＯは出力Ｏの相補信号出力となる。この回路においても出力Ｏ、ＢＯには入力信号Ｓ１とＳ３の乗算成分が増幅されて出力する。
【００７９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１及び第３の実施形態ではクロック信号がボディに入力する例、第２の実施形態ではクロック信号がゲートに入力する例を示したが、これらを適宜組み合わせることも可能である。例えば、差動回路を構成するＭＯＳトランジスタはクロック信号をボディに入力し、ラッチ回路を構成するＭＯＳトランジスタはクロック信号をゲートに入力するようにしても良いし、逆に差動回路を構成するＭＯＳトランジスタはクロック信号をゲートに入力し、ラッチ回路を構成するＭＯＳトランジスタはクロック信号をボディに入力するようにしても本発明は有効である。
【００８０】
また、実施形態ではＳＯＩ基板を用いたが、絶縁膜上にシリコン以外の半導体層を形成した基板であっても用いることが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００８１】
【発明の効果】
以上詳述したように本発明によれば、高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作するＤ−ＦＦに代表される電流スイッチ型の半導体集積回路を実現することができる。従って、無線部と低電圧動作のベースバンド部との電源電圧を共有化ができ、電圧変換回路が不要あるいはその負荷が軽減される。また、これを用いたプリスケーラ及びミキサの消費電力を低くすることができ、携帯情報機器の低消費電力化をはかることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＤ−ＦＦを示す回路構成図。
【図２】図１のＤ−ＦＦのブロック図。
【図３】図１のＤ−ＦＦの動作を説明するためのタイミング図。
【図４】図１のＤ−ＦＦに用いた抵抗素子の具体例を示す図。
【図５】図１のＤ−ＦＦに用いた定電流源の具体例を示す図。
【図６】第１の実施形態に係わるＴ−ＦＦを示すブロック図。
【図７】図６のＴ−ＦＦの具体的回路構成を示す図。
【図８】図７のＴ−ＦＦの動作を説明するためのタイミング図。
【図９】第１の実施形態に係わるＤ−ＦＦの他の例を示す回路構成図。
【図１０】第２の実施形態に係わるＤ−ＦＦを示す回路構成図。
【図１１】第２の実施形態に係わるＤ−ＦＦの他の例を示す回路構成図。
【図１２】第２の実施形態に係わるＤ−ＦＦの更に他の例を示す回路構成図。
【図１３】第３の実施形態に係わるＯＲゲート付Ｄ−ＦＦを示すブロック図。
【図１４】図１３のＤ−ＦＦの具体的回路構成を示す図。
【図１５】図１４のＤ−ＦＦの動作を説明するためのタイミング図。
【図１６】第４の実施形態に係わる乗算器を示す回路構成図。
【図１７】第４の実施形態に係わる乗算器の他の例を示す回路構成図。
【図１８】従来のＤ−ＦＦを示す回路構成図。
【図１９】図１８のＤ−ＦＦの動作を説明するためのタイミング図。
【符号の説明】
１…マスター段
２…スレーブ段
３…レベルシフト段
４，５…バッファ
Ｍ１〜Ｍ１６、Ｍ２１〜Ｍ３６…ＭＯＳトランジスタ
Ｒ１〜Ｒ８…抵抗素子
Ｉ１〜Ｉ４…定電流源
Ｒ，Ｒ１０２〜Ｒ１０８…抵抗
Ｑ１〜Ｑ２，Ｑ１０１〜Ｑ１１８…バイポーラトランジスタ
Claims (3)
- 絶縁膜上の半導体層を素子形成基板として用いた半導体集積回路であって、
ドレインが第１のノードに接続され、ソースが第２のノードに接続され、ゲートに第１の信号が入力し、ボディに第２の信号が入力する第１のＭＯＳトランジスタと、
ドレインが第３のノードに接続され、ソースが前記第２のノードに接続され、ゲートに前記第１の信号の相補信号である第３の信号が入力し、ボディに前記第２の信号が入力する第２のＭＯＳトランジスタと、
ドレインが前記第１のノードに接続され、ソースが前記第２のノードに接続され、ゲートが前記第３のノードに接続され、ボディに前記第２の信号の相補信号である第４の信号が入力する第３のＭＯＳトランジスタと、
ドレインが前記第３のノードに接続され、ソースが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ボディに前記第４の信号が入力する第４のＭＯＳトランジスタと、
前記第１のノードと電源端との間に接続された第１の抵抗素子と、
前記第３のノードと前記電源端との間に接続された第２の抵抗素子と、
前記第２のノードと接地端との間に接続された第１の定電流源と、
を具備してなることを特徴とする半導体集積回路。 - ドレインが第４のノードに接続され、ゲートが前記第１のノードに接続され、ソースが第５のノードに接続された第５のＭＯＳトランジスタと、
ドレインが第６のノードに接続され、ゲートが前記第３のノードに接続され、ソースが前記第５のノードに接続された第６のＭＯＳトランジスタと、
前記第５のノードと接地端との間に接続された第２の定電流源と、
を具備してなることを特徴とする請求項１記載の半導体集積回路。 - 請求項１の構成をマスター回路とし、このマスター回路と同様の構成で、前記第１の信号の代わりに前記第１のノードに現れる出力信号を入力し、前記第３の信号の代わりに前記第３のノードに現れる出力信号を入力するスレーブ回路を備えたことを特徴とする半導体集積回路。
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| JP2000305404A JP3655182B2 (ja) | 2000-10-04 | 2000-10-04 | 半導体集積回路 |
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