JP4493596B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4493596B2 JP4493596B2 JP2005507388A JP2005507388A JP4493596B2 JP 4493596 B2 JP4493596 B2 JP 4493596B2 JP 2005507388 A JP2005507388 A JP 2005507388A JP 2005507388 A JP2005507388 A JP 2005507388A JP 4493596 B2 JP4493596 B2 JP 4493596B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- resistance
- insulating film
- resistance element
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 111
- 239000000758 substrate Substances 0.000 claims description 76
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 229920005591 polysilicon Polymers 0.000 claims description 53
- 230000017525 heat dissipation Effects 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 55
- 229910052710 silicon Inorganic materials 0.000 description 55
- 239000010703 silicon Substances 0.000 description 55
- 230000015572 biosynthetic process Effects 0.000 description 38
- 239000010410 layer Substances 0.000 description 34
- 230000003071 parasitic effect Effects 0.000 description 31
- 238000000034 method Methods 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 238000002513 implantation Methods 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 230000005855 radiation Effects 0.000 description 8
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- -1 Boron ions Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910015900 BF3 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
本発明は、半導体装置に係り、特に、ポリシリコン膜よりなる抵抗素子を有する半導体装置に関する。
半導体装置に内蔵される抵抗素子としては、現在、ポリシリコン膜よりなるものが広く用いられるようになっている。これは、ポリシリコン膜により抵抗素子を形成する工程が他の半導体装置の製造プロセスとの整合性が良好であることや、ポリシリコン膜よりなる抵抗素子はバイアス依存性が小さいこと等の利点のためである。
一般的に、抵抗素子に用いられるポリシリコン膜は、トランジスタのゲート電極として用いられるポリシリコン膜と同時に形成される。このため、ポリシリコン膜よりなる抵抗素子は、半導体基板上に素子領域を画定する素子分離絶縁膜上又はゲート絶縁膜上に形成されることとなる。しかるに、対基板容量と対基板絶縁性の観点から、素子分離絶縁膜上に抵抗素子を形成することが、ゲート絶縁膜上に形成することよりも多くなっている。
図１５は、ＣＭＯＳトランジスタ及びポリシリコン膜よりなる抵抗素子を有する半導体装置の構造を示す断面図である。
図示するように、シリコン基板１００上には、素子領域を画定する素子分離絶縁膜１０２が形成されている。
Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１００内には、Ｐウェル１０４が形成されている。Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１００内には、Ｎウェル１０６が形成されている。
Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１００上には、ゲート絶縁膜１０８を介して、ポリシリコン膜よりなるゲート電極１１０ｎが形成されている。ゲート電極１１０ｎの側壁には、サイドウォールスペーサ１１２が形成されている。ゲート電極１１０ｎの両側のシリコン基板１１０内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層１１４ｎが形成されている。こうして、Ｎ型ＭＯＳトランジスタ形成領域には、ゲート電極１１０ｎ及びソース／ドレイン拡散層１１４ｎを有するＮ型ＭＯＳトランジスタが形成されている。
Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１００上には、ゲート絶縁膜１０８を介して、ポリシリコン膜よりなるゲート電極１１０ｐが形成されている。ゲート電極１１０ｐの側壁には、サイドウォールスペーサ１１２が形成されている。ゲート電極１１０ｐの両側のシリコン基板１００内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層１１４ｐが形成されている。こうして、Ｐ型ＭＯＳトランジスタ形成領域には、ゲート電極１１０ｐ及びソース／ドレイン拡散層１１４ｐを有するＰ型ＭＯＳトランジスタが形成されている。
素子分離絶縁膜１０２上の抵抗素子形成領域には、不純物が添加されたポリシリコン膜よりなる抵抗素子１１６が形成されている。抵抗素子１１６上には、絶縁膜１１８が形成されている。抵抗素子１１６両端のコンタクト部には絶縁膜は形成されていない。
Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、及び抵抗素子１１６が形成されたシリコン基板１００上には、層間絶縁膜１２０が形成されている。層間絶縁膜１２０には、ソース／ドレイン拡散層１１４ｎ、１１４ｐにそれぞれ電気的に接続されたコンタクトプラグ１２２、１２４と、ゲート電極１１０ｎ、１１０ｐにそれぞれ電気的に接続されたコンタクトプラグ（図示せず）と、抵抗素子１１６両端のコンタクト部にそれぞれ接続されたコンタクトプラグ１２６、１２８が埋め込まれている。
コンタクトプラグ１２２〜１２８が埋め込まれた層間絶縁膜１２０上には、コンタクトプラグ１２２、１２４を介してソース／ドレイン拡散層１１４ｎ、１１４ｐにそれぞれ電気的に接続された配線層１３０、１３２と、コンタクトプラグを介してゲート電極１１０ｎ、１１０ｐにそれぞれ電気的に接続された配線層（図示せず）と、コンタクトプラグ１２６、１２８を介して抵抗素子１１６両端のコンタクト部にそれぞれ電気的に接続された配線層１３４、１３６が形成されている。
こうして、ＣＭＯＳトランジスタ及びポリシリコン膜よりなる抵抗素子を有する半導体装置が構成されている。
上述のようにして半導体装置に内蔵される抵抗素子では、電流が流れ電力が消費されることによりジュール熱が発生する。図１５に示すような素子分離絶縁膜上に抵抗素子が形成された半導体装置においては、抵抗素子で発生するジュール熱は、主として、抵抗素子の下に形成された素子分離絶縁膜を経由して半導体基板へと逃げることになる。したがって、抵抗素子の面積が大きいほど、抵抗素子において発生したジュール熱が容易に逃げることができ、発熱による抵抗率の低下、ひいては抵抗率の低下による電流の増大に起因する抵抗素子の断線という不都合をより確実に回避することができる。
その一方で、抵抗素子の面積が小さいほど、抵抗素子と半導体基板との間に生じる寄生容量は小さなものとなる。
このように、抵抗素子の放熱を確保するためには抵抗素子の面積を大きくする必要があるのに対して、寄生容量を低減するためには抵抗素子の面積を小さくする必要があった。このため、抵抗素子の放熱の確保と寄生容量の低減を両立することは、非常に困難であった。
ポリシリコン膜よりなる抵抗素子の放熱を確保し、また、寄生容量を低減する技術としては、これまでに、例えば特許文献１〜４に開示されたものが知られている。
特許文献１、２には、ポリシリコン膜よりなる抵抗素子を、コンタクト部分の外側で半導体基板にコンタクトさせることにより、抵抗素子において発生する熱を直接基板に逃がすことをねらった構成が開示されている。この構成は、抵抗素子と基板とがコンタクトしているため、高い放熱効果を得ることができる。
特許文献３には、ポリシリコン膜よりなる抵抗素子と基板との間に、絶縁膜を介して高比抵抗のポリシリコン膜が配置された構成が開示されている。この構成によれば、抵抗素子が高比抵抗で熱伝導率が高いポリシリコン膜と膜厚の薄い絶縁膜を介して接しているため、抵抗素子において発生した熱を基板へと効率よく逃がすことが可能となる。また、抵抗素子の下に配置されたポリシリコン膜の厚さが十分に厚く、その膜厚分だけ抵抗素子と基板とが離間しているため、寄生容量も小さなものとなっている。
特許文献４には、薄い絶縁膜だけでなく厚い絶縁膜上にも抵抗素子を延在させた構成が開示されている。この構成では、厚い絶縁膜を介した基板への放熱経路が存在するのみならず、抵抗素子上に形成された保護膜を介した放熱経路が確保されているため、薄い絶縁膜の面積を増大する必要がなく、寄生容量の大幅な増大を招くことがない。
しかしながら、特許文献１〜４に開示されたポリシリコン膜よりなる抵抗素子を有する半導体装置の構成には、以下に述べるような難点が存在すると考えられる。
例えば、特許文献１、２に開示された構成では、抵抗素子と基板とがコンタクトする部分の電位を制御することが必要になってくる。また、かかる構成を例えばＣＭＯＳ回路に適用する場合には、ゲート酸化膜を形成した後に、酸化膜に、抵抗素子と基板とをコンタクトさせるためのコンタクト窓を開口することとなる。このため、ゲート酸化膜を開口するために用いるエッチング等のプロセスが、ゲート酸化膜の信頼性に与える影響を考慮する必要があると考えられる。
また、特許文献３に開示された構成では、特にＣＭＯＳ回路への適用を考えた場合に、ポリシリコン膜を２層積層する必要があること及びそれぞれのポリシリコン膜についてパターンの形成が必要であることから、工程が複雑なものとなるとともに製造コストが上昇してしまうと考えられる。
また、特許文献４に開示された構成では、厚い絶縁膜上にも抵抗素子を延在させることから、抵抗素子が上に形成される薄い絶縁膜の面積を大きくする必要がないとはいうものの、この薄い絶縁膜が形成された領域に生じる寄生容量は無視できないものと考えられる。
本発明の目的は、寄生容量が小さく、且つ放熱性に優れた抵抗素子を有する半導体装置を提供することにある。
特開平２−２８３０５８号公報 特開平３−２４８５８号公報 特開２０００−１５０７８０号公報 特開２００１−２５７３１７号公報
一般的に、抵抗素子に用いられるポリシリコン膜は、トランジスタのゲート電極として用いられるポリシリコン膜と同時に形成される。このため、ポリシリコン膜よりなる抵抗素子は、半導体基板上に素子領域を画定する素子分離絶縁膜上又はゲート絶縁膜上に形成されることとなる。しかるに、対基板容量と対基板絶縁性の観点から、素子分離絶縁膜上に抵抗素子を形成することが、ゲート絶縁膜上に形成することよりも多くなっている。
図１５は、ＣＭＯＳトランジスタ及びポリシリコン膜よりなる抵抗素子を有する半導体装置の構造を示す断面図である。
図示するように、シリコン基板１００上には、素子領域を画定する素子分離絶縁膜１０２が形成されている。
Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１００内には、Ｐウェル１０４が形成されている。Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１００内には、Ｎウェル１０６が形成されている。
Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１００上には、ゲート絶縁膜１０８を介して、ポリシリコン膜よりなるゲート電極１１０ｎが形成されている。ゲート電極１１０ｎの側壁には、サイドウォールスペーサ１１２が形成されている。ゲート電極１１０ｎの両側のシリコン基板１１０内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層１１４ｎが形成されている。こうして、Ｎ型ＭＯＳトランジスタ形成領域には、ゲート電極１１０ｎ及びソース／ドレイン拡散層１１４ｎを有するＮ型ＭＯＳトランジスタが形成されている。
Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１００上には、ゲート絶縁膜１０８を介して、ポリシリコン膜よりなるゲート電極１１０ｐが形成されている。ゲート電極１１０ｐの側壁には、サイドウォールスペーサ１１２が形成されている。ゲート電極１１０ｐの両側のシリコン基板１００内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層１１４ｐが形成されている。こうして、Ｐ型ＭＯＳトランジスタ形成領域には、ゲート電極１１０ｐ及びソース／ドレイン拡散層１１４ｐを有するＰ型ＭＯＳトランジスタが形成されている。
素子分離絶縁膜１０２上の抵抗素子形成領域には、不純物が添加されたポリシリコン膜よりなる抵抗素子１１６が形成されている。抵抗素子１１６上には、絶縁膜１１８が形成されている。抵抗素子１１６両端のコンタクト部には絶縁膜は形成されていない。
Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、及び抵抗素子１１６が形成されたシリコン基板１００上には、層間絶縁膜１２０が形成されている。層間絶縁膜１２０には、ソース／ドレイン拡散層１１４ｎ、１１４ｐにそれぞれ電気的に接続されたコンタクトプラグ１２２、１２４と、ゲート電極１１０ｎ、１１０ｐにそれぞれ電気的に接続されたコンタクトプラグ（図示せず）と、抵抗素子１１６両端のコンタクト部にそれぞれ接続されたコンタクトプラグ１２６、１２８が埋め込まれている。
コンタクトプラグ１２２〜１２８が埋め込まれた層間絶縁膜１２０上には、コンタクトプラグ１２２、１２４を介してソース／ドレイン拡散層１１４ｎ、１１４ｐにそれぞれ電気的に接続された配線層１３０、１３２と、コンタクトプラグを介してゲート電極１１０ｎ、１１０ｐにそれぞれ電気的に接続された配線層（図示せず）と、コンタクトプラグ１２６、１２８を介して抵抗素子１１６両端のコンタクト部にそれぞれ電気的に接続された配線層１３４、１３６が形成されている。
こうして、ＣＭＯＳトランジスタ及びポリシリコン膜よりなる抵抗素子を有する半導体装置が構成されている。
上述のようにして半導体装置に内蔵される抵抗素子では、電流が流れ電力が消費されることによりジュール熱が発生する。図１５に示すような素子分離絶縁膜上に抵抗素子が形成された半導体装置においては、抵抗素子で発生するジュール熱は、主として、抵抗素子の下に形成された素子分離絶縁膜を経由して半導体基板へと逃げることになる。したがって、抵抗素子の面積が大きいほど、抵抗素子において発生したジュール熱が容易に逃げることができ、発熱による抵抗率の低下、ひいては抵抗率の低下による電流の増大に起因する抵抗素子の断線という不都合をより確実に回避することができる。
その一方で、抵抗素子の面積が小さいほど、抵抗素子と半導体基板との間に生じる寄生容量は小さなものとなる。
このように、抵抗素子の放熱を確保するためには抵抗素子の面積を大きくする必要があるのに対して、寄生容量を低減するためには抵抗素子の面積を小さくする必要があった。このため、抵抗素子の放熱の確保と寄生容量の低減を両立することは、非常に困難であった。
ポリシリコン膜よりなる抵抗素子の放熱を確保し、また、寄生容量を低減する技術としては、これまでに、例えば特許文献１〜４に開示されたものが知られている。
特許文献１、２には、ポリシリコン膜よりなる抵抗素子を、コンタクト部分の外側で半導体基板にコンタクトさせることにより、抵抗素子において発生する熱を直接基板に逃がすことをねらった構成が開示されている。この構成は、抵抗素子と基板とがコンタクトしているため、高い放熱効果を得ることができる。
特許文献３には、ポリシリコン膜よりなる抵抗素子と基板との間に、絶縁膜を介して高比抵抗のポリシリコン膜が配置された構成が開示されている。この構成によれば、抵抗素子が高比抵抗で熱伝導率が高いポリシリコン膜と膜厚の薄い絶縁膜を介して接しているため、抵抗素子において発生した熱を基板へと効率よく逃がすことが可能となる。また、抵抗素子の下に配置されたポリシリコン膜の厚さが十分に厚く、その膜厚分だけ抵抗素子と基板とが離間しているため、寄生容量も小さなものとなっている。
特許文献４には、薄い絶縁膜だけでなく厚い絶縁膜上にも抵抗素子を延在させた構成が開示されている。この構成では、厚い絶縁膜を介した基板への放熱経路が存在するのみならず、抵抗素子上に形成された保護膜を介した放熱経路が確保されているため、薄い絶縁膜の面積を増大する必要がなく、寄生容量の大幅な増大を招くことがない。
しかしながら、特許文献１〜４に開示されたポリシリコン膜よりなる抵抗素子を有する半導体装置の構成には、以下に述べるような難点が存在すると考えられる。
例えば、特許文献１、２に開示された構成では、抵抗素子と基板とがコンタクトする部分の電位を制御することが必要になってくる。また、かかる構成を例えばＣＭＯＳ回路に適用する場合には、ゲート酸化膜を形成した後に、酸化膜に、抵抗素子と基板とをコンタクトさせるためのコンタクト窓を開口することとなる。このため、ゲート酸化膜を開口するために用いるエッチング等のプロセスが、ゲート酸化膜の信頼性に与える影響を考慮する必要があると考えられる。
また、特許文献３に開示された構成では、特にＣＭＯＳ回路への適用を考えた場合に、ポリシリコン膜を２層積層する必要があること及びそれぞれのポリシリコン膜についてパターンの形成が必要であることから、工程が複雑なものとなるとともに製造コストが上昇してしまうと考えられる。
また、特許文献４に開示された構成では、厚い絶縁膜上にも抵抗素子を延在させることから、抵抗素子が上に形成される薄い絶縁膜の面積を大きくする必要がないとはいうものの、この薄い絶縁膜が形成された領域に生じる寄生容量は無視できないものと考えられる。
本発明の目的は、寄生容量が小さく、且つ放熱性に優れた抵抗素子を有する半導体装置を提供することにある。
本発明の一観点によれば、半導体基板上に形成されたポリシリコン膜よりなる抵抗素子を有する半導体装置であって、前記抵抗素子は、抵抗値が所定の値に設定された抵抗部と、前記抵抗部の端部に形成され、固定電位を印加する配線が接続されるコンタクト部と、前記コンタクト部に接続された放熱部とを有する半導体装置が提供される。
本発明によれば、半導体基板上に形成されたポリシリコン膜よりなる抵抗素子を、抵抗値が所定の値に設定された抵抗部と、前記抵抗部の端部に形成され、固定電位を印加する配線が接続されるコンタクト部と、前記コンタクト部に接続された放熱部とから構成するので、寄生容量が小さく、且つ放熱性に優れた抵抗素子２６を有する半導体装置を提供することができる。
本発明によれば、半導体基板上に形成されたポリシリコン膜よりなる抵抗素子を、抵抗値が所定の値に設定された抵抗部と、前記抵抗部の端部に形成され、固定電位を印加する配線が接続されるコンタクト部と、前記コンタクト部に接続された放熱部とから構成するので、寄生容量が小さく、且つ放熱性に優れた抵抗素子２６を有する半導体装置を提供することができる。
図１は、本発明の第１実施形態による半導体装置の構造を示す概略図である。
図２は、本発明の第１実施形態による半導体装置を用いて構成される差動対回路を示す回路図である。
図３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
図４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
図７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
図８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
図９は、本発明の第２実施形態による半導体装置の構造を示す断面図である。
図１０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
図１１は、本発明の第３実施形態による半導体装置の構造を示す断面図である。
図１２は、本発明の第３実施形態による半導体装置による寄生容量の低減効果を示すグラフである。
図１３は、本発明の第３実施形態の変形例（その１）による半導体装置の構造を示す断面図である。
図１４は、本発明の第３実施形態の変形例（その２）による半導体装置の構造を示す断面図である。
図１５は、ＣＭＯＳトランジスタ及びポリシリコン膜よりなる抵抗素子を有する従来の半導体装置の構造を示す断面図である。
図２は、本発明の第１実施形態による半導体装置を用いて構成される差動対回路を示す回路図である。
図３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
図４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
図７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
図８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
図９は、本発明の第２実施形態による半導体装置の構造を示す断面図である。
図１０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
図１１は、本発明の第３実施形態による半導体装置の構造を示す断面図である。
図１２は、本発明の第３実施形態による半導体装置による寄生容量の低減効果を示すグラフである。
図１３は、本発明の第３実施形態の変形例（その１）による半導体装置の構造を示す断面図である。
図１４は、本発明の第３実施形態の変形例（その２）による半導体装置の構造を示す断面図である。
図１５は、ＣＭＯＳトランジスタ及びポリシリコン膜よりなる抵抗素子を有する従来の半導体装置の構造を示す断面図である。
（第１実施形態）
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。図１は本実施形態による半導体装置の構造を示す概略図、図２は本実施形態による半導体装置を用いて構成される差動対回路を示す回路図、図３乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。図１Ａは本実施形態による半導体装置の構造を示す断面図、図１Ｂは本実施形態による半導体装置における抵抗素子の構造を示す平面図である。図１Ａにおける抵抗素子の断面は、図１ＢにおけるＸ−Ｘ′線断面に対応している。
図１Ａに示すように、シリコン基板１０上には、素子領域を画定する素子分離絶縁膜１２が形成されている。Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１０内には、Ｎウェル１６が形成されている。
Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介して、ポリシリコン膜よりなるゲート電極２０ｎが形成されている。ゲート電極２０ｎの側壁には、サイドウォールスペーサ２２が形成されている。ゲート電極２０ｎの両側のシリコン基板１０内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層２４ｎが形成されている。こうして、Ｎ型ＭＯＳトランジスタ形成領域には、ゲート電極２２ｎ及びソース／ドレイン拡散層２４ｎを有するＮ型ＭＯＳトランジスタが形成されている。
Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介して、ポリシリコン膜よりなるゲート電極２０ｐが形成されている。ゲート電極２０ｐの側壁には、サイドウォールスペーサ２２が形成されている。ゲート電極２０ｐの両側のシリコン基板１０内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層２４ｐが形成されている。こうして、Ｐ型ＭＯＳトランジスタ形成領域には、ゲート電極２２ｐ及びソース／ドレイン拡散層２４ｐを有するＰ型ＭＯＳトランジスタが形成されている。
素子分離絶縁膜１２上の抵抗素子形成領域には、ポリシリコン膜よりなる抵抗素子２６が形成されている。抵抗素子２６は、図１Ａ及び図１Ｂに示すように、抵抗部２６ａと、抵抗部２６ａの両端部に形成されたコンタクト部２６ｂと、一方のコンタクト部２６ｂの接続された放熱部２６ｃとを有している。抵抗部２６ａは、矩形状のポリシリコン膜よりなり不純物が導入されて所定の抵抗値に設定された抵抗として機能するものである。コンタクト部２６ｂは、ポリシリコン膜に高濃度の不純物が導入されてなり、コンタクトプラグが接続されるものである。放熱部２６ｃは、抵抗部２６ａ及びコンタクト部２６ｂよりも幅が広く且つ面積が大きい平面形状を有するポリシリコン膜よりなるものである。例えば、抵抗部２６ａ及びその両端のコンタクト部２６ｂは、図１Ｂに示すように、ほぼ同じ幅の矩形状の平面形状を有し、放熱部２６ｃは、抵抗部２６ａ及びコンタクト部２６ｂよりも幅の広い矩形状の平面形状を有している。これら抵抗部２６ａ、コンタクト部２６ｂ、及び放熱部２６ｃは、同一のポリシリコン膜をパターニングすることにより一体的に形成されている。
抵抗素子２６の抵抗部２６ａ上には、絶縁膜２８が形成されている。
Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、及び抵抗素子２６が形成されたシリコン基板１０上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、ソース／ドレイン拡散層２４ｎ、２４ｐにそれぞれ電気的に接続されたコンタクトプラグ３２、３４と、ゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続されたコンタクトプラグ（図示せず）と、抵抗素子２６の抵抗部２６ａ両端のコンタクト部２６ｂにそれぞれ接続されたコンタクトプラグ３６、３８が埋め込まれている。
コンタクトプラグ３２〜３８が埋め込まれた層間絶縁膜３０上には、コンタクトプラグ３２、３４を介してソース／ドレイン拡散層２４ｎ、２４ｐにそれぞれ電気的に接続された配線層４０、４２と、コンタクトプラグを介してゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続された配線層（図示せず）と、コンタクトプラグ３６、３８を介して抵抗素子２６のコンタクト部２６ｂにそれぞれ電気的に接続された配線層４４、４６が形成されている。
こうして、本実施形態による半導体装置が構成されている。
図２は、本実施形態による半導体装置を用いて構成される回路の一例である差動対回路を示す回路図である。図示するように、本実施形態による半導体装置により構成されるＣＭＯＳトランジスタ４８と抵抗素子２６とが直列に接続された回路が並列に接続されている。それぞれの抵抗素子２６の放熱部２６ｃのＡ点は、固定電位である電源電圧（Ｖｄｄ）に接続されている。すなわち、放熱部２６ｃに接するコンタクト部２６ｂが、差動対回路に電源電圧を印加する電源線に接続されている。また、それぞれの抵抗素子２６の抵抗部２６ａのＢ点に電気的に接続されたＣＭＯＳトランジスタ４８のソース／ドレインの一方が、接地電位線に接続されている。
本実施形態による半導体装置は、抵抗素子２６において、固定電位を印加する配線に接続されるコンタクト部２６ｂのように寄生容量の存在が回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きく放熱性の高い放熱部２６ｃが設けられていることに主たる特徴がある。
以下、本実施形態による半導体装置の特徴について、図２に示すように差動対回路を構成した場合を例に具体的に説明する。
本実施形態による半導体装置を用いて差動対回路を構成した場合、図２に示すように、差動対回路における負荷抵抗である抵抗素子２６のＡ点は電源電圧に接続されているため回路の動作によらず電圧が変動することはない。したがって、Ａ点の部分に寄生容量が存在していたとしても、回路の動作時に電荷の充放電が行われることはなく、寄生容量の存在に起因する回路構成上の不都合はない。
したがって、このような寄生容量が存在していたとしても回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きく放熱性の高いポリシリコン膜よりなる放熱部２６ｃを設けることにより、抵抗部２６ａで発生するジュール熱が放熱部２６ｃを介して効率よくシリコン基板に逃げることができ、優れた放熱性を確保することができる。
一方、抵抗素子２６のＢ点及び抵抗部２６ａは、トランジスタのオン／オフ動作等の回路の動作によってその電位が変動することとなる。したがって、このような部分に寄生容量が存在すると、電荷の充放電が行われ回路動作に遅延が生じる等の回路構成上の不都合がある。したがって、抵抗部２６ａについては、ポリシリコン膜の幅を狭くして面積を小さくすることにより、寄生容量ができるだけ低減されるように設計すればよい。ここで、抵抗部２６ａにおいて発生するジュール熱の放熱は放熱部２６ｃにより確保されるため、抵抗部２６ａの設計は、ジュール熱の放熱を確保することに制約されることなく、寄生容量を低減するという観点から行うことができる。
なお、図２では、抵抗素子２６のＡ点が差動対回路の電源電圧に接続されていたが、固定電位であれば電源電圧に限られず、例えば接地電位に接続されていてもよい。
上述のように、本実施形態による半導体装置は、抵抗素子２６が、固定電位を印加するための配線に接続されるコンタクト部２６ｂのように寄生容量の存在が回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きいポリシリコン膜よりなる放熱性の高い放熱部２６ｃを有し、また、ジュール熱の放熱を確保することに制約されることなく寄生容量を低減する観点から設計された抵抗部２６ａを有するので、回路構成上不都合となる寄生容量が小さく、且つ発生するジュール熱について優れた放熱性を備えた抵抗素子を有する半導体装置を提供することができる。
次に、本実施形態による半導体装置の製造方法について図３乃至図８を用いて説明する。
まず、ｐ型シリコン基板１０に、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、素子領域を画定する素子分離絶縁膜を形成する（図３Ａを参照）。ここで、ｐ型シリコン基板１０の不純物濃度は、例えば１×１０１５〜１×１０１６／ｃｍ３である。なお、図３乃至図８では、中央の素子分離絶縁膜１２により画定された図中左側の素子領域がＰ型ＭＯＳトランジスタ形成領域であり、図中右側の素子領域がＮ型ＭＯＳトランジスタ形成領域である。また、図中右側の素子分離絶縁膜１２上が、抵抗素子形成領域である。
次いで、Ｎ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜５２を形成し、このレジスト膜５２をマスクとするイオン注入により、Ｎ型ＭＯＳトランジスタ形成領域にＰウェル１４を形成する（図３Ｂを参照）。Ｐウェル１４の形成終了後、マスクとして用いたレジスト膜５２を除去する。
同様に、Ｐ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜５４を形成し、このレジスト膜５４をマスクとするイオン注入により、Ｐ型ＭＯＳトランジスタ形成領域にＮウェル１６を形成する（図３Ｃを参照）。Ｎウェル１６の形成終了後、マスクとして用いたレジスト膜５４を除去する。
なお、Ｐウェル１４、Ｎウェル１６の不純物濃度は、ともに例えば１×１０１７〜１×１０１８／ｃｍ３である。
次いで、例えば熱酸化法により、シリコン基板１０の表面を熱酸化し、素子領域上にシリコン酸化膜よりなるゲート絶縁膜１８を形成する。なお、ゲート絶縁膜１８は、シリコン窒化酸化膜、アルミナ膜、高誘電率膜、その他の絶縁膜により形成してもよい。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜５６を形成する（図４Ａを参照）。ここで、ポリシリコン膜５６は、アモルファスシリコン膜を形成し、熱処理によりアモルファスシリコン膜を結晶化することにより形成してもよい。
次いで、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜５６をパターニングし、Ｎ型ＭＯＳトランジスタ形成領域にポリシリコン膜５６よりなるゲート電極２０ｎを形成し、Ｐ型ＭＯＳトランジスタ形成領域にポリシリコン膜５６よりなるゲート電極２０ｐを形成し、また、素子分離絶縁膜１２上の抵抗素子形成領域にポリシリコン膜５６よりなり放熱部２６ｃを有する抵抗素子２６を形成する（図４Ｂを参照）。
次いで、Ｎ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜５８を形成し、このレジスト膜５８及びゲート電極２０ｎをマスクとして、Ｎ型ＭＯＳトランジスタ領域に例えば砒素（Ａｓ）イオンをイオン注入し、ゲート電極２０ｎの両側のシリコン基板１０内に、エクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域６０ｎを形成する（図４Ｃを参照）。不純物拡散領域６０ｎの形成終了後、マスクとして用いたレジスト膜５８を除去する。
同様にして、Ｐ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜６２を形成し、このレジスト膜６２及びゲート電極２０ｐをマスクとして、Ｐ型ＭＯＳトランジスタ領域に例えばボロン（Ｂ）イオンをイオン注入し、ゲート電極２０ｐの両側のシリコン基板１０内に、エクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域６０ｐを形成する（図５Ａを参照）。不純物拡散領域６０ｐの形成終了後、マスクとして用いたレジスト膜６２を除去する。
次いで、抵抗素子２６の抵抗部２６ａを露出する開口部を有するレジスト膜６４を形成し、このレジスト膜６４をマスクとして、不純物としてボロンイオンをイオン注入し、抵抗部２６ａのポリシリコン膜にボロンイオンを導入する（図５Ｂを参照）。これにより、ＣＭＯＳトランジスタとともに形成する抵抗素子２６の抵抗値が調整される。このときの抵抗部２６ａに導入する不純物の種類やドーズ量等のイオン注入の条件を適宜設定することにより、抵抗素子２６の抵抗値を所望の値に設定することができる。なお、抵抗部２６ａとコンタクト部２６ｂとを露出する開口部を有するレジスト膜をマスクとしてイオン注入を行い、コンタクト部２６ｂのポリシリコン膜にも不純物を導入してもよい。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６６を形成する（図５Ｃを参照）。
次いで、全面に、例えばスピンコート法により、レジスト膜６８を形成する。この後、フォトリソグラフィーを用いてレジスト膜６８をパターニングすることにより、抵抗素子２６の抵抗部２６ａ上のシリコン酸化膜６６を覆うようにレジスト膜６８を残存させる（図６Ａを参照）。
次いで、例えばＲＩＥ法により、レジスト膜６４をマスクとして、シリコン酸化膜６６を異方性エッチングする。これにより、ゲート電極２０ｎ、２０ｐの側壁部分に、シリコン酸化膜６６よりなるサイドウォールスペーサ２２が形成される。一方、抵抗素子２６の抵抗部２６ａ上のシリコン酸化膜６６はレジスト膜６８によりマスクされているため、抵抗部２６ａ上にはシリコン酸化膜６６よりなる絶縁膜２８が残存し、コンタクト部２６ｂ及び放熱部２６ｃの表面が露出する（図６Ｂを参照）。シリコン酸化膜６６の異方性エッチングの終了後、エッチングマスクとして用いたレジスト膜６８を除去する。
次いで、Ｎ型ＭＯＳトランジスタ形成領域を露出する開口部を有するレジスト膜７０を形成し、このレジスト膜７０、ゲート電極２０ｎ及びサイドウォールスペーサ２２をマスクとして、Ｎ型ＭＯＳトランジスタ形成領域に例えば砒素イオンをイオン注入し、ゲート電極２０ｎ及びサイドウォールスペーサ２２の両側のシリコン基板１０内に、高濃度のソース／ドレイン不純物領域７２ｎを形成する（図６Ｃを参照）。ソース／ドレイン不純物領域７２ｎの形成終了後、マスクとして用いたレジスト膜７０を除去する。
同様にして、Ｐ型ＭＯＳトランジスタ形成領域を露出する開口部と抵抗素子２６の放熱部２６ｃを除く領域を露出する開口部とを有するレジスト膜７４を形成し、このレジスト膜７４、ゲート電極２０ｐ、サイドウォールスペーサ２２、及び抵抗部２６ａ上の絶縁膜２８をマスクとして、Ｐ型ＭＯＳトランジスタ形成領域に例えば弗化ボロン（ＢＦ２）イオンをイオン注入し、ゲート電極２０ｐ及びサイドウォールスペーサ２２の両側のシリコン基板１０内に、高濃度のソース／ドレイン不純物領域７２ｐを形成する（図７Ａを参照）。このとき同時に、抵抗素子２６のコンタクト部２６ｂには、弗化ボロンイオンがイオン注入され、コンタクト部２６ｂに高濃度の不純物が導入される。
ソース／ドレイン不純物領域７２ｐの形成終了後、マスクとして用いたレジスト膜７４を除去する。
次いで、所定の熱処理を行い、注入した不純物を活性化し、ゲート電極２０ｎの両側のシリコン基板１０内にエクステンションソース／ドレイン構造を有するＮ型のソース／ドレイン拡散層２４ｎを形成し、ゲート電極２０ｐの両側のシリコン基板１０内にエクステンションソース／ドレイン構造を有するＰ型のソース／ドレイン拡散層２４ｐを形成する（図７Ｂを参照）。
次いで、全面に例えばＣＶＤ法により例えば膜厚６００ｎｍのシリコン酸化膜を堆積した後、例えばＣＭＰ法によりこのシリコン酸化膜を平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３０を形成する（図７Ｃを参照）。
次いで、フォトリソグラフィー及びドライエッチングにより層間絶縁膜３０にコンタクトホールを形成しこれらをバリアメタル及びタングステン膜等の導体膜で埋め込むことを適宜行うことにより、Ｎ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｎに電気的に接続するコンタクトプラグ３２と、Ｐ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｐに電気的に接続するコンタクトプラグ３４と、ゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続されたコンタクトプラグ（図示せず）と、抵抗素子２６の抵抗部２６ａ両端のコンタクト部２６ｂにそれぞれ電気的に接続するコンタクトプラグ３６、３８とを形成する（図８Ａを参照）。なお、コンタクトホールの形成後、抵抗素子２６のコンタクト部２６ｂ等にイオン注入を行い、コンタクトプラグとのコンタクト抵抗が低減されるようにしてもよい。
次いで、全面に例えばＣＶＤ法により導体膜を形成した後にこれをパターニングすることを適宜行うことにより、コンタクトプラグ３２を介してＮ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｎに電気的に接続する配線層４０と、コンタクトプラグ３４を介してＰ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｐに電気的に接続する配線層４２と、コンタクトプラグを介してゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続する配線層（図示せず）と、コンタクトプラグ４２を介して抵抗素子２６の抵抗部２６ａ両端のコンタクト部２６ｂにそれぞれ電気的に接続する配線層４４、４６とを形成する（図８Ｂを参照）。
こうして、ＣＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタとともに、ポリシリコンからなる抵抗素子を有する本実施形態による半導体装置が製造される。
このように、本実施形態によれば、寄生容量が存在していたとしても回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きく放熱性の高い放熱部２６ｃを抵抗素子２６が備えるので、寄生容量が小さく、且つ放熱性に優れた抵抗素子２６を有する半導体装置を提供することができる。
（第２実施形態）
本発明の第２実施形態による半導体装置及びその製造方法について図９及び図１０を用いて説明する。図９は本実施形態による半導体装置の構造を示す断面図、図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図９を用いて説明する。
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、抵抗素子２６の放熱部２６ｃの下の絶縁膜の膜厚が、抵抗部２６ａの下の絶縁膜の膜厚と比較して薄くなっている点で、第１実施形態による半導体装置と異なっている。
すなわち、図９に示すように、抵抗素子２６の放熱部２６ｃの下には、抵抗部２６ａが形成されている素子分離絶縁膜１２と比較して膜厚の薄い絶縁膜７６が形成されている。膜厚の薄い絶縁膜７６は、例えば素子領域上に形成されたゲート絶縁膜である。
放熱部２６ｃは、第１実施形態による半導体装置のように抵抗部２６ａと比較して幅が広く且つ面積が大きくなっていてもよいし、或いは、抵抗部２６ａとほぼ同じ幅であってもよく、抵抗部２６ａと比較して面積が小さくなっていてもよい。
このように、本実施形態による半導体装置は、寄生容量が存在していたとしても回路構成上不都合とならない部分に形成された放熱部２６ｃの下の絶縁膜７６の膜厚が、抵抗部２６ａが形成されている素子分離絶縁膜１２の膜厚と比較して薄くなっていることに主たる特徴がある。
薄い絶縁膜７６上に放熱部２６ｃが形成されているため、放熱部２６ｃとシリコン基板１０との間の距離が近くなっている。これにより、抵抗素子２６の抵抗部２６ａにおいて発生したジュール熱が放熱部２６ｃを介して効率よくシリコン基板１０に逃げることができ、優れた放熱性を実現することができる。
次に、本実施形態による半導体装置の製造方法について図１０を用いて説明する。
まず、第１実施形態による半導体装置の製造方法とほぼ同様にして、素子分離絶縁膜１２を形成してシリコン基板１０に素子領域を画定した後、シリコン基板１０内にＰウェル１４、Ｎウェル１６を形成する（図１０Ａを参照）。
次いで、例えば熱酸化法により、シリコン基板１０の表面を熱酸化し、素子領域のＮ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタ形成領域上にシリコン酸化膜よりなるゲート絶縁膜１８を形成する。このとき、抵抗素子形成領域の素子領域上に、抵抗素子２６の放熱部２６ｃが上に形成されるゲート絶縁膜１８よりなる絶縁膜７６が形成される（図１０Ｂを参照）。なお、熱酸化によるゲート絶縁膜１８の形成とは別個に、抵抗素子領域の素子領域上にシリコン酸化膜、シリコン窒化酸化膜等を形成して、これを放熱部２６ｃが上に形成される絶縁膜７６としてもよい。
次いで、全面に例えばＣＶＤ法によりポリシリコン膜を形成した後、このポリシリコン膜を、フォトリソグラフィー及びドライエッチングによりパターニングし、Ｎ型ＭＯＳトランジスタ形成領域にポリシリコン膜よりなるゲート電極２０ｎを形成し、Ｐ型ＭＯＳトランジスタ形成領域にポリシリコン膜よりなるゲート電極２０ｐを形成し、また、抵抗素子形成領域の素子分離絶縁膜１２及び薄い絶縁膜７６上にポリシリコン膜よりなり放熱部２６ｃを有する抵抗素子２６を形成する（図１０Ｃを参照）。このとき、抵抗素子２６の放熱部２６ｃが薄い絶縁膜７６上に形成されるようにポリシリコン膜をパターニングする。
以後、図４Ｃ及び図５乃至図８に示す第１実施形態による半導体装置の製造方法と同様にして、図９に示す本実施形態による半導体装置が製造される。
このように、本実施形態によれば、寄生容量が存在していたとしても回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａが上に形成された素子分離絶縁膜１２よりも薄い絶縁膜７６上に形成された放熱部２６ｃを抵抗素子２６が備えるので、寄生容量が小さく、且つ放熱性に優れた抵抗素子２６を有する半導体装置を提供することができる。
（第３実施形態）
本発明の第３実施形態による半導体装置について図１１を用いて説明する。図１１は本実施形態による半導体装置の構造を示す断面図である。なお、第１実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、Ｐウェル１４及びＮウェル１６が形成されているウェル注入されたシリコン基板１０と比較して、抵抗素子２６が形成された領域におけるシリコン基板１０の不純物濃度が低くなっている点で、第１実施形態による半導体装置と異なっている。
すなわち、図１１に示すように、抵抗素子２６が形成された領域におけるシリコン基板１０は、ウェル注入が行われていない非ウェル注入部７８となっている。
シリコン基板１０の非ウェル注入部７８の不純物濃度は、シリコン基板１０自体の不純物濃度と同じである。一般的に、半導体装置に用いられるシリコン基板では、典型的な不純物濃度は、例えば１×１０１５〜１×１０１６／ｃｍ３である。これに対し、Ｐウェル１４及びＮウェル１６の不純物濃度は、例えば１×１０１７〜１×１０１８／ｃｍ３となっており、非ウェル注入部７８と比較して１０〜１００倍の不純物濃度となっている。
このように、本実施形態による半導体装置は、抵抗素子２６が形成された領域におけるシリコン基板１０が、ウェル注入が行われておらず、不純物濃度が低い非ウェル注入部７８となっていることに主たる特徴がある。このように、抵抗素子２６が形成される領域におけるシリコン基板１０に対しては不純物の導入を意図的に行わず不純物濃度を低くすることにより、抵抗素子２６の下では、シリコン基板１０側に空乏層が伸長することとなる。この結果、抵抗素子２６とシリコン基板１０との間に生じる寄生容量が低減される。
なお、ウェル注入の有無によっては抵抗素子２６とシリコン基板１０との間の距離は変わらない。このため、抵抗素子２６が形成される領域におけるシリコン基板１０にウェル注入を行わないことが、抵抗素子２６において発生するジュール熱の放熱に影響することはない。
図１２は、抵抗素子２６が形成された領域におけるシリコン基板１０にもウェル注入が行われている半導体装置と、本実施形態による半導体装置とについて、抵抗素子２６とシリコン基板１０との間に生じる寄生容量を測定した結果の一例を示すグラフである。グラフから明らかなように、抵抗素子２６が形成された領域におけるシリコン基板１０にウェル注入が行われていない本実施形態による半導体装置の場合の方が、ウェル注入が行われている場合と比較して約２０％寄生容量が低減されている。
なお、本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法において、ウェル注入を行う際に、抵抗素子形成領域をレジスト膜によりマスクすることにより製造することができる。
このように、本実施形態によれば、抵抗素子２６が形成された領域におけるシリコン基板１０が、ウェル注入が行われず不純物濃度が低い非ウェル注入部７８となっているので、抵抗素子２６において発生するジュール熱の放熱に影響することなく、抵抗素子２６とシリコン基板１０との間に生じる寄生容量を低減することができる。
（変形例）
本実施形態では、第１実施形態による半導体装置において、抵抗素子２６が形成された領域におけるシリコン基板１０を、ウェル注入を行わずに不純物濃度を低くした非ウェル注入部７８とする場合について説明したが、これに限定されるものではない。
例えば、図１３に示すように、薄い絶縁膜７６上に抵抗素子２６の放熱部２６ｃが形成されている第２実施形態による半導体装置において、抵抗素子２６が形成された領域におけるシリコン基板１０を非ウェル注入部７８としてもよい。
また、図１４に示すように、放熱部２６ｃを有さない抵抗素子８０を有する半導体装置において、抵抗素子８０が形成された領域におけるシリコン基板１０を非ウェル注入部７８としてもよい。
上記の図１３及び図１４に示す場合においても、非ウェル注入部７８の存在により、抵抗素子２６の下ではシリコン基板１０側に空乏層が伸長することとなり、抵抗素子２６、８０において発生するジュール熱の放熱に影響することなく、抵抗素子２６、８０とシリコン基板１０との間に生じる寄生容量を低減することができる。
（変形実施形態）
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとともに抵抗素子２６を形成する場合を例に説明したが、抵抗素子２６とともに形成する半導体素子は、これらに限定されるものではない。
また、上記実施形態では、素子分離絶縁膜１２等の上に抵抗素子２６を形成する場合を例に説明したが、素子分離絶縁膜１２等に限らず、種々の絶縁膜上に抵抗素子を形成することができる。
また、上記実施形態では、差動対回路を構成する場合を例に説明したが、本発明による半導体装置を用いて構成する回路は、差動対回路に限定されるものではない。
また、上記実施形態では、抵抗素子２６が、抵抗部２６ａ両端に形成された一方のコンタクト部２６ｂに放熱部２６ｃを有する場合を例に説明したが、抵抗素子２６が用いられる回路構成等に応じて、抵抗素子２６が、抵抗部２６ａ両端に形成されたコンタクト部２６ｂのそれぞれに放熱部２６ｃを有していてもよい。
また、上記実施形態では、差動対回路において、放熱部２６ｃが接するコンタクト部２６ｂが、電源電圧を印加する電源線に接続される場合を例に説明したが、放熱部２６ｃが接続されるのは電源線に限定されるものではなく、例えば接地電位線等の固定電位を印加する配線であればよい。
また、上記実施形態では、ソース／ドレイン拡散層、ゲート電極、及び抵抗素子のコンタクト部にコンタクトプラグを直接接続する場合を例に説明したが、これらの表面にサリサイドプロセスによりＣｏＳｉ２膜等のシリサイド膜を形成してからコンタクトプラグを接続してもよい。これにより、コンタクト抵抗を更に低減することができる。
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。図１は本実施形態による半導体装置の構造を示す概略図、図２は本実施形態による半導体装置を用いて構成される差動対回路を示す回路図、図３乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。図１Ａは本実施形態による半導体装置の構造を示す断面図、図１Ｂは本実施形態による半導体装置における抵抗素子の構造を示す平面図である。図１Ａにおける抵抗素子の断面は、図１ＢにおけるＸ−Ｘ′線断面に対応している。
図１Ａに示すように、シリコン基板１０上には、素子領域を画定する素子分離絶縁膜１２が形成されている。Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１０内には、Ｎウェル１６が形成されている。
Ｎ型ＭＯＳトランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介して、ポリシリコン膜よりなるゲート電極２０ｎが形成されている。ゲート電極２０ｎの側壁には、サイドウォールスペーサ２２が形成されている。ゲート電極２０ｎの両側のシリコン基板１０内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層２４ｎが形成されている。こうして、Ｎ型ＭＯＳトランジスタ形成領域には、ゲート電極２２ｎ及びソース／ドレイン拡散層２４ｎを有するＮ型ＭＯＳトランジスタが形成されている。
Ｐ型ＭＯＳトランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介して、ポリシリコン膜よりなるゲート電極２０ｐが形成されている。ゲート電極２０ｐの側壁には、サイドウォールスペーサ２２が形成されている。ゲート電極２０ｐの両側のシリコン基板１０内には、エクステンションソース／ドレイン構造を有するソース／ドレイン拡散層２４ｐが形成されている。こうして、Ｐ型ＭＯＳトランジスタ形成領域には、ゲート電極２２ｐ及びソース／ドレイン拡散層２４ｐを有するＰ型ＭＯＳトランジスタが形成されている。
素子分離絶縁膜１２上の抵抗素子形成領域には、ポリシリコン膜よりなる抵抗素子２６が形成されている。抵抗素子２６は、図１Ａ及び図１Ｂに示すように、抵抗部２６ａと、抵抗部２６ａの両端部に形成されたコンタクト部２６ｂと、一方のコンタクト部２６ｂの接続された放熱部２６ｃとを有している。抵抗部２６ａは、矩形状のポリシリコン膜よりなり不純物が導入されて所定の抵抗値に設定された抵抗として機能するものである。コンタクト部２６ｂは、ポリシリコン膜に高濃度の不純物が導入されてなり、コンタクトプラグが接続されるものである。放熱部２６ｃは、抵抗部２６ａ及びコンタクト部２６ｂよりも幅が広く且つ面積が大きい平面形状を有するポリシリコン膜よりなるものである。例えば、抵抗部２６ａ及びその両端のコンタクト部２６ｂは、図１Ｂに示すように、ほぼ同じ幅の矩形状の平面形状を有し、放熱部２６ｃは、抵抗部２６ａ及びコンタクト部２６ｂよりも幅の広い矩形状の平面形状を有している。これら抵抗部２６ａ、コンタクト部２６ｂ、及び放熱部２６ｃは、同一のポリシリコン膜をパターニングすることにより一体的に形成されている。
抵抗素子２６の抵抗部２６ａ上には、絶縁膜２８が形成されている。
Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、及び抵抗素子２６が形成されたシリコン基板１０上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、ソース／ドレイン拡散層２４ｎ、２４ｐにそれぞれ電気的に接続されたコンタクトプラグ３２、３４と、ゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続されたコンタクトプラグ（図示せず）と、抵抗素子２６の抵抗部２６ａ両端のコンタクト部２６ｂにそれぞれ接続されたコンタクトプラグ３６、３８が埋め込まれている。
コンタクトプラグ３２〜３８が埋め込まれた層間絶縁膜３０上には、コンタクトプラグ３２、３４を介してソース／ドレイン拡散層２４ｎ、２４ｐにそれぞれ電気的に接続された配線層４０、４２と、コンタクトプラグを介してゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続された配線層（図示せず）と、コンタクトプラグ３６、３８を介して抵抗素子２６のコンタクト部２６ｂにそれぞれ電気的に接続された配線層４４、４６が形成されている。
こうして、本実施形態による半導体装置が構成されている。
図２は、本実施形態による半導体装置を用いて構成される回路の一例である差動対回路を示す回路図である。図示するように、本実施形態による半導体装置により構成されるＣＭＯＳトランジスタ４８と抵抗素子２６とが直列に接続された回路が並列に接続されている。それぞれの抵抗素子２６の放熱部２６ｃのＡ点は、固定電位である電源電圧（Ｖｄｄ）に接続されている。すなわち、放熱部２６ｃに接するコンタクト部２６ｂが、差動対回路に電源電圧を印加する電源線に接続されている。また、それぞれの抵抗素子２６の抵抗部２６ａのＢ点に電気的に接続されたＣＭＯＳトランジスタ４８のソース／ドレインの一方が、接地電位線に接続されている。
本実施形態による半導体装置は、抵抗素子２６において、固定電位を印加する配線に接続されるコンタクト部２６ｂのように寄生容量の存在が回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きく放熱性の高い放熱部２６ｃが設けられていることに主たる特徴がある。
以下、本実施形態による半導体装置の特徴について、図２に示すように差動対回路を構成した場合を例に具体的に説明する。
本実施形態による半導体装置を用いて差動対回路を構成した場合、図２に示すように、差動対回路における負荷抵抗である抵抗素子２６のＡ点は電源電圧に接続されているため回路の動作によらず電圧が変動することはない。したがって、Ａ点の部分に寄生容量が存在していたとしても、回路の動作時に電荷の充放電が行われることはなく、寄生容量の存在に起因する回路構成上の不都合はない。
したがって、このような寄生容量が存在していたとしても回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きく放熱性の高いポリシリコン膜よりなる放熱部２６ｃを設けることにより、抵抗部２６ａで発生するジュール熱が放熱部２６ｃを介して効率よくシリコン基板に逃げることができ、優れた放熱性を確保することができる。
一方、抵抗素子２６のＢ点及び抵抗部２６ａは、トランジスタのオン／オフ動作等の回路の動作によってその電位が変動することとなる。したがって、このような部分に寄生容量が存在すると、電荷の充放電が行われ回路動作に遅延が生じる等の回路構成上の不都合がある。したがって、抵抗部２６ａについては、ポリシリコン膜の幅を狭くして面積を小さくすることにより、寄生容量ができるだけ低減されるように設計すればよい。ここで、抵抗部２６ａにおいて発生するジュール熱の放熱は放熱部２６ｃにより確保されるため、抵抗部２６ａの設計は、ジュール熱の放熱を確保することに制約されることなく、寄生容量を低減するという観点から行うことができる。
なお、図２では、抵抗素子２６のＡ点が差動対回路の電源電圧に接続されていたが、固定電位であれば電源電圧に限られず、例えば接地電位に接続されていてもよい。
上述のように、本実施形態による半導体装置は、抵抗素子２６が、固定電位を印加するための配線に接続されるコンタクト部２６ｂのように寄生容量の存在が回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きいポリシリコン膜よりなる放熱性の高い放熱部２６ｃを有し、また、ジュール熱の放熱を確保することに制約されることなく寄生容量を低減する観点から設計された抵抗部２６ａを有するので、回路構成上不都合となる寄生容量が小さく、且つ発生するジュール熱について優れた放熱性を備えた抵抗素子を有する半導体装置を提供することができる。
次に、本実施形態による半導体装置の製造方法について図３乃至図８を用いて説明する。
まず、ｐ型シリコン基板１０に、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、素子領域を画定する素子分離絶縁膜を形成する（図３Ａを参照）。ここで、ｐ型シリコン基板１０の不純物濃度は、例えば１×１０１５〜１×１０１６／ｃｍ３である。なお、図３乃至図８では、中央の素子分離絶縁膜１２により画定された図中左側の素子領域がＰ型ＭＯＳトランジスタ形成領域であり、図中右側の素子領域がＮ型ＭＯＳトランジスタ形成領域である。また、図中右側の素子分離絶縁膜１２上が、抵抗素子形成領域である。
次いで、Ｎ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜５２を形成し、このレジスト膜５２をマスクとするイオン注入により、Ｎ型ＭＯＳトランジスタ形成領域にＰウェル１４を形成する（図３Ｂを参照）。Ｐウェル１４の形成終了後、マスクとして用いたレジスト膜５２を除去する。
同様に、Ｐ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜５４を形成し、このレジスト膜５４をマスクとするイオン注入により、Ｐ型ＭＯＳトランジスタ形成領域にＮウェル１６を形成する（図３Ｃを参照）。Ｎウェル１６の形成終了後、マスクとして用いたレジスト膜５４を除去する。
なお、Ｐウェル１４、Ｎウェル１６の不純物濃度は、ともに例えば１×１０１７〜１×１０１８／ｃｍ３である。
次いで、例えば熱酸化法により、シリコン基板１０の表面を熱酸化し、素子領域上にシリコン酸化膜よりなるゲート絶縁膜１８を形成する。なお、ゲート絶縁膜１８は、シリコン窒化酸化膜、アルミナ膜、高誘電率膜、その他の絶縁膜により形成してもよい。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜５６を形成する（図４Ａを参照）。ここで、ポリシリコン膜５６は、アモルファスシリコン膜を形成し、熱処理によりアモルファスシリコン膜を結晶化することにより形成してもよい。
次いで、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜５６をパターニングし、Ｎ型ＭＯＳトランジスタ形成領域にポリシリコン膜５６よりなるゲート電極２０ｎを形成し、Ｐ型ＭＯＳトランジスタ形成領域にポリシリコン膜５６よりなるゲート電極２０ｐを形成し、また、素子分離絶縁膜１２上の抵抗素子形成領域にポリシリコン膜５６よりなり放熱部２６ｃを有する抵抗素子２６を形成する（図４Ｂを参照）。
次いで、Ｎ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜５８を形成し、このレジスト膜５８及びゲート電極２０ｎをマスクとして、Ｎ型ＭＯＳトランジスタ領域に例えば砒素（Ａｓ）イオンをイオン注入し、ゲート電極２０ｎの両側のシリコン基板１０内に、エクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域６０ｎを形成する（図４Ｃを参照）。不純物拡散領域６０ｎの形成終了後、マスクとして用いたレジスト膜５８を除去する。
同様にして、Ｐ型ＭＯＳトランジスタ領域を露出する開口部を有するレジスト膜６２を形成し、このレジスト膜６２及びゲート電極２０ｐをマスクとして、Ｐ型ＭＯＳトランジスタ領域に例えばボロン（Ｂ）イオンをイオン注入し、ゲート電極２０ｐの両側のシリコン基板１０内に、エクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域６０ｐを形成する（図５Ａを参照）。不純物拡散領域６０ｐの形成終了後、マスクとして用いたレジスト膜６２を除去する。
次いで、抵抗素子２６の抵抗部２６ａを露出する開口部を有するレジスト膜６４を形成し、このレジスト膜６４をマスクとして、不純物としてボロンイオンをイオン注入し、抵抗部２６ａのポリシリコン膜にボロンイオンを導入する（図５Ｂを参照）。これにより、ＣＭＯＳトランジスタとともに形成する抵抗素子２６の抵抗値が調整される。このときの抵抗部２６ａに導入する不純物の種類やドーズ量等のイオン注入の条件を適宜設定することにより、抵抗素子２６の抵抗値を所望の値に設定することができる。なお、抵抗部２６ａとコンタクト部２６ｂとを露出する開口部を有するレジスト膜をマスクとしてイオン注入を行い、コンタクト部２６ｂのポリシリコン膜にも不純物を導入してもよい。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６６を形成する（図５Ｃを参照）。
次いで、全面に、例えばスピンコート法により、レジスト膜６８を形成する。この後、フォトリソグラフィーを用いてレジスト膜６８をパターニングすることにより、抵抗素子２６の抵抗部２６ａ上のシリコン酸化膜６６を覆うようにレジスト膜６８を残存させる（図６Ａを参照）。
次いで、例えばＲＩＥ法により、レジスト膜６４をマスクとして、シリコン酸化膜６６を異方性エッチングする。これにより、ゲート電極２０ｎ、２０ｐの側壁部分に、シリコン酸化膜６６よりなるサイドウォールスペーサ２２が形成される。一方、抵抗素子２６の抵抗部２６ａ上のシリコン酸化膜６６はレジスト膜６８によりマスクされているため、抵抗部２６ａ上にはシリコン酸化膜６６よりなる絶縁膜２８が残存し、コンタクト部２６ｂ及び放熱部２６ｃの表面が露出する（図６Ｂを参照）。シリコン酸化膜６６の異方性エッチングの終了後、エッチングマスクとして用いたレジスト膜６８を除去する。
次いで、Ｎ型ＭＯＳトランジスタ形成領域を露出する開口部を有するレジスト膜７０を形成し、このレジスト膜７０、ゲート電極２０ｎ及びサイドウォールスペーサ２２をマスクとして、Ｎ型ＭＯＳトランジスタ形成領域に例えば砒素イオンをイオン注入し、ゲート電極２０ｎ及びサイドウォールスペーサ２２の両側のシリコン基板１０内に、高濃度のソース／ドレイン不純物領域７２ｎを形成する（図６Ｃを参照）。ソース／ドレイン不純物領域７２ｎの形成終了後、マスクとして用いたレジスト膜７０を除去する。
同様にして、Ｐ型ＭＯＳトランジスタ形成領域を露出する開口部と抵抗素子２６の放熱部２６ｃを除く領域を露出する開口部とを有するレジスト膜７４を形成し、このレジスト膜７４、ゲート電極２０ｐ、サイドウォールスペーサ２２、及び抵抗部２６ａ上の絶縁膜２８をマスクとして、Ｐ型ＭＯＳトランジスタ形成領域に例えば弗化ボロン（ＢＦ２）イオンをイオン注入し、ゲート電極２０ｐ及びサイドウォールスペーサ２２の両側のシリコン基板１０内に、高濃度のソース／ドレイン不純物領域７２ｐを形成する（図７Ａを参照）。このとき同時に、抵抗素子２６のコンタクト部２６ｂには、弗化ボロンイオンがイオン注入され、コンタクト部２６ｂに高濃度の不純物が導入される。
ソース／ドレイン不純物領域７２ｐの形成終了後、マスクとして用いたレジスト膜７４を除去する。
次いで、所定の熱処理を行い、注入した不純物を活性化し、ゲート電極２０ｎの両側のシリコン基板１０内にエクステンションソース／ドレイン構造を有するＮ型のソース／ドレイン拡散層２４ｎを形成し、ゲート電極２０ｐの両側のシリコン基板１０内にエクステンションソース／ドレイン構造を有するＰ型のソース／ドレイン拡散層２４ｐを形成する（図７Ｂを参照）。
次いで、全面に例えばＣＶＤ法により例えば膜厚６００ｎｍのシリコン酸化膜を堆積した後、例えばＣＭＰ法によりこのシリコン酸化膜を平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３０を形成する（図７Ｃを参照）。
次いで、フォトリソグラフィー及びドライエッチングにより層間絶縁膜３０にコンタクトホールを形成しこれらをバリアメタル及びタングステン膜等の導体膜で埋め込むことを適宜行うことにより、Ｎ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｎに電気的に接続するコンタクトプラグ３２と、Ｐ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｐに電気的に接続するコンタクトプラグ３４と、ゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続されたコンタクトプラグ（図示せず）と、抵抗素子２６の抵抗部２６ａ両端のコンタクト部２６ｂにそれぞれ電気的に接続するコンタクトプラグ３６、３８とを形成する（図８Ａを参照）。なお、コンタクトホールの形成後、抵抗素子２６のコンタクト部２６ｂ等にイオン注入を行い、コンタクトプラグとのコンタクト抵抗が低減されるようにしてもよい。
次いで、全面に例えばＣＶＤ法により導体膜を形成した後にこれをパターニングすることを適宜行うことにより、コンタクトプラグ３２を介してＮ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｎに電気的に接続する配線層４０と、コンタクトプラグ３４を介してＰ型ＭＯＳトランジスタのソース／ドレイン拡散層２４ｐに電気的に接続する配線層４２と、コンタクトプラグを介してゲート電極２０ｎ、２０ｐにそれぞれ電気的に接続する配線層（図示せず）と、コンタクトプラグ４２を介して抵抗素子２６の抵抗部２６ａ両端のコンタクト部２６ｂにそれぞれ電気的に接続する配線層４４、４６とを形成する（図８Ｂを参照）。
こうして、ＣＭＯＳトランジスタを構成するＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタとともに、ポリシリコンからなる抵抗素子を有する本実施形態による半導体装置が製造される。
このように、本実施形態によれば、寄生容量が存在していたとしても回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａと比較して面積が大きく放熱性の高い放熱部２６ｃを抵抗素子２６が備えるので、寄生容量が小さく、且つ放熱性に優れた抵抗素子２６を有する半導体装置を提供することができる。
（第２実施形態）
本発明の第２実施形態による半導体装置及びその製造方法について図９及び図１０を用いて説明する。図９は本実施形態による半導体装置の構造を示す断面図、図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図９を用いて説明する。
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、抵抗素子２６の放熱部２６ｃの下の絶縁膜の膜厚が、抵抗部２６ａの下の絶縁膜の膜厚と比較して薄くなっている点で、第１実施形態による半導体装置と異なっている。
すなわち、図９に示すように、抵抗素子２６の放熱部２６ｃの下には、抵抗部２６ａが形成されている素子分離絶縁膜１２と比較して膜厚の薄い絶縁膜７６が形成されている。膜厚の薄い絶縁膜７６は、例えば素子領域上に形成されたゲート絶縁膜である。
放熱部２６ｃは、第１実施形態による半導体装置のように抵抗部２６ａと比較して幅が広く且つ面積が大きくなっていてもよいし、或いは、抵抗部２６ａとほぼ同じ幅であってもよく、抵抗部２６ａと比較して面積が小さくなっていてもよい。
このように、本実施形態による半導体装置は、寄生容量が存在していたとしても回路構成上不都合とならない部分に形成された放熱部２６ｃの下の絶縁膜７６の膜厚が、抵抗部２６ａが形成されている素子分離絶縁膜１２の膜厚と比較して薄くなっていることに主たる特徴がある。
薄い絶縁膜７６上に放熱部２６ｃが形成されているため、放熱部２６ｃとシリコン基板１０との間の距離が近くなっている。これにより、抵抗素子２６の抵抗部２６ａにおいて発生したジュール熱が放熱部２６ｃを介して効率よくシリコン基板１０に逃げることができ、優れた放熱性を実現することができる。
次に、本実施形態による半導体装置の製造方法について図１０を用いて説明する。
まず、第１実施形態による半導体装置の製造方法とほぼ同様にして、素子分離絶縁膜１２を形成してシリコン基板１０に素子領域を画定した後、シリコン基板１０内にＰウェル１４、Ｎウェル１６を形成する（図１０Ａを参照）。
次いで、例えば熱酸化法により、シリコン基板１０の表面を熱酸化し、素子領域のＮ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタ形成領域上にシリコン酸化膜よりなるゲート絶縁膜１８を形成する。このとき、抵抗素子形成領域の素子領域上に、抵抗素子２６の放熱部２６ｃが上に形成されるゲート絶縁膜１８よりなる絶縁膜７６が形成される（図１０Ｂを参照）。なお、熱酸化によるゲート絶縁膜１８の形成とは別個に、抵抗素子領域の素子領域上にシリコン酸化膜、シリコン窒化酸化膜等を形成して、これを放熱部２６ｃが上に形成される絶縁膜７６としてもよい。
次いで、全面に例えばＣＶＤ法によりポリシリコン膜を形成した後、このポリシリコン膜を、フォトリソグラフィー及びドライエッチングによりパターニングし、Ｎ型ＭＯＳトランジスタ形成領域にポリシリコン膜よりなるゲート電極２０ｎを形成し、Ｐ型ＭＯＳトランジスタ形成領域にポリシリコン膜よりなるゲート電極２０ｐを形成し、また、抵抗素子形成領域の素子分離絶縁膜１２及び薄い絶縁膜７６上にポリシリコン膜よりなり放熱部２６ｃを有する抵抗素子２６を形成する（図１０Ｃを参照）。このとき、抵抗素子２６の放熱部２６ｃが薄い絶縁膜７６上に形成されるようにポリシリコン膜をパターニングする。
以後、図４Ｃ及び図５乃至図８に示す第１実施形態による半導体装置の製造方法と同様にして、図９に示す本実施形態による半導体装置が製造される。
このように、本実施形態によれば、寄生容量が存在していたとしても回路構成上不都合とならない部分に、抵抗として機能する抵抗部２６ａが上に形成された素子分離絶縁膜１２よりも薄い絶縁膜７６上に形成された放熱部２６ｃを抵抗素子２６が備えるので、寄生容量が小さく、且つ放熱性に優れた抵抗素子２６を有する半導体装置を提供することができる。
（第３実施形態）
本発明の第３実施形態による半導体装置について図１１を用いて説明する。図１１は本実施形態による半導体装置の構造を示す断面図である。なお、第１実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、Ｐウェル１４及びＮウェル１６が形成されているウェル注入されたシリコン基板１０と比較して、抵抗素子２６が形成された領域におけるシリコン基板１０の不純物濃度が低くなっている点で、第１実施形態による半導体装置と異なっている。
すなわち、図１１に示すように、抵抗素子２６が形成された領域におけるシリコン基板１０は、ウェル注入が行われていない非ウェル注入部７８となっている。
シリコン基板１０の非ウェル注入部７８の不純物濃度は、シリコン基板１０自体の不純物濃度と同じである。一般的に、半導体装置に用いられるシリコン基板では、典型的な不純物濃度は、例えば１×１０１５〜１×１０１６／ｃｍ３である。これに対し、Ｐウェル１４及びＮウェル１６の不純物濃度は、例えば１×１０１７〜１×１０１８／ｃｍ３となっており、非ウェル注入部７８と比較して１０〜１００倍の不純物濃度となっている。
このように、本実施形態による半導体装置は、抵抗素子２６が形成された領域におけるシリコン基板１０が、ウェル注入が行われておらず、不純物濃度が低い非ウェル注入部７８となっていることに主たる特徴がある。このように、抵抗素子２６が形成される領域におけるシリコン基板１０に対しては不純物の導入を意図的に行わず不純物濃度を低くすることにより、抵抗素子２６の下では、シリコン基板１０側に空乏層が伸長することとなる。この結果、抵抗素子２６とシリコン基板１０との間に生じる寄生容量が低減される。
なお、ウェル注入の有無によっては抵抗素子２６とシリコン基板１０との間の距離は変わらない。このため、抵抗素子２６が形成される領域におけるシリコン基板１０にウェル注入を行わないことが、抵抗素子２６において発生するジュール熱の放熱に影響することはない。
図１２は、抵抗素子２６が形成された領域におけるシリコン基板１０にもウェル注入が行われている半導体装置と、本実施形態による半導体装置とについて、抵抗素子２６とシリコン基板１０との間に生じる寄生容量を測定した結果の一例を示すグラフである。グラフから明らかなように、抵抗素子２６が形成された領域におけるシリコン基板１０にウェル注入が行われていない本実施形態による半導体装置の場合の方が、ウェル注入が行われている場合と比較して約２０％寄生容量が低減されている。
なお、本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法において、ウェル注入を行う際に、抵抗素子形成領域をレジスト膜によりマスクすることにより製造することができる。
このように、本実施形態によれば、抵抗素子２６が形成された領域におけるシリコン基板１０が、ウェル注入が行われず不純物濃度が低い非ウェル注入部７８となっているので、抵抗素子２６において発生するジュール熱の放熱に影響することなく、抵抗素子２６とシリコン基板１０との間に生じる寄生容量を低減することができる。
（変形例）
本実施形態では、第１実施形態による半導体装置において、抵抗素子２６が形成された領域におけるシリコン基板１０を、ウェル注入を行わずに不純物濃度を低くした非ウェル注入部７８とする場合について説明したが、これに限定されるものではない。
例えば、図１３に示すように、薄い絶縁膜７６上に抵抗素子２６の放熱部２６ｃが形成されている第２実施形態による半導体装置において、抵抗素子２６が形成された領域におけるシリコン基板１０を非ウェル注入部７８としてもよい。
また、図１４に示すように、放熱部２６ｃを有さない抵抗素子８０を有する半導体装置において、抵抗素子８０が形成された領域におけるシリコン基板１０を非ウェル注入部７８としてもよい。
上記の図１３及び図１４に示す場合においても、非ウェル注入部７８の存在により、抵抗素子２６の下ではシリコン基板１０側に空乏層が伸長することとなり、抵抗素子２６、８０において発生するジュール熱の放熱に影響することなく、抵抗素子２６、８０とシリコン基板１０との間に生じる寄生容量を低減することができる。
（変形実施形態）
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとともに抵抗素子２６を形成する場合を例に説明したが、抵抗素子２６とともに形成する半導体素子は、これらに限定されるものではない。
また、上記実施形態では、素子分離絶縁膜１２等の上に抵抗素子２６を形成する場合を例に説明したが、素子分離絶縁膜１２等に限らず、種々の絶縁膜上に抵抗素子を形成することができる。
また、上記実施形態では、差動対回路を構成する場合を例に説明したが、本発明による半導体装置を用いて構成する回路は、差動対回路に限定されるものではない。
また、上記実施形態では、抵抗素子２６が、抵抗部２６ａ両端に形成された一方のコンタクト部２６ｂに放熱部２６ｃを有する場合を例に説明したが、抵抗素子２６が用いられる回路構成等に応じて、抵抗素子２６が、抵抗部２６ａ両端に形成されたコンタクト部２６ｂのそれぞれに放熱部２６ｃを有していてもよい。
また、上記実施形態では、差動対回路において、放熱部２６ｃが接するコンタクト部２６ｂが、電源電圧を印加する電源線に接続される場合を例に説明したが、放熱部２６ｃが接続されるのは電源線に限定されるものではなく、例えば接地電位線等の固定電位を印加する配線であればよい。
また、上記実施形態では、ソース／ドレイン拡散層、ゲート電極、及び抵抗素子のコンタクト部にコンタクトプラグを直接接続する場合を例に説明したが、これらの表面にサリサイドプロセスによりＣｏＳｉ２膜等のシリサイド膜を形成してからコンタクトプラグを接続してもよい。これにより、コンタクト抵抗を更に低減することができる。
本発明は、半導体基板上に形成されたポリシリコン膜よりなる抵抗素子を、抵抗値が所定の値に設定された抵抗部と、抵抗部の端部に形成され、固定電位を印加する配線が接続されるコンタクト部と、コンタクト部に接続された放熱部とにより構成することにより、寄生容量が小さく、且つ放熱性に優れた抵抗素子を実現するので、半導体装置の動作速度及び信頼性の向上に有用である。
Claims (9)
- 半導体基板上に絶縁膜を介して形成されたポリシリコン膜よりなる抵抗素子を有する半導体装置であって、
前記抵抗素子は、抵抗値が所定の値に設定された抵抗部と、前記抵抗部の端部に形成され、固定電位を印加する配線が接続されるコンタクト部と、前記コンタクト部と一体的に形成され、前記コンタクト部に接続された放熱部とを有する
ことを特徴とする半導体装置。 - 請求の範囲第１項記載の半導体装置において、
前記抵抗素子は、差動対回路における負荷抵抗であり、
前記コンタクト部は、前記差動対回路に電源電圧を印加する電源線又は接地電位線に接続されている
ことを特徴とする半導体装置。 - 請求の範囲第１項又は第２項記載の半導体装置において、
前記絶縁膜は、前記半導体基板と前記抵抗部との間に形成された第１の絶縁膜と、前記半導体基板と前記放熱部との間に形成され、前記第１の絶縁膜よりも膜厚の薄い第２の絶縁膜とを有する
ことを特徴とする半導体装置。 - 請求の範囲第３項記載の半導体装置において、
前記第１の絶縁膜は、前記半導体基板に素子領域を画定する素子分離絶縁膜であり、
前記第２の絶縁膜は、前記素子領域上に形成された絶縁膜である
ことを特徴とする半導体装置。 - 請求の範囲第１項乃至第４項のいずれか１項に記載の半導体装置において、
前記抵抗素子が形成された領域における前記半導体基板の不純物濃度は、１×１０１５〜１×１０１６／ｃｍ３である
ことを特徴とする半導体装置。 - 請求の範囲第１項乃至第５項のいずれか１項に記載の半導体装置において、
前記放熱部の不純物濃度は、前記抵抗部の不純物濃度よりも低い
ことを特徴とする半導体装置。 - 請求の範囲第１項乃至第６項のいずれか１項に記載の半導体装置において、
前記放熱部は、前記抵抗部よりも面積が広い
ことを特徴とする半導体装置。 - 請求の範囲第１項乃至第７項のいずれか１項に記載の半導体装置において、
前記放熱部は、前記抵抗部及び前記コンタクト部よりも幅が広い
ことを特徴とする半導体装置。 - 請求の範囲第１項乃至第８項のいずれか１項に記載の半導体装置において、
前記半導体基板上にゲート絶縁膜を介して形成され、前記抵抗素子を構成する前記ポリシリコン膜と同層のポリシリコン膜を含むゲート電極を更に有する
ことを特徴とする半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2003/009725 WO2005013368A1 (ja) | 2003-07-31 | 2003-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2005013368A1 JPWO2005013368A1 (ja) | 2006-09-28 |
| JP4493596B2 true JP4493596B2 (ja) | 2010-06-30 |
Family
ID=34113470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005507388A Expired - Lifetime JP4493596B2 (ja) | 2003-07-31 | 2003-07-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7365397B2 (ja) |
| JP (1) | JP4493596B2 (ja) |
| CN (1) | CN1771602A (ja) |
| WO (1) | WO2005013368A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5010151B2 (ja) * | 2006-01-30 | 2012-08-29 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| JP4600417B2 (ja) * | 2007-04-17 | 2010-12-15 | ソニー株式会社 | 半導体装置の製造方法 |
| US8652922B2 (en) | 2011-01-18 | 2014-02-18 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| US8298904B2 (en) | 2011-01-18 | 2012-10-30 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| US8912630B2 (en) | 2012-04-11 | 2014-12-16 | International Business Machines Corporation | Integrated circuit including thermal gate, related method and design structure |
| US9385087B2 (en) | 2013-10-18 | 2016-07-05 | Globalfoundries Inc. | Polysilicon resistor structure having modified oxide layer |
| JP6355481B2 (ja) * | 2014-08-25 | 2018-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE102015206175A1 (de) * | 2015-04-07 | 2016-10-13 | Globalfoundries Inc. | Halbleiterbauelement mit Dünnschicht-Widerstand |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPH03171657A (ja) * | 1989-11-29 | 1991-07-25 | Fujitsu Ltd | 半導体装置 |
| JPH03248458A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 半導体集積回路用ポリシリコン抵抗 |
| JPH0513565A (ja) * | 1991-06-28 | 1993-01-22 | Fujitsu Ltd | 半導体装置 |
| JPH06295985A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体集積回路装置 |
| JPH07106511A (ja) * | 1993-10-05 | 1995-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07142677A (ja) * | 1993-10-07 | 1995-06-02 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002118446A (ja) * | 2000-10-04 | 2002-04-19 | Toshiba Corp | 半導体集積回路 |
| JP2003152100A (ja) * | 2001-11-13 | 2003-05-23 | Ricoh Co Ltd | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283058A (ja) | 1989-04-24 | 1990-11-20 | Nec Corp | 半導体装置 |
| JP2710197B2 (ja) * | 1993-12-16 | 1998-02-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001257317A (ja) | 2000-03-09 | 2001-09-21 | Nec Corp | 半導体集積回路装置 |
| US6958523B2 (en) * | 2000-09-15 | 2005-10-25 | Texas Instruments Incorporated | On chip heating for electrical trimming of polysilicon and polysilicon-silicon-germanium resistors and electrically programmable fuses for integrated circuits |
-
2003
- 2003-07-31 JP JP2005507388A patent/JP4493596B2/ja not_active Expired - Lifetime
- 2003-07-31 CN CNA038265532A patent/CN1771602A/zh active Pending
- 2003-07-31 WO PCT/JP2003/009725 patent/WO2005013368A1/ja active Application Filing
-
2005
- 2005-10-31 US US11/261,794 patent/US7365397B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPH03171657A (ja) * | 1989-11-29 | 1991-07-25 | Fujitsu Ltd | 半導体装置 |
| JPH03248458A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 半導体集積回路用ポリシリコン抵抗 |
| JPH0513565A (ja) * | 1991-06-28 | 1993-01-22 | Fujitsu Ltd | 半導体装置 |
| JPH06295985A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体集積回路装置 |
| JPH07106511A (ja) * | 1993-10-05 | 1995-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07142677A (ja) * | 1993-10-07 | 1995-06-02 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002118446A (ja) * | 2000-10-04 | 2002-04-19 | Toshiba Corp | 半導体集積回路 |
| JP2003152100A (ja) * | 2001-11-13 | 2003-05-23 | Ricoh Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2005013368A1 (ja) | 2005-02-10 |
| US20060049484A1 (en) | 2006-03-09 |
| US7365397B2 (en) | 2008-04-29 |
| JPWO2005013368A1 (ja) | 2006-09-28 |
| CN1771602A (zh) | 2006-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7749822B2 (en) | Method of forming a resistor and an FET from the metal portion of a MOSFET metal gate stack | |
| US9240404B2 (en) | Embedded polysilicon resistor in integrated circuits formed by a replacement gate process | |
| JP5079687B2 (ja) | Ｓｏｉデバイスの製造方法 | |
| US7964457B2 (en) | Semiconductor integrated circuit device and a manufacturing method for the same | |
| TWI639218B (zh) | 半導體元件與其製造方法 | |
| US7365397B2 (en) | Semiconductor device | |
| US8481397B2 (en) | Polysilicon resistor and E-fuse for integration with metal gate and high-k dielectric | |
| US20080096358A1 (en) | Method of fabricating semiconductor device having reduced contact resistance | |
| KR20050042161A (ko) | 수직 게이트 반도체 디바이스를 제조하는 방법 | |
| US7560777B1 (en) | Protection element and method of manufacture | |
| KR100752907B1 (ko) | 반도체 장치 | |
| JP2005093458A (ja) | 半導体装置およびその製造方法 | |
| JP2008078358A (ja) | 半導体装置及びその製造方法 | |
| US20110101458A1 (en) | SOI type semiconductor device having a protection circuit | |
| KR100305880B1 (ko) | 트랜지스터의제조방법 | |
| JPH1074894A (ja) | 半導体装置およびその製造方法 | |
| JP2005322730A (ja) | 半導体装置及びその製造方法 | |
| KR20080084201A (ko) | 반도체 장치의 저항 구조물 및 그 형성 방법. | |
| JP3631383B2 (ja) | 半導体装置、電界効果トランジスタおよびその製造方法 | |
| KR100955933B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP4950648B2 (ja) | 半導体装置およびその製造方法 | |
| JP2012099530A (ja) | 半導体装置およびその製造方法 | |
| KR100774799B1 (ko) | 다이오드 연결 ｍｏｓ 트랜지스터 제조방법 및 구조 | |
| JP2005347296A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2008211155A (ja) | 半導体集積回路及び製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091013 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091110 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100205 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100406 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100406 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |