KR100752907B1 - 반도체 장치 - Google Patents

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KR100752907B1 KR1020057022558A KR20057022558A KR100752907B1 KR 100752907 B1 KR100752907 B1 KR 100752907B1 KR 1020057022558 A KR1020057022558 A KR 1020057022558A KR 20057022558 A KR20057022558 A KR 20057022558A KR 100752907 B1 KR100752907 B1 KR 100752907B1
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Abstract

실리콘 기판(10) 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자(26)를 갖는 반도체 장치로서, 저항 소자(26)는, 저항값이 소정의 값으로 설정된 저항부(26a)와, 저항부(26a)의 양 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부(26b)와, 컨택트부(26b)에 접속된 방열부(26c)를 갖는다. 따라서, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자를 갖는 반도체 장치를 제공할 수 있다.
실리콘 기판, 저항 소자, 방열부, 컨택트부, 기생 용량, 저항부

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치에 관한 것이다.
반도체 장치에 내장되는 저항 소자로서는, 현재, 폴리실리콘막으로 이루어지는 것이 널리 이용되도록 되어 있다. 이것은, 폴리실리콘막에 의해 저항 소자를 형성하는 공정이 다른 반도체 장치의 제조 프로세스와의 정합성이 양호한 것이나, 폴리실리콘막으로 이루어지는 저항 소자는 바이어스 의존성이 작은 것 등의 이점 때문이다.
일반적으로, 저항 소자에 이용되는 폴리실리콘막은, 트랜지스터의 게이트 전극으로서 이용되는 폴리실리콘막과 동시에 형성된다. 이 때문에, 폴리실리콘막으로 이루어지는 저항 소자는, 반도체 기판 상에 소자 영역을 획정하는 소자 분리 절연막 상 또는 게이트 절연막 상에 형성되게 된다. 그런데, 쌍 기판 용량과 쌍 기판 절연성의 관점에서, 소자 분리 절연막 상에 저항 소자를 형성하는 것이, 게이트 절연막 상에 형성하는 것보다 많아지고 있다.
도 15는 CMOS 트랜지스터 및 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치의 구조를 도시하는 단면도이다.
도시한 바와 같이, 실리콘 기판(100) 상에는, 소자 영역을 획정하는 소자 분리 절연막(102)이 형성되어 있다.
N형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 내에는, P웰(104)이 형성되어 있다. P형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 내에는, N웰(106)이 형성되어 있다.
N형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 상에는, 게이트 절연막(108)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(110n)이 형성되어 있다. 게이트 전극(110n)의 측벽에는, 사이드월 스페이서(112)가 형성되어 있다. 게이트 전극(110n)의 양측의 실리콘 기판(110) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(114n)이 형성되어 있다. 이렇게 해서, N형 MOS 트랜지스터 형성 영역에는, 게이트 전극(110n) 및 소스/드레인 확산층(114n)을 갖는 N형 MOS 트랜지스터가 형성되어 있다.
P형 MOS 트랜지스터 형성 영역의 실리콘 기판(100) 상에는, 게이트 절연막(108)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(110p)이 형성되어 있다. 게이트 전극(110p)의 측벽에는, 사이드월 스페이서(112)가 형성되어 있다. 게이트 전극(110p)의 양측의 실리콘 기판(100) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(114p)이 형성되어 있다. 이렇게 해서, P형 MOS 트랜지스터 형성 영역에는, 게이트 전극(110p) 및 소스/드레인 확산층(114p)을 갖는 P형 MOS 트랜지스터가 형성되어 있다.
소자 분리 절연막(102) 상의 저항 소자 형성 영역에는, 불순물이 첨가된 폴 리실리콘막으로 이루어지는 저항 소자(116)가 형성되어 있다. 저항 소자(116) 상에는, 절연막(118)이 형성되어 있다. 저항 소자(116) 양단의 컨택트부에는 절연막은 형성되어 있지 않다.
N형 MOS 트랜지스터, P형 MOS 트랜지스터, 및 저항 소자(116)가 형성된 실리콘 기판(100) 상에는, 층간 절연막(120)이 형성되어 있다. 층간 절연막(120)에는, 소스/드레인 확산층(114n, 114p)에 각각 전기적으로 접속된 컨택트 플러그(122, 124)와, 게이트 전극(110n, 110p)에 각각 전기적으로 접속된 컨택트 플러그(도시 생략)와, 저항 소자(116) 양단의 컨택트부에 각각 접속된 컨택트 플러그(126, 128)가 매립되어 있다.
컨택트 플러그(122∼128)가 매립된 층간 절연막(120) 상에는, 컨택트 플러그(122, 124)를 통해 소스/드레인 확산층(114n, 114p)에 각각 전기적으로 접속된 배선층(130, 132)과, 컨택트 플러그를 통해 게이트 전극(110n, 110p)에 각각 전기적으로 접속된 배선층(도시 생략)과, 컨택트 플러그(126, 128)를 통해 저항 소자(116) 양단의 컨택트부에 각각 전기적으로 접속된 배선층(134, 136)이 형성되어 있다.
이렇게 해서, CMOS 트랜지스터 및 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치가 구성되어 있다.
상술한 바와 같이 하여 반도체 장치에 내장되는 저항 소자에서는, 전류가 흘러 전력이 소비됨으로써 쥴 열이 발생한다. 도 15에 도시한 바와 같은 소자 분리 절연막 상에 저항 소자가 형성된 반도체 장치에서는, 저항 소자에서 발생하는 쥴 열은, 주로, 저항 소자 아래에 형성된 소자 분리 절연막을 경유하여 반도체 기판으로 도피하게 된다. 따라서, 저항 소자의 면적이 클수록, 저항 소자에서 발생한 쥴 열이 용이하게 빠져나갈 수 있어, 발열에 의한 저항율의 저하, 나아가서는 저항율의 저하에 의한 전류의 증대에 기인하는 저항 소자의 단선이라는 문제점을 보다 확실하게 회피할 수 있다.
한편, 저항 소자의 면적이 작을 수록, 저항 소자와 반도체 기판 사이에 발생하는 기생 용량은 작은 것으로 된다.
이와 같이, 저항 소자의 방열을 확보하기 위해서는 저항 소자의 면적을 크게 할 필요가 있는 데 대하여, 기생 용량을 저감하기 위해서는 저항 소자의 면적을 작게 할 필요가 있었다. 이 때문에, 저항 소자의 방열의 확보와 기생 용량의 저감을 양립하는 것은 매우 곤란하였다.
폴리실리콘막으로 이루어지는 저항 소자의 방열을 확보하고, 또한, 기생 용량을 저감하는 기술로서는, 지금까지, 예를 들면 특허 문헌1∼4에 개시된 것이 알려져 있다.
특허 문헌1, 2에는, 폴리실리콘막으로 이루어지는 저항 소자를, 컨택트 부분의 외측에서 반도체 기판에 컨택트시킴으로써, 저항 소자에서 발생하는 열을 직접 기판으로 빼내는 것을 목적으로 한 구성이 개시되어 있다. 이 구성은, 저항 소자와 기판이 컨택트하고 있기 때문에, 높은 방열 효과를 얻을 수 있다.
특허 문헌3에는, 폴리실리콘막으로 이루어지는 저항 소자와 기판 사이에, 절연막을 개재하여 고비저항의 폴리실리콘막이 배치된 구성이 개시되어 있다. 이 구 성에 따르면, 저항 소자가 고비저항이며 열전도율이 높은 폴리실리콘막과 막 두께가 얇은 절연막을 개재하여 접하고 있기 때문에, 저항 소자에서 발생한 열을 기판으로 효율적으로 빼내는 것이 가능하게 된다. 또한, 저항 소자 아래에 배치된 폴리실리콘막의 두께가 충분히 두껍고, 그 막 두께분만큼 저항 소자와 기판이 이격되어 있기 때문에, 기생 용량도 작은 것으로 되어 있다.
특허 문헌4에는, 얇은 절연막뿐만 아니라 두꺼운 절연막 상에도 저항 소자를 연장시킨 구성이 개시되어 있다. 이 구성에서는, 두꺼운 절연막을 개재한 기판에의 방열 경로가 존재할 뿐만 아니라, 저항 소자 상에 형성된 보호막을 개재한 방열 경로가 확보되어 있기 때문에, 얇은 절연막의 면적을 증대할 필요가 없어, 기생 용량의 대폭적인 증대를 초래하지 않는다.
그러나, 특허 문헌1∼4에 개시된 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치의 구성에는, 이하에 설명하는 바와 같은 난점이 존재하는 것으로 생각된다.
예를 들면, 특허 문헌1, 2에 개시된 구성에서는, 저항 소자와 기판이 컨택트하는 부분의 전위를 제어하는 것이 필요로 된다. 또한, 이러한 구성을 예로 들면 CMOS 회로에 적용하는 경우에는, 게이트 산화막을 형성한 후에, 산화막에, 저항 소자와 기판을 컨택트시키기 위한 컨택트창을 개구하게 된다. 이 때문에, 게이트 산화막을 개구하기 위해 이용하는 에칭 등의 프로세스가, 게이트 산화막의 신뢰성에 미치는 영향을 고려할 필요가 있다고 생각된다.
또한, 특허 문헌3에 개시된 구성에서는, 특히 CMOS 회로에의 적용을 생각한 경우에, 폴리실리콘막을 2층 적층할 필요가 있는 것 및 각각의 폴리실리콘막에 대하여 패턴의 형성이 필요하기 때문에, 공정이 복잡한 것으로 됨과 함께 제조 코스트가 상승하게 된다고 생각된다.
또한, 특허 문헌4에 개시된 구성에서는, 두꺼운 절연막 상으로도 저항 소자를 연장시키기 때문에, 저항 소자가 위에 형성되는 얇은 절연막의 면적을 크게 할 필요가 없다고는 하지만, 이 얇은 절연막이 형성된 영역에 발생하는 기생 용량은 무시할 수 없는 것으로 생각된다.
본 발명의 목적은, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자를 갖는 반도체 장치를 제공하는 것에 있다.
[특허 문헌1] 일본 특개평2-283058호 공보
[특허 문헌2] 일본 특개평3-248458호 공보
[특허 문헌3] 일본 특개2000-150780호 공보
[특허 문헌4] 일본 특개2001-257317호 공보
<발명의 개시>
본 발명의 일 관점에 따르면, 반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치로서, 상기 저항 소자는, 저항값이 소정의 값으로 설정된 저항부와, 상기 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 상기 컨택트부에 접속된 방열부를 갖는 반도체 장치가 제공된다.
본 발명에 따르면, 반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를, 저항값이 소정의 값으로 설정된 저항부와, 상기 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 상기 컨택트부에 접속된 방열부로 구성하기 때문에, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자를 갖는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구조를 도시한 개략도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치를 이용하여 구성되는 차동쌍 회로를 도시하는 회로도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 2).
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 3).
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 4).
도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 5).
도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하 는 공정 단면도(그 6).
도 9는 본 발명의 제2 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도.
도 10은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 11은 본 발명의 제3 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도.
도 12는 본 발명의 제3 실시 형태에 따른 반도체 장치에 의한 기생 용량의 저감 효과를 도시하는 그래프.
도 13은 본 발명의 제3 실시 형태의 변형예(그 1)에 의한 반도체 장치의 구조를 도시하는 단면도.
도 14는 본 발명의 제3 실시 형태의 변형예(그 2)에 의한 반도체 장치의 구조를 도시하는 단면도.
도 15는 CMOS 트랜지스터 및 폴리실리콘막으로 이루어지는 저항 소자를 갖는 종래의 반도체 장치의 구조를 도시하는 단면도.
<발명을 실시하기 위한 최량의 형태>
(제1 실시 형태)
본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 도 1 내지 도 8을 이용하여 설명한다. 도 1은 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 개략도, 도 2는 본 실시 형태에 따른 반도체 장치를 이용하여 구성 되는 차동쌍 회로를 도시하는 회로도, 도 3 내지 도 8은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 본 실시 형태에 따른 반도체 장치의 구조에 대하여 도 1 및 도 2를 이용하여 설명한다. 도 1A는 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도, 도 1B는 본 실시 형태에 따른 반도체 장치에서의 저항 소자의 구조를 도시하는 평면도이다. 도 1A에서의 저항 소자의 단면은, 도 1B에서의 X-X'선 단면에 대응하고 있다.
도 1A에 도시한 바와 같이, 실리콘 기판(10) 상에는, 소자 영역을 획정하는 소자 분리 절연막(12)이 형성되어 있다. N형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, P웰(14)이 형성되어 있다. P형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, N웰(16)이 형성되어 있다.
N형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 상에는, 게이트 절연막(18)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(20n)이 형성되어 있다. 게이트 전극(20n)의 측벽에는, 사이드월 스페이서(22)가 형성되어 있다. 게이트 전극(20n)의 양측의 실리콘 기판(10) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(24n)이 형성되어 있다. 이렇게 해서, N형 MOS 트랜지스터 형성 영역에는, 게이트 전극(22n) 및 소스/드레인 확산층(24n)을 갖는 N형 MOS 트랜지스터가 형성되어 있다.
P형 MOS 트랜지스터 형성 영역의 실리콘 기판(10) 상에는, 게이트 절연막(18)을 개재하여, 폴리실리콘막으로 이루어지는 게이트 전극(20p)이 형성되어 있 다. 게이트 전극(20p)의 측벽에는, 사이드월 스페이서(22)가 형성되어 있다. 게이트 전극(20p)의 양측의 실리콘 기판(10) 내에는, 익스텐션 소스/드레인 구조를 갖는 소스/드레인 확산층(24p)이 형성되어 있다. 이렇게 해서, P형 MOS 트랜지스터 형성 영역에는, 게이트 전극(22p) 및 소스/드레인 확산층(24p)을 갖는 P형 MOS 트랜지스터가 형성되어 있다.
소자 분리 절연막(12) 상의 저항 소자 형성 영역에는, 폴리실리콘막으로 이루어지는 저항 소자(26)가 형성되어 있다. 저항 소자(26)는, 도 1A 및 도 1B에 도시한 바와 같이, 저항부(26a)와, 저항부(26a)의 양 단부에 형성된 컨택트부(26b)와, 한쪽의 컨택트부(26b)에 접속된 방열부(26c)를 갖고 있다. 저항부(26a)는, 사각 형상의 폴리실리콘막으로 이루어지며 불순물이 도입되어 소정의 저항값으로 설정된 저항으로서 기능하는 것이다. 컨택트부(26b)는, 폴리실리콘막에 고농도의 불순물이 도입되어 이루어지며, 컨택트 플러그가 접속되는 것이다. 방열부(26c)는, 저항부(26a) 및 컨택트부(26b)보다 폭이 넓고 또한 면적이 큰 평면 형상을 갖는 폴리실리콘막으로 이루어지는 것이다. 예를 들면, 저항부(26a) 및 그 양단의 컨택트부(26b)는, 도 1B에 도시한 바와 같이, 거의 동일한 폭의 사각 형상의 평면 형상을 갖고, 방열부(26c)는, 저항부(26a) 및 컨택트부(26b)보다 폭이 넓은 사각 형상의 평면 형상을 갖고 있다. 이들 저항부(26a), 컨택트부(26b), 및 방열부(26c)는, 동일한 폴리실리콘막을 패터닝함으로써 일체적으로 형성되어 있다.
저항 소자(26)의 저항부(26a) 상에는, 절연막(28)이 형성되어 있다.
N형 MOS 트랜지스터, P형 MOS 트랜지스터, 및 저항 소자(26)가 형성된 실리 콘 기판(10) 상에는, 층간 절연막(30)이 형성되어 있다. 층간 절연막(30)에는, 소스/드레인 확산층(24n, 24p)에 각각 전기적으로 접속된 컨택트 플러그(32, 34)와, 게이트 전극(20n, 20p)에 각각 전기적으로 접속된 컨택트 플러그(도시 생략)와, 저항 소자(26)의 저항부(26a) 양단의 컨택트부(26b)에 각각 접속된 컨택트 플러그(36, 38)가 매립되어 있다.
컨택트 플러그(32∼38)가 매립된 층간 절연막(30) 상에는, 컨택트 플러그(32, 34)를 통해 소스/드레인 확산층(24n, 24p)에 각각 전기적으로 접속된 배선층(40, 42)과, 컨택트 플러그를 통해 게이트 전극(20n, 20p)에 각각 전기적으로 접속된 배선층(도시 생략)과, 컨택트 플러그(36, 38)를 통해 저항 소자(26)의 컨택트부(26b)에 각각 전기적으로 접속된 배선층(44, 46)이 형성되어 있다.
이렇게 해서, 본 실시 형태에 따른 반도체 장치가 구성되어 있다.
도 2는 본 실시 형태에 따른 반도체 장치를 이용하여 구성되는 회로의 일례인 차동쌍 회로를 도시하는 회로도이다. 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치에 의해 구성되는 CMOS 트랜지스터(48)와 저항 소자(26)가 직렬로 접속된 회로가 병렬로 접속되어 있다. 각각의 저항 소자(26)의 방열부(26c)의 A점은, 고정 전위인 전원 전압(Vdd)에 접속되어 있다. 즉, 방열부(26c)에 접하는 컨택트부(26b)가, 차동쌍 회로에 전원 전압을 인가하는 전원선에 접속되어 있다. 또한, 각각의 저항 소자(26)의 저항부(26a)의 B점에 전기적으로 접속된 CMOS 트랜지스터(48)의 소스/드레인의 한쪽이, 접지 전위선에 접속되어 있다.
본 실시 형태에 따른 반도체 장치는, 저항 소자(26)에서, 고정 전위를 인가 하는 배선에 접속되는 컨택트부(26b)와 같이 기생 용량의 존재가 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 크고 방열성이 높은 방열부(26c)가 형성되어 있는 것에 주된 특징이 있다.
이하, 본 실시 형태에 따른 반도체 장치의 특징에 대하여, 도 2에 도시한 바와 같이 차동쌍 회로를 구성한 경우를 예로 들어 구체적으로 설명한다.
본 실시 형태에 따른 반도체 장치를 이용하여 차동쌍 회로를 구성한 경우, 도 2에 도시한 바와 같이, 차동쌍 회로에서의 부하 저항인 저항 소자(26)의 A점은 전원 전압에 접속되어 있기 때문에 회로의 동작에 상관없이 전압이 변동되지 않는다. 따라서, A점의 부분에 기생 용량이 존재하고 있었다고 해도, 회로의 동작 시에 전하의 충방전이 행해지지는 않아, 기생 용량의 존재에 기인하는 회로 구성상의 문제점은 없다.
따라서, 이러한 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 크고 방열성이 높은 폴리실리콘막으로 이루어지는 방열부(26c)를 형성함으로써, 저항부(26a)에서 발생하는 쥴 열이 방열부(26c)를 통해 효율적으로 실리콘 기판(10)으로 빠져나갈 수 있어, 우수한 방열성을 확보할 수 있다.
한편, 저항 소자(26)의 B점 및 저항부(26a)는, 트랜지스터의 온/오프 동작 등의 회로의 동작에 의해 그 전위가 변동되게 된다. 따라서, 이러한 부분에 기생 용량이 존재하면, 전하의 충방전이 행해져 회로 동작에 지연이 발생하는 등의 회로 구성상의 문제점이 있다. 따라서, 저항부(26a)에 대해서는, 폴리실리콘막의 폭을 좁게 하여 면적을 작게 함으로써, 기생 용량이 가능한 한 저감되도록 설계하면 된다. 여기서, 저항부(26a)에서 발생하는 쥴 열의 방열은 방열부(26c)에 의해 확보되기 때문에, 저항부(26a)의 설계는, 쥴 열의 방열을 확보하는 것에 제약되지 않고, 기생 용량을 저감한다고 하는 관점에서 행할 수 있다.
또한, 도 2에서는, 저항 소자(26)의 A점이 차동쌍 회로의 전원 전압에 접속되어 있었지만, 고정 전위이면 전원 전압에 한하지 않고, 예를 들면 접지 전위에 접속되어 있어도 된다.
상술한 바와 같이, 본 실시 형태에 따른 반도체 장치는, 저항 소자(26)가, 고정 전위를 인가하기 위한 배선에 접속되는 컨택트부(26b)와 같이 기생 용량의 존재가 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 큰 폴리실리콘막으로 이루어지는 방열성이 높은 방열부(26c)를 갖고, 또한, 쥴 열의 방열을 확보하는 것에 제약되지 않고 기생 용량을 저감하는 관점에서 설계된 저항부(26a)를 갖기 때문에, 회로 구성상 부적합한 기생 용량이 작고, 또한 발생하는 쥴 열에 대하여 우수한 방열성을 구비한 저항 소자를 갖는 반도체 장치를 제공할 수 있다.
다음으로, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 3 내지 도 8을 이용하여 설명한다.
우선, p형 실리콘 기판(10)에, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리 절연막(12)을 형성한다(도 3A를 참조). 여기서, p형 실리콘 기판(10)의 불순물 농도는, 예를 들면 1×1015∼1×1016/㎤이다. 또한, 도 3 내지 도 8에서는, 중앙의 소자 분리 절연막(12)에 의해 획정된 도면에서 좌측의 소자 영역이 P형 MOS 트랜지스터 형성 영역이고, 도면에서 우측의 소자 영역이 N형 MOS 트랜지스터 형성 영역이다. 또한, 도면에서 우측의 소자 분리 절연막(12) 상이, 저항 소자 형성 영역이다.
다음으로, N형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(52)을 형성하고, 이 레지스트막(52)을 마스크로 하는 이온 주입에 의해, N형 MOS 트랜지스터 형성 영역에 P웰(14)을 형성한다(도 3B를 참조). P웰(14)의 형성 종료 후, 마스크로서 이용한 레지스트막(52)을 제거한다.
마찬가지로, P형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(54)을 형성하고, 이 레지스트막(54)을 마스크로 하는 이온 주입에 의해, P형 MOS 트랜지스터 형성 영역에 N웰(16)을 형성한다(도 3C를 참조). N웰(16)의 형성 종료 후, 마스크로서 이용한 레지스트막(54)을 제거한다.
또한, P웰(14), N웰(16)의 불순물 농도는, 모두 예를 들면 1×1017∼1×1018/㎤이다.
다음으로, 예를 들면 열 산화법에 의해, 실리콘 기판(10)의 표면을 열 산화하여, 소자 영역 상에 실리콘 산화막으로 이루어지는 게이트 절연막(18)을 형성한다. 또한, 게이트 절연막(18)은, 실리콘질화산화막, 알루미나막, 고유전율막, 그 밖의 절연막에 의해 형성해도 된다.
다음으로, 전체면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 100㎚의 폴리실리콘막(56)을 형성한다(도 4A를 참조). 여기서, 폴리실리콘막(56)은, 아몰퍼스 실리콘막을 형성하고, 열 처리에 의해 아몰퍼스 실리콘막을 결정화함으로써 형성해도 된다.
다음으로, 포토리소그래피 및 드라이 에칭에 의해, 폴리실리콘막(56)을 패터닝하여, N형 MOS 트랜지스터 형성 영역에 폴리실리콘막(56)으로 이루어지는 게이트 전극(20n)을 형성하고, P형 MOS 트랜지스터 형성 영역에 폴리실리콘막(56)으로 이루어지는 게이트 전극(20p)을 형성하며, 또한, 소자 분리 절연막(12) 상의 저항 소자 형성 영역에 폴리실리콘막(56)으로 이루어지며 방열부(26c)를 갖는 저항 소자(26)를 형성한다(도 4B를 참조).
다음으로, N형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(58)을 형성하고, 이 레지스트막(58) 및 게이트 전극(20n)을 마스크로 하여, N형 MOS 트랜지스터 영역에 예를 들면 비소(As) 이온을 이온 주입하고, 게이트 전극(20n)의 양측의 실리콘 기판(10) 내에, 익스텐션 소스/드레인 구조의 익스텐션 영역으로 되는 불순물 확산 영역(60n)을 형성한다(도 4C를 참조). 불순물 확산 영역(60n)의 형성 종료 후, 마스크로서 이용한 레지스트막(58)을 제거한다.
마찬가지로 하여, P형 MOS 트랜지스터 영역을 노출시키는 개구부를 갖는 레지스트막(62)을 형성하고, 이 레지스트막(62) 및 게이트 전극(20p)을 마스크로 하여, P형 MOS 트랜지스터 영역에 예를 들면 붕소(B) 이온을 이온 주입하고, 게이트 전극(20p)의 양측의 실리콘 기판(10) 내에, 익스텐션 소스/드레인 구조의 익스텐션 영역으로 되는 불순물 확산 영역(60p)을 형성한다(도 5A를 참조). 불순물 확산 영역(60p)의 형성 종료 후, 마스크로서 이용한 레지스트막(62)을 제거한다.
다음으로, 저항 소자(26)의 저항부(26a)를 노출시키는 개구부를 갖는 레지스트막(64)을 형성하고, 이 레지스트막(64)을 마스크로 하여, 불순물로서 붕소 이온을 이온 주입하여, 저항부(26a)의 폴리실리콘막에 붕소 이온을 도입한다(도 5B를 참조). 이에 의해, CMOS 트랜지스터와 함께 형성하는 저항 소자(26)의 저항값이 조정된다. 이 때의 저항부(26a)에 도입하는 불순물의 종류나 도우즈량 등의 이온 주입의 조건을 적절하게 설정함으로써, 저항 소자(26)의 저항값을 원하는 값으로 설정할 수 있다. 또한, 저항부(26a)와 컨택트부(26b)를 노출시키는 개구부를 갖는 레지스트막을 마스크로 하여 이온 주입을 행하여, 컨택트부(26b)의 폴리실리콘막에도 불순물을 도입해도 된다.
다음으로, 전체면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 100㎚의 실리콘 산화막(66)을 형성한다(도 5C를 참조).
다음으로, 전체면에, 예를 들면 스핀 코팅법에 의해, 레지스트막(68)을 형성한다. 이 후, 포토리소그래피를 이용하여 레지스트막(68)을 패터닝함으로써, 저항 소자(26)의 저항부(26a) 상의 실리콘 산화막(66)을 피복하도록 레지스트막(68)을 잔존시킨다(도 6A를 참조).
다음으로, 예를 들면 RIE법에 의해, 레지스트막(64)을 마스크로 하여, 실리콘 산화막(66)을 이방성 에칭한다. 이에 의해, 게이트 전극(20n, 20p)의 측벽 부분에, 실리콘 산화막(66)으로 이루어지는 사이드월 스페이서(22)가 형성된다. 한 편, 저항 소자(26)의 저항부(26a) 상의 실리콘 산화막(66)은 레지스트막(68)에 의해 마스크되어 있기 때문에, 저항부(26a) 상에는 실리콘 산화막(66)으로 이루어지는 절연막(28)이 잔존하고, 컨택트부(26b) 및 방열부(26c)의 표면이 노출된다(도 6B를 참조). 실리콘 산화막(66)의 이방성 에칭의 종료 후, 에칭 마스크로서 이용한 레지스트막(68)을 제거한다.
다음으로, N형 MOS 트랜지스터 형성 영역을 노출시키는 개구부를 갖는 레지스트막(70)을 형성하고, 이 레지스트막(70), 게이트 전극(20n) 및 사이드월 스페이서(22)를 마스크로 하여, N형 MOS 트랜지스터 형성 영역에 예를 들면 비소 이온을 이온 주입하여, 게이트 전극(20n) 및 사이드월 스페이서(22)의 양측의 실리콘 기판(10) 내에, 고농도의 소스/드레인 불순물 영역(72n)을 형성한다(도 6C를 참조). 소스/드레인 불순물 영역(72n)의 형성 종료 후, 마스크로서 이용한 레지스트막(70)을 제거한다.
마찬가지로 하여, P형 MOS 트랜지스터 형성 영역을 노출시키는 개구부와 저항 소자(26)의 방열부(26c)를 제외한 영역을 노출시키는 개구부를 갖는 레지스트막(74)을 형성하고, 이 레지스트막(74), 게이트 전극(20p), 사이드월 스페이서(22), 및 저항부(26a) 상의 절연막(28)을 마스크로 하여, P형 MOS 트랜지스터 형성 영역에 예를 들면 불화붕소(BF2) 이온을 이온 주입하여, 게이트 전극(20p) 및 사이드월 스페이서(22)의 양측의 실리콘 기판(10) 내에, 고농도의 소스/드레인 불순물 영역(72p)을 형성한다(도 7A를 참조). 이 때 동시에, 저항 소자(26)의 컨택트부(26b) 에는, 불화붕소 이온이 이온 주입되어, 컨택트부(26b)에 고농도의 불순물이 도입된다.
소스/드레인 불순물 영역(72p)의 형성 종료 후, 마스크로서 이용한 레지스트막(74)을 제거한다.
다음으로, 소정의 열 처리를 행하여, 주입한 불순물을 활성화하고, 게이트 전극(20n)의 양측의 실리콘 기판(10) 내에 익스텐션 소스/드레인 구조를 갖는 N형의 소스/드레인 확산층(24n)을 형성하며, 게이트 전극(20p)의 양측의 실리콘 기판(10) 내에 익스텐션 소스/드레인 구조를 갖는 P형의 소스/드레인 확산층(24p)을 형성한다(도 7B를 참조).
다음으로, 전체면에 예를 들면 CVD법에 의해 예를 들면 막 두께 600㎚의 실리콘 산화막을 퇴적한 후, 예를 들면 CMP법에 의해 이 실리콘 산화막을 평탄화하여, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(30)을 형성한다(도 7C를 참조).
다음으로, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(30)에 컨택트홀을 형성하고 이들을 배리어 메탈 및 텅스텐막 등의 도체막으로 매립하는 것을 적절하게 행함으로써, N형 MOS 트랜지스터의 소스/드레인 확산층(24n)에 전기적으로 접속하는 컨택트 플러그(32)와, P형 MOS 트랜지스터의 소스/드레인 확산층(24p)에 전기적으로 접속하는 컨택트 플러그(34)와, 게이트 전극(20n, 20p)에 각각 전기적으로 접속된 컨택트 플러그(도시 생략)와, 저항 소자(26)의 저항부(26a) 양단의 컨택트부(26b)에 각각 전기적으로 접속하는 컨택트 플러그(36, 38)를 형성한다(도 8A 를 참조). 또한, 컨택트홀의 형성 후, 저항 소자(26)의 컨택트부(26b) 등에 이온 주입을 행하여, 컨택트 플러그와의 컨택트 저항이 저감되도록 해도 된다.
다음으로, 전체면에 예를 들면 CVD법에 의해 도체막을 형성한 후에 이것을 패터닝하는 것을 적절하게 행함으로써, 컨택트 플러그(32)를 통해 N형 MOS 트랜지스터의 소스/드레인 확산층(24n)에 전기적으로 접속하는 배선층(40)과, 컨택트 플러그(34)를 통해 P형 MOS 트랜지스터의 소스/드레인 확산층(24p)에 전기적으로 접속하는 배선층(42)과, 컨택트 플러그를 통해 게이트 전극(20n, 20p)에 각각 전기적으로 접속하는 배선층(도시 생략)과, 컨택트 플러그(36,38)를 통해 저항 소자(26)의 저항부(26a) 양단의 컨택트부(26b)에 각각 전기적으로 접속하는 배선층(44, 46)을 형성한다(도 8B를 참조).
이렇게 해서, CMOS 트랜지스터를 구성하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터와 함께, 폴리실리콘으로 이루어지는 저항 소자(26)를 갖는 본 실시 형태에 따른 반도체 장치가 제조된다.
이와 같이, 본 실시 형태에 따르면, 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)와 비교하여 면적이 크고 방열성이 높은 방열부(26c)를 저항 소자(26)가 구비하기 때문에, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자(26)를 갖는 반도체 장치를 제공할 수 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여 도 9 및 도 10을 이용하여 설명한다. 도 9는 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도, 도 10은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다. 또한, 제1 실시 형태에 따른 반도체 장치와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
우선, 본 실시 형태에 따른 반도체 장치의 구조에 대하여 도 9를 이용하여 설명한다.
본 실시 형태에 따른 반도체 장치의 기본적 구성은, 제1 실시 형태에 따른 반도체 장치와 거의 마찬가지이다. 본 실시 형태에 따른 반도체 장치는, 저항 소자(26)의 방열부(26c) 아래의 절연막의 막 두께가, 저항부(26a) 아래의 절연막의 막 두께와 비교하여 얇게 되어 있는 점에서, 제1 실시 형태에 따른 반도체 장치와 서로 다르다.
즉, 도 9에 도시한 바와 같이, 저항 소자(26)의 방열부(26c) 아래에는, 저항부(26a)가 형성되어 있는 소자 분리 절연막(12)과 비교하여 막 두께가 얇은 절연막(76)이 형성되어 있다. 막 두께가 얇은 절연막(76)은, 예를 들면 소자 영역 상에 형성된 게이트 절연막이다.
방열부(26c)는, 제1 실시 형태에 따른 반도체 장치와 같이 저항부(26a)와 비교하여 폭이 넓고 또한 면적이 크게 되어 있어도 되고, 혹은, 저항부(26a)와 거의 동일한 폭이어도 되며, 저항부(26a)와 비교하여 면적이 작게 되어 있어도 된다.
이와 같이, 본 실시 형태에 따른 반도체 장치는, 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에 형성된 방열부(26c) 아래의 절연막 (76)의 막 두께가, 저항부(26a)가 형성되어 있는 소자 분리 절연막(12)의 막 두께와 비교하여 얇게 되어 있는 것에 주된 특징이 있다.
얇은 절연막(76) 상에 방열부(26c)가 형성되어 있기 때문에, 방열부(26c)와 실리콘 기판(10) 사이의 거리가 가깝게 되어 있다. 이에 의해, 저항 소자(26)의 저항부(26a)에서 발생한 쥴 열이 방열부(26c)를 통해 효율적으로 실리콘 기판(10)으로 빠져나갈 수 있어, 우수한 방열성을 실현할 수 있다.
다음으로, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 10을 이용하여 설명한다.
우선, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 거의 마찬가지로 하여, 소자 분리 절연막(12)을 형성하여 실리콘 기판(10)에 소자 영역을 획정한 후, 실리콘 기판(10) 내에 P웰(14), N웰(16)을 형성한다(도 10A를 참조).
다음으로, 예를 들면 열 산화법에 의해, 실리콘 기판(10)의 표면을 열 산화하여, 소자 영역의 N형 MOS 트랜지스터 형성 영역 및 P형 MOS 트랜지스터 형성 영역 상에 실리콘 산화막으로 이루어지는 게이트 절연막(18)을 형성한다. 이 때, 저항 소자 형성 영역의 소자 영역 상에, 저항 소자(26)의 방열부(26c)가 위에 형성되는 게이트 절연막(18)으로 이루어지는 절연막(76)이 형성된다(도 10B를 참조). 또한, 열 산화에 의한 게이트 절연막(18)의 형성과는 별개로, 저항 소자 영역의 소자 영역 상에 실리콘 산화막, 실리콘 질화산화막 등을 형성하고, 이것을 방열부(26c)가 위에 형성되는 절연막(76)으로 해도 된다.
다음으로, 전체면에 예를 들면 CVD법에 의해 폴리실리콘막을 형성한 후, 이 폴리실리콘막을, 포토리소그래피 및 드라이 에칭에 의해 패터닝하여, N형 MOS 트랜지스터 형성 영역에 폴리실리콘막으로 이루어지는 게이트 전극(20n)을 형성하고, P형 MOS 트랜지스터 형성 영역에 폴리실리콘막으로 이루어지는 게이트 전극(20p)을 형성하며, 또한, 저항 소자 형성 영역의 소자 분리 절연막(12) 및 얇은 절연막(76) 상에 폴리실리콘막으로 이루어지며 방열부(26c)를 갖는 저항 소자(26)를 형성한다(도 10C를 참조). 이 때, 저항 소자(26)의 방열부(26c)가 얇은 절연막(76) 상에 형성되도록 폴리실리콘막을 패터닝한다.
이후, 도 4C 및 도 5 내지 도 8에 도시한 제1 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 도 9에 도시한 본 실시 형태에 따른 반도체 장치가 제조된다.
이와 같이, 본 실시 형태에 따르면, 기생 용량이 존재하고 있었다고 해도 회로 구성상 부적합하지 않은 부분에, 저항으로서 기능하는 저항부(26a)가 위에 형성된 소자 분리 절연막(12)보다 얇은 절연막(76) 상에 형성된 방열부(26c)를 저항 소자(26)가 구비하기 때문에, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자(26)를 갖는 반도체 장치를 제공할 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 따른 반도체 장치에 대하여 도 11을 이용하여 설명한다. 도 11은 본 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도이다. 또한, 제1 실시 형태에 따른 반도체 장치와 마찬가지의 구성 요소에 대해서는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
본 실시 형태에 따른 반도체 장치의 기본적 구성은, 제1 실시 형태에 따른 반도체 장치와 거의 마찬가지이다. 본 실시 형태에 따른 반도체 장치는, P웰(14) 및 N웰(16)이 형성되어 있는 웰 주입된 실리콘 기판(10)과 비교하여, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)의 불순물 농도가 낮게 되어 있는 점에서, 제1 실시 형태에 따른 반도체 장치와 다르다.
즉, 도 11에 도시한 바와 같이, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)은, 웰 주입이 행해져 있지 않은 비웰 주입부(78)로 되어 있다.
실리콘 기판(10)의 비웰 주입부(78)의 불순물 농도는, 실리콘 기판(10) 자체의 불순물 농도와 동일하다. 일반적으로, 반도체 장치에 이용되는 실리콘 기판에서는, 전형적인 불순물 농도는, 예를 들면 1×1015∼1×1016/㎤이다. 이에 대하여, P웰(14) 및 N웰(16)의 불순물 농도는, 예를 들면 1×1017∼1×1018/㎤로 되어 있어, 비웰 주입부(78)와 비교하여 10∼100배의 불순물 농도로 되어 있다.
이와 같이, 본 실시 형태에 따른 반도체 장치는, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)이, 웰 주입이 행해져 있지 않고, 불순물 농도가 낮은 비웰 주입부(78)로 되어 있는 것에 주된 특징이 있다. 이와 같이, 저항 소자(26)가 형성되는 영역에서의 실리콘 기판(10)에 대해서는 불순물의 도입을 의도적으로 행하지 않고 불순물 농도를 낮게 함으로써, 저항 소자(26) 아래에서는, 실리콘 기판(10)측으로 공핍층이 신장되게 된다. 이 결과, 저항 소자(26)와 실리콘 기판(10) 사이에 발생하는 기생 용량이 저감된다.
또한, 웰 주입의 유무에 따라서는 저항 소자(26)와 실리콘 기판(10) 사이의 거리는 변화되지 않는다. 이 때문에, 저항 소자(26)가 형성되는 영역에서의 실리콘 기판(10)에 웰 주입을 행하지 않는 것이, 저항 소자(26)에서 발생하는 쥴 열의 방열에 영향을 미치는 것은 아니다.
도 12는 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)에도 웰 주입이 행해져 있는 반도체 장치와, 본 실시 형태에 따른 반도체 장치에 대하여, 저항 소자(26)와 실리콘 기판(10) 사이에 발생하는 기생 용량을 측정한 결과의 일례를 도시하는 그래프이다. 그래프로부터 명백해지는 바와 같이, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)에 웰 주입이 행해져 있지 않은 본 실시 형태에 따른 반도체 장치인 경우가, 웰 주입이 행해져 있는 경우와 비교하여 약 20% 기생 용량이 저감되어 있다.
또한, 본 실시 형태에 따른 반도체 장치는, 제1 실시 형태에 따른 반도체 장치의 제조 방법에서, 웰 주입을 행할 때에, 저항 소자 형성 영역을 레지스트막에 의해 마스크함으로써 제조할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)이, 웰 주입이 행해지지 않고 불순물 농도가 낮은 비웰 주입부(78)로 되어 있기 때문에, 저항 소자(26)에서 발생하는 쥴 열의 방열에 영향을 미치지 않아, 저항 소자(26)와 실리콘 기판(10) 사이에 발생하는 기생 용량을 저감할 수 있다.
(변형예)
본 실시 형태에서는, 제1 실시 형태에 따른 반도체 장치에서, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)을, 웰 주입을 행하지 않고 불순물 농도를 낮게 한 비웰 주입부(78)로 하는 경우에 대해 설명하였지만, 이에 한정되는 것은 아니다.
예를 들면, 도 13에 도시한 바와 같이, 얇은 절연막(76) 상에 저항 소자(26)의 방열부(26c)가 형성되어 있는 제2 실시 형태에 따른 반도체 장치에서, 저항 소자(26)가 형성된 영역에서의 실리콘 기판(10)을 비웰 주입부(78)로 해도 된다.
또한, 도 14에 도시한 바와 같이, 방열부(26c)를 갖지 않는 저항 소자(80)를 갖는 반도체 장치에서, 저항 소자(80)가 형성된 영역에서의 실리콘 기판(10)을 비웰 주입부(78)로 해도 된다.
상기의 도 13 및 도 14에 도시한 경우에도, 비웰 주입부(78)의 존재에 의해, 저항 소자(26) 아래에서는 실리콘 기판(10)측으로 공핍층이 신장되게 되어, 저항 소자(26, 80)에서 발생하는 쥴 열의 방열에 영향을 미치지 않아, 저항 소자(26, 80)와 실리콘 기판(10) 사이에 발생하는 기생 용량을 저감할 수 있다.
(변형 실시 형태)
본 발명은 상기 실시 형태에 한하지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시 형태에서는, N형 MOS 트랜지스터와 P형 MOS 트랜지스터와 함께 저항 소자(26)를 형성하는 경우를 예로 들어 설명하였지만, 저항 소자(26)와 함께 형성하는 반도체 소자는, 이들에 한정되는 것은 아니다.
또한, 상기 실시 형태에서는, 소자 분리 절연막(12) 등의 상에 저항 소자 (26)를 형성하는 경우를 예로 들어 설명하였지만, 소자 분리 절연막(12) 등에 한하지 않고, 다양한 절연막 상에 저항 소자를 형성할 수 있다.
또한, 상기 실시 형태에서는, 차동쌍 회로를 구성하는 경우를 예로 들어 설명하였지만, 본 발명에 따른 반도체 장치를 이용하여 구성하는 회로는, 차동쌍 회로에 한정되는 것은 아니다.
또한, 상기 실시 형태에서는, 저항 소자(26)가, 저항부(26a) 양단에 형성된 한쪽의 컨택트부(26b)에 방열부(26c)를 갖는 경우를 예로 들어 설명하였지만, 저항 소자(26)가 이용되는 회로 구성 등에 따라, 저항 소자(26)가, 저항부(26a) 양단에 형성된 컨택트부(26b)의 각각에 방열부(26c)를 갖고 있어도 된다.
또한, 상기 실시 형태에서는, 차동쌍 회로에서, 방열부(26c)가 접하는 컨택트부(26b)가, 전원 전압을 인가하는 전원선에 접속되는 경우를 예로 들어 설명하였지만, 방열부(26c)가 접속되는 것은 전원선에 한정되는 것이 아니라, 예를 들면 접지 전위선 등의 고정 전위를 인가하는 배선이면 된다.
또한, 상기 실시 형태에서는, 소스/드레인 확산층, 게이트 전극, 및 저항 소자의 컨택트부에 컨택트 플러그를 직접 접속하는 경우를 예로 들어 설명하였지만, 이들 표면에 살리사이드 프로세스에 의해 CoSi2막 등의 실리사이드막을 형성하고 나서 컨택트 플러그를 접속해도 된다. 이에 의해, 컨택트 저항을 더욱 저감할 수 있다.
본 발명은, 반도체 기판 상에 형성된 폴리실리콘막으로 이루어지는 저항 소자를, 저항값이 소정의 값으로 설정된 저항부와, 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 컨택트부에 접속된 방열부에 의해 구성함으로써, 기생 용량이 작고, 또한 방열성이 우수한 저항 소자를 실현하기 때문에, 반도체 장치의 동작 속도 및 신뢰성의 향상에 유용하다.

Claims (12)

  1. 반도체 기판 상에 절연막을 개재하여 형성된 폴리실리콘막으로 이루어지는 저항 소자를 갖는 반도체 장치로서,
    상기 저항 소자는, 저항값이 소정의 값으로 설정된 저항부와, 상기 저항부의 단부에 형성되며, 고정 전위를 인가하는 배선이 접속되는 컨택트부와, 상기 컨택트부에 접속된 방열부를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 저항 소자는, 차동쌍 회로에서의 부하 저항이며,
    상기 컨택트부는, 상기 차동쌍 회로에 전원 전압을 인가하는 전원선 또는 접지 전위선에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 절연막은, 상기 반도체 기판과 상기 저항부 사이에 형성된 제1 절연막과, 상기 반도체 기판과 상기 방열부 사이에 형성되며, 상기 제1 절연막보다 막 두께가 얇은 제2 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 절연막은, 상기 반도체 기판에 소자 영역을 획정하는 소자 분리 절연막이며,
    상기 제2 절연막은, 상기 소자 영역 상에 형성된 절연막인 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 저항 소자가 형성된 영역에서의 상기 반도체 기판의 불순물 농도는, 1×1015∼1×1016/㎤인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 방열부의 불순물 농도는, 상기 저항부의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 방열부는, 상기 저항부보다 면적이 넓은 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 방열부는, 상기 저항부 및 상기 컨택트부보다 폭이 넓은 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 상기 저항 소자를 구성하는 상기 폴리실리콘막과 동층의 폴리실리콘막을 포함하는 게이트 전극을 더 갖는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 삭제
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