KR20020020635A - 제어된 게이트 디플리션을 이용한 혼합 ｈｖ/ｌｖｃｍｏｓ 를 위한 방법 및 구조물 - Google Patents

제어된 게이트 디플리션을 이용한 혼합 ｈｖ/ｌｖｃｍｏｓ 를 위한 방법 및 구조물 Download PDF

Info

Publication number
KR20020020635A
KR20020020635A KR1020010052023A KR20010052023A KR20020020635A KR 20020020635 A KR20020020635 A KR 20020020635A KR 1020010052023 A KR1020010052023 A KR 1020010052023A KR 20010052023 A KR20010052023 A KR 20010052023A KR 20020020635 A KR20020020635 A KR 20020020635A
Authority
KR
South Korea
Prior art keywords
gate layer
type
layer
circuit
dopant
Prior art date
Application number
KR1020010052023A
Other languages
English (en)
Other versions
KR100455541B1 (ko
Inventor
턴티윌리암알.
버틴클라우드엘.
감비노제프리피.
휴턴러셀제이.
맨들맨잭에이.
프라이서윌버디.
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20020020635A publication Critical patent/KR20020020635A/ko
Application granted granted Critical
Publication of KR100455541B1 publication Critical patent/KR100455541B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

제어된 게이트 디플리션을 이용하여 혼합 고전압/저전압 CMOS 장치를 형성하는 방법으로서,
a) 기판을 제공하는 단계;
b) 기판 상에 절연층을 형성하는 단계;
c) 절연층 상에 제1 게이트층을 형성하는 단계;
d) 제1 게이트층 상에 도전성 확산 장벽을 형성하는 단계;
e) 제1 게이트층을 미리 선택된 불균일한 측면(lateral) 농도 분포의 도펀트 종류로 도핑하는 단계;
f) 확산 장벽 상에 제2의 높은 도전성 게이트층을 형성하는 단계;
g) 제2 게이트층 상에 보호캡층을 형성하는 단계;
h) 단계 c) 내지 g)에서 형성된 층들을 관통하여 절연층까지 개구를 형성하는 단계;
i) 단계 c) 내지 g)에서 형성된 층들 중 남아있는 층에 측벽을 형성하는 단계; 및
j) 개구를 통해 기판 내에 선택된 도펀트를 주입하여, 소스/드레인 확산 영역을 형성하는 단계
를 포함하는 방법이 제공된다.

Description

제어된 게이트 디플리션을 이용한 혼합 ＨＶ/ＬＶ ＣＭＯＳ 를 위한 방법 및 구조물{METHOD AND STRUCTURE FOR MIXED HV/LV CMOS USING CONTROLLED GATE DEPLETION}
본 발명은 반도체 트랜지스터 장치를 형성하는 방법에 관한 것이다. 특히, 본 발명은 제어된 게이트 디플리션(depletion)을 이용한 혼합 고전압/저전압 CMOS 장치에 대한 방법 및 구성에 관한 것이다.
CMOS(complementary metal oxide silicon) 기술에 있어서, CMOS 집적 회로 장치의 속도 및 밀도를 증대시키려는 경향이 반도체 산업에서 계속되어 왔다. 포토리소그래피 및 RIE(reactive ion etching)와 같은 본질적인 제조 기술의 진전은 장치 소형화 및 채널 길이의 감소에 기여하였다.
장치 성능의 향상도 정전 용량을 감소시키려는 노력에 의해 달성되었다. 그러나, 얇은 실리콘 산화물 게이트 절연체의 결합은 게이트 절연체의 마멸이나 파괴를 가져올 정도로 높을 수 있는 전압을 제한하게 되었다. 이에 따라, 고전압이 요구되는 특정한 CMOS 장치의 위치에서 얇은 실리콘 산화물 게이트 절연체와 함께 고성능을 용이하게 하기 위하여, CMOS 장치 제조는 두 요구를 충족하도록 고안되어야 했다. 이러한 주문은 높은 게이트 전압을 요구하는 영역에서는 두꺼운 게이트 산화물 재료를 사용하고, 성능이 요구되는 영역에서는 얇은 게이트 산화물 층을 사용함으로써 실현되었다. 그러나, 불행하게도, 동일한 CMOS 칩상에 성장 또는 증착되는 다양한 두께의 게이트 산화물 절연체를 제조하도록 설계된 프로세스는 수율이나 신뢰성이 떨어지는 경향이 있어, 결과적으로 제조 비용이 증가한다. 이는 기본적으로 다른 두께의 성장 또는 증착 동안에 적어도 하나의 다중 산화물 상에서의 본래의 마스킹 및 제거 단계에 의해 야기된다.
본 발명에 따르면, CMOS 장치에서의 혼합 고전압/저전압 능력은 게이트 도체의 디플리션을 제어함으로써 달성된다. 디플리션은, 게이트 도체의 고정 영역을 진성(intrinsic) 또는 미량(lightly) 도핑된 상태로 두고 이에 따라 도전 도펀트(dopant) 장벽을 이용하여 고유 영역과 함께 그 전극의 다량(heavily) 도핑된 낮은 저항부를 분리시킴으로써 제어된다. 이 장벽은 본래 도전성이 있지만, 잘제어된 확산 장벽으로서 동작하여, 통상 폴리실리콘에서 발생하는 Afast@ 확산을 정지시키고, 도체들 사이의 확산을 제거한다. 장치 성능은 게이트 도체의 두께를 주의깊게 제어함으로써 정확하게 예측될 수 있다.
도 1은 절연층, 폴리실리콘층, 및 텅스텐 나이트라이드층이 형성된 기판 일부의 단면도.
도 2는 마스크 플라즈마 이머전 임플랜트(masked plasma immersion implants)가 이루어진 도 1의 구성의 단면도.
도 3은 텅스텐 실리사이드층 및 실리콘 나이트라이드층이 증착된 후의 도 2의 구성도.
도 4는 종래의 처리 후, 본 발명에 따른 완성 장치의 단면도.
도 4a는 종래의 처리 후, 본 발명에 따른 또다른 완성 장치의 단면도.
도 5는 절연층, 폴리실리콘층, 텅스텐 나이트라이드층, 및 미량 도핑된 도전층이 형성된 기판을 도시한 본 발명의 제2 실시예의 단면도.
도 6은 게이트 스택이 패터닝되고 측벽 스페이서가 형성되고 마스크된 소스 드레인 영역이 주입된 후의 도 5의 구성도.
도 6a는 게이트 스택이 패터닝되고 측벽 스페이서가 형성되고 마스크된 소스 드레인 영역이 주입된 후의 도 5의 또다른 구성도.
도 7은 종래의 처리 후, 살리사이드된(salicided) 게이트의 상층 및 완성 장치의 구성의 단면도.
도 7a는 종래의 처리 후, 살리사이드된 게이트의 상층 및 완성 장치의 또다른 구성의 단면도.
도 8은 본 발명에 따른 새로운 트랜지스터 구성의 매트릭스.
도 8a, 8b, 8c, 8d는 도 8의 4개의 새로운 장치 구성에 대한 AON@과 AOFF@ 상태 사이의 게이트 절연체 두께의 특유한 변화를 도시한 도면.
도 9는 HV 및 LV 장치 및 본 발명에 따라 제조된 하이브리드 장치 유형 중 하나인 LV/HV 조합 장치의 출력 특성을 도시한 도면.
도 10은 본 발명에 따른 저 신호 전압의 고 신호 전압으로의 변환회로를 도시한 도면.
도 11a, 11b, 11c는 두개의 종래 구동 기술의 출력 트랜지스터와 본 발명에 따른 구동 기술의 출력 트랜지스터의 배치를 비교한 도면.
도 12는 본 발명에 따른 고전압 신호 레벨 내지 저전압 신호 레벨 회로를 도시한 도면.
< 도면의 주요부분에 대한 부호의 설명>
10 : 게이트 절연층
12 : 실리콘 반도체 기판
13 : 중간 영역
14 : 폴리실리콘층
15 : N+ 임플랜트
16 : 확산 장벽층
17 : N 임플랜트
19 : P 임플랜트
20 : 자기정합 실리사이드 게이트층
21 : P+ 임플랜트
22 : 보호캡층
24, 44 : 스페이서
42 : 도전층
54, 56 : 실리사이드층
34, 36, 38, 39, 40, 41, 58, 64, 59, 60, 61, 62 : MOSFET 장치
71, 72, 73, 74, 77, 78, 79, 80, 81, 82, 96, 97, 98, 100 : 트랜지스터
본 발명을 더 잘 이해하기 위해, 첨부 도면과 관련하여 그 바람직한 실시예에 대한 아래의 상세한 설명을 참조하기로 한다. 첨부 도면에서 동일한 요소는 동일한 참조 번호로 표기하였다.
도면을 참조하면, 도 1-4는 본 발명에 따라 도 4에 도시된 DRAM(dynamic random access memory) 장치를 형성하는 제조 공정의 일실시예를 도시한다. 도 1에서, 격리 및 웰(well) 제조의 종래 패터닝 공정 후에, 게이트 절연층(10)이 실리콘 반도체 기판(12) 상에 형성된다. 절연층(10)은, 전형적으로 약 20 내지 150 옹스트롬(Å)의 두께로, 일반적으로 약 800 내지 1100℃의 온도에서 산소 증기 또는 건조한 산소 대기 분위기에서 성장될 수 있는 열적으로 산화된 실리콘 다이옥사이드 또는 질화 실리콘 다이옥사이드 재료일 수 있다. 그후 진성 또는 미량 도핑된 폴리실리콘이나 아모퍼스 실리콘의 얇은 (약 20-30nm) 제1 게이트층(14)이 증착된다. 폴리실리콘층(14)의 증착은 전형적으로 약 580 내지 640℃ 사이의 온도에서 종래의 LPCVD(low pressure chemical vapor deposition) 기술을 이용하여 달성될 수 있다. 마지막으로, 도전성 확산 장벽층(16)이 폴리실리콘층(14) 위에 증착된다. 이 확산 장벽층(16)은 텅스텐 나이트라이드(WN), 탄탈 실리콘 나이트라이드(TaSiN), 티탄 나이트라이드(TiN) 등으로 구성된 그룹으로부터 선택된다. 텅스텐 나이트라이드가 바람직하고 이것은 약 100℃의 온도에서 종래의 PVD(plasma vapor deposition) 기술을 이용하여 형성될 수 있다.
도 2에 도시된 바와 같이, 이후 도 1의 구조는 텅스텐 나이트라이드 확산 장벽층을 통과하여 하부의 얇은 폴리실리콘 게이트층(14)으로 들어가는 마스크 플라즈마 이머전 임플랜트(화살표(18)로 도시) 공정이 수행된다. 이 임플랜트의 투과범위는, 하부의 실리콘기판(12)으로 들어오는 무시할만한 분량을 포함하여, 그 최대 한도가 폴리실리콘층(14) 내의 범위에 들어오도록 설계된다. 플라즈마 이머전 도핑으로 획득 가능한 매우 낮은 유효 에너지는 얇은 폴리실리콘층(14)의 선택적인 도핑을 가능하게 한다. 도 2에 도시된 실시예에서, 4개의 별개의 임플랜트가 생기고 도면에서 수직 점선으로만 표시된 중간 영역(13)에 의해 분리된다. N+(15) 및 P+(21) 임플랜트는 폴리실리콘층(14)을 도핑하여 변성하는 데 도움이 되어, 각각 종래의 NMOSFET(N-type metal oxide silicon field effect transistor) 및 PMOSFET(P-type metal oxide silicon field effect transistor)의 차후 형성을 수용한다. 폴리실리콘층(14)의 N(17) 및 P(19) 임플랜트 영역은 제어된 게이트 디플리션 MOSFET이 차후에 형성되도록 게이트 도체의 일부를 형성할 것이다. 주입(implantation)은 일반적으로 PIII(plasma immersion ion implantation), PLAD(plasma doping), 또는 그 조합과 같은 기술에 의해 달성될 수 있다. PIII 기술을 이용하면, 인 또는 비소에 대한 적절한 주입은 약 100 eV 내지 20 KeV의 에너지를 사용하여 달성될 수 있다. PLAD 기술을 이용하면, 비소 도핑은 약 1 KeV의 에너지를 이용하여 달성될 수 있고, 붕소 도핑은 약 0.7 내지 5 KeV의 에너지를 이용하여 달성될 수 있다. N+(15) 및 P+(21) 임플랜트에 대해, 약 5E19 ㎝-3이상의 농도를 제공하는 투약 레벨이 사용된다. N(17) 및 P(19) 임플랜트 영역에 대해서는, 약 5E15 내지 3E17 ㎝-3의 농도가 요구된다. 이 도핑 범위는 사용된 폴리실리콘 두께에 대해 그리고 장치가 사용될 회로에 존재하는 특정 동작전압에 대해 얇은 폴리실리콘층에서 충분한 디플리션이 얻어지게 한다.
도 3은 또 하나의 높은 도전성의 자기 정합 실리사이드(WSix) 게이트층(20)이 증착된 후의 도 2의 구조를 도시한다. 이 살리사이드 공정(saliciding step)은 약 500 내지 2500Å의 두께로 약 650℃ 미만의 온도에서 종래의 CVD(chemical vapor deposition) 처리를 이용하여 수행될 수 있다. 이 실리사이드는 일반적으로 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티탄 실리사이드(TiSix), 니켈 실리사이드(NiSix) 등으로 구성된 그룹으로부터 선택된다. WSix층이 바람직하다. 저온 공정은 폴리실리콘층(14) 내에서 내부확산을 최소화하기 위해 채용된다. 보호캡층(22)이 WSix층(20) 위에 도포되었다. 이 보호캡층은 증착된 산화물 또는 SiN으로 구성된 그룹으로부터 선택될 수 있다. SiN 보호캡층이 바람직하다. SiN 층은 저온에서 표준 CVD 처리를 이용하여 도포된다(전형적으로 30초 동안 약 650℃ RPT(rapid thermal processing), 또는 10초 동안 700℃ RPT). SiN 층(22)은 형성되는 게이트 도체 위에 절연캡으로서 역할하는데, 이는 게이트 도체에 대한 경계없는 확산 컨택트의 형성을 가능하게 한다.
도 4 및 4a는 본 발명에 따른 완성된 MOSFET 장치를 도시한다. 이 장치를 달성하기 위해, 게이트 구조의 원하는 형상을 정의하기 위해 종래의 포토레지스트 절차가 도 3의 구조에 적용된 후, RIE(reactive ion etching) 절차가 채용되는데, 전형적으로 SF6및 HBr을 사용하여 이 구조를 에칭한다. 포토레지스트 제거후, TEOS(tetraethylorthosilicate)에 기초한 CVD 산화물과 같은 컨포멀(conformal) 산화물의 증착이 적용된 후, 이방성 RIE가 수행되는데, 전형적으로 CHF3및 CF4를 사용하여 TEOS 측벽 스페이서(24)를 생성한다. 스페이서(24) 형성 및 신중한 습식 화학적 세정후, 이온 주입 공정이 수행되어 종래의 MOSFET 장치(34, 36) 및 공핍게이트(depleted gate) MOSFET 장치(38, 39, 40, 41) 모두에 대해 소스/드레인 영역(26, 28, 30, 32)을 위한 소스/드레인 확산 임플랜트를 생성한다. 표준 리소그래피 및 RIE 처리는 종래 및 디플리션 게이트 모두에 대한 비아(via)를 생성하기 위해 사용될 수 있고, 비아홀은 소스 및 드레인 영역에 대해서도 형성된다. 금속화는 rf 스퍼터링에 의해 적용될 수 있고, 표준 포토리소그래피 및 RIE 처리는 게이트에 대한 금속 컨택트를 생성하기 위해 채용될 수 있다.
도 5-7a는 본 발명의 다른 실시예를 도시하는데, 여기서 살리사이드된 소스/드레인 및 게이트 도체를 갖는 논리기술이 생성된다.
도 5에서, 얇은 폴리실리콘층(14)의 선택적 도핑 후에, 상기 도 2를 참조하여 논의된 바와 같이, 도전층(42)이 텅스텐 나이트라이드(WN) 층(16) 위에 증착된다. 도전층(42)은 진성 또는 미량 도핑된 폴리실리콘 또는 텅스텐 실리사이드와같은 다른 도전 재료의 층일 수 있다. 이 도전층은 일반적으로 저온 CVD 처리기술에 의해 적용될 수 있다. 이 상부 도전층(42)은 게이트 절연체(10)와 접촉하지 않으므로, 이 상부 도전층의 작업 기능은 차후에 제조되는 MOSFET 장치의 동작에 영향을 미치지 않는다.
도 4를 참조하여 상술한 바와 같이, 게이트 스택(stack)이 패터닝되고, 측벽 스페이서(44)가 형성되고, 마스크된 게이트/소스/드레인 임플랜트(45)가 수행되어 소스 드레인 영역(46, 48, 50, 52)을 형성하여, 도 5의 구조를 도 6 및 6a에 도시된 구조로 변환한다.
마지막으로, 게이트 도체의 상층(42)과 확산 임플랜트가 살리사이드되어 실리사이드층(54, 56)을 형성하고 결국 도 7 및 7a에 도시된 종래(58, 64) 및 디플리션 게이트 MOSFET 장치(59, 60, 61, 62)가 형성된다. 주입동안 게이트/소스/드레인 영역은 공통의 임플랜트를 동시에 수용한다. 층(42)은 N+ 또는 P+ 각각의 분량을 수용하도록 작용한다. 이렇게 할 때, 층(42)이 진성 또는 미량 도핑된 폴리실리콘이면, 게이트로의 직접적인 옴접촉을 대비하여, 또는 도 7의 요소(54)에 의해 도시된 살리시데이션(salicidation) 공정을 통해, 그것은 이제 변성적으로 도핑된 N+ 또는 P+ 폴리실리콘이다. 요소(42)가 예컨대 이미 WSix재료라면, 그 스토핑 파워(stopping power) 및 높이는, 상기 폴리실리콘층이 했던 바와 같이, 요소(14)의 도핑 농도를 보호하는 그 자신의 마스크로서 작용하도록 위치될 것이다. 그후 이 처리는, 도 4를 참조하여 상술한 바와 같이, 추가의 배선층, 층간절연체, 및 내부접속 비아의 형성을 위해, 종래의 기술을 이용하여 계속된다.
상술한 제조 시퀀스의 주의깊은 검토는 본 발명이 상이한 특징을 갖는 6개의 FET 장치를 나타냄을 확인한다. N+ 도핑된 폴리실리콘 게이트를 갖는 N 채널 트랜지스터 및 P+ 도핑된 폴리실리콘 게이트를 갖는 P 채널 트랜지스터를 포함하는 두개의 종래 구조 이외에도, 게이트와, 소스, 드레인, 또는 채널 중 어느 하나와의 사이의 더 높은 전압을 견딜 수 있는 4개의 새로운 트랜지스터가 있다.
고전압을 견딜 수 있는 상기 4개의 새로운 FET 장치가 도 8의 매트릭스로 도시된다. 상기 트랜지스터에 적절한 표기 NG 또는 PG를 표시하여 게이트 도핑을 식별하고 이들을 도 10, 11, 및 12의 회로도의 종래 FET 구조와 구별한다. 도 8에 도시된 바와 같이, 트랜지스터 A는 N 도핑된 폴리실리콘 게이트를 갖는 N 채널 인핸스먼트형 장치이다. 이 장치는 높은 게이트-채널/드레인간 전압을 견딜 수 있다. 트랜지스터 B는 P 도핑된 폴리실리콘 게이트를 갖는 N 채널 디플리션형 장치이다. 이 장치는 게이트가 채널보다 더 양(positive)일 때에 얇은 산화물 트랜지스터로서 동작한다. 이 트랜지스터는 높은 채널/드레인-게이트간 전압을 견딜 수 있다. 트랜지스터 C는 N 도핑된 폴리실리콘 게이트를 갖는 P 채널 디플리션형 장치이다. 이 장치는 게이트가 채널보다 더 음(negative)일 때에 얇은 산화물 트랜지스터로서 동작한다. 이 트랜지스터는 높은 게이트-채널간 전압을 견딜 수 있다. 트랜지스터 D는 P 도핑된 폴리실리콘 게이트를 갖는 P 채널 인핸스먼트형 장치이다. 이 장치는 높은 채널/드레인-게이트간 전압을 견딜 수 있다.
도 8의 4개의 새로운 장치유형에 대한 Aon@와 Aoff@ 상태 사이의 게이트 절연체 두께의 특유한 변동이 도 8a 내지 8d에 도시된다. 도 8a에서, NG NMOS 게이트가 소스/드레인 단자에 대해 양으로 바이어스될 때, 게이트 디플리션 영역은 음의 캐리어가 하나도 없이 제거되어 이 영역을 진성(intrinsic)으로 바꾸고, 그후 이는 증착된 게이트 산화물 절연체에 부가한 절연체로서 작용하여 도시된 바와 같이 더 두꺼운 유효 게이트 절연체 Teff를 생성한다. 따라서, AON@ 상태에서 견딜 수 있는 최대 전압은 표준장치보다 더 높을 것이다. AOFF@ 상태에서는, 캐리어는 도전상태에서 디플리션 영역에 잔존하여 결국 증착된 게이트 산화물 두께 Tox가 그대로 게이트 절연체 두께로 된다. AOFF@ 상태에서 견딜 수 있는 최대 게이트-소스/드레인간 전압은 실질적으로 표준 장치와 동일할 것이다.
P형 게이트 디플리션 영역을 갖는 PG NMOS가 도 8b에서 AON@ 및 AOFF@ 상태 모두에 대해 도시된다. P형 디플리션 영역의 양의 캐리어는 상기 도 8a의 N 영역 캐리어에 대한 반대 방향으로 이동한다. AON@ PG NMOS는 더 얇은 게이트 절연체 Tox에 대응하는 도전 게이트를 갖는 한편, AOFF@ 상태에서 더 두꺼운 게이트 절연체 Teff를 갖는다.
도 8c 및 8d에 도시된 두개의 새로운 PMOS 장치는 상기 도 8a 및 8b에 대해 기술된 새로운 NMOS 장치와 동일한 특성을 나타낸다.
도 11에 도시된 새로운 트랜지스터 장치는 유용한 고전압 기능, 몇몇 특징적인 개선된 성능을 제공하기 위해 회로 배치에서 조합될 수 있다.
4개의 모든 새로운 트랜지스터 구조는, 게이트와 채널 사이에 적절한 바이어스가 인가될 때에 고전압 커패시터를 제공하도록 사용될 수 있다. 이들 트랜지스터에 대한 가능한 응용은 전압 더블러, 전하펌프, 및 고전압 바이패스 커패시터를 포함한다.
도 9는 HV 및 LV 장치, 및 본 발명에 따라 제조된 하이브리드 장치 유형 중의 하나인 LV/HV 조합 장치의 출력 특성을 도시한다.
도 9에 도시된 바와 같이, LV 장치는 급격한 서브 임계(sub-threshold) 경사의 전형적인 특성을 갖고, 따라서 매우 낮은 오프 전류를 갖는다. 불행히도, 이 장치는, 금지 영역에서 사용하면 게이트 산화물이 파손되는 신뢰할 수 없는 장치가 될 것이므로, 고전압에서 사용될 수 없다.
또한 도 9에 도시된 바와 같이, HV 장치는 LV 금지영역에서 전형적인 동작특성을 갖는다. 불행히도, 이 장치는 완만한 서브 임계 경사를 가져, 저전압 동작에 적합하지 않다.
저전력/고전압 장치는 저전력 I/O 동작 또는 혼합 신호 동작에 필수적이고, LV 및 HV 장치에 관해 상술한 모순 때문에 오늘날의 산업에서 달성할 수 없다. 이런 유형의 장치는 상당한 칩영역을 점유하고, 매우 낮은 전력칩을 갖기 위하여, 본 발명에 의해 달성된 바와 같이, 이들 장치는 LV/HV 장치의 조합된 특성을 가져야 한다.
본 발명의 제어된 하이브리드 LV/HV 장치 특성은, 도 9에 도시된 바와 같이, M1 및 M2 쌍에 의해 상술한 목적을 충족시킨다. 하이브리드 단일장치는 이 교환 쌍과 같이 동작한다. 도면에서 Vg0 > Vg*와 같이 도시된 소정의 Aoff 전압 범위@ 사이에서, 하이브리드의 게이트 전극이 축적되고 이 장치는 LV로서 동작한다. Vg*와 Vg1 사이의 전압범위 동안, 게이트 전극 자신이 축적모드에서 디플리션모드로(또는 게이트 컨택트로의 채널에 의해 도시된 바와 같이 얇은 산화물에서 두꺼운 산화물로) 변화함에 따라, 하이브리드 장치는 LV 장치의 오프상태와 HV 장치의 온상태 사이에서 스위칭한다. 이 전이가 완료된 후, 하이브리드 장치는 이제 HV 장치로서 전기적으로 동작하고 LV 동작의 금지영역으로 신뢰성있게 들어가도록 허여된다.
도 10은 새로운 저 신호 전압에서 고 신호 전압으로의 변환 회로를 도시한다. 이러한 회로는 상이한 전력 공급을 필요로 하는 두개의 칩 사이에서 교신할 때에 I/O에 대해 유용하다. 이 교신 문제는 전형적으로 칩들이 상이한 전압기술로 제조될 때에 발생한다. 전형적으로 저전압 칩은 고전압 칩에서 요구된 전압을 견딜 수 없는 트랜지스터로 제조된다. 이하에 설명될 회로와 접속된 상기 트랜지스터 구조는 이 문제를 해결하는 데 도움이 된다.
고전압 동작을 필요로 하는 특별한 온칩(on-chip) 특징에 결부될 때에 유사한 문제가 발생한다. 이러한 예들은 과전압으로 프로그램된 특별한 퓨즈 및 안티퓨즈를 포함한다. DRAM, AFLash@ RAM, 및 다른 NVRAM도 과전압을 필요로 한다.
본 발명에 따르면, 신규 회로는 본 발명에 따른 신규한 트랜지스터 구조를 갖는 장치와 종래 장치의 직렬 접속을 포함하여 달성된다. 종래의 N 채널 트랜지스터는 (더욱 미량 도핑된) P 폴리실리콘 게이트 영역을 갖는 새로운 N 채널 장치와 함께 드레인에서 직렬 접속된다. 이 새로운 장치는 디플리션형 트랜지스터처럼 동작한다. (그 게이트 상에서 0 볼트로) 턴오프될 때, 소스는 접지 이상의 한 임계값으로 상승한다. 따라서, 이것은 충분한 고전압 공급원으로부터 종래의 직렬 트랜지스터를 보호한다. 또한 턴오프될 때, 드레인 근처의 유효 게이트 절연체는 고전압 공급을 더 잘 견디도록 P 도핑된 폴리실리콘의 디플리션에 의해 넓혀진다. 두개의 직렬 트랜지스터는 항상 함께 턴오프 및 턴온된다. 턴온될 때 두개의 트랜지스터는 출력과 접지 사이의 전압강하를 공유한다. 일단 출력전압이 Vdd 아래로 떨어지면, 양 트랜지스터는 그 전체 채널길이를 따라 얇은 산화물 트랜지스터처럼 동작한다. 디플리션형 트랜지스터인 최상부의 트랜지스터는 과중하게 턴온된다. 그 결과는 이하에서 설명되는 바와 같이 개선된 성능을 가져온다.
도 10의 회로에서는, (더욱 미량 도핑된) N 폴리실리콘 게이트를 갖는 새로운 P 채널 트랜지스터와 직렬 접속된 종래의 P 채널 트랜지스터가 발견될 것이다. 이들은 상기 문단에서 설명된 N 채널 트랜지스터와 유사한 방식으로 기능한다.
트랜지스터(77, 78)를 적절히 구동하기 위한 전압변환은 트랜지스터(71, 72, 73, 74, 79, 80, 81, 82)에 의해 제공된다. 크로스 접속된 트랜지스터(79, 80, 81, 82)는 신호 스윙 오프셋을 Vhigh로 재설정한다. 트랜지스터(79, 81)는 다운레벨을 Vdd 보다 약간 아래로 클램프한다. 이 크로스 접속된 쌍을 구동하기 위해, 종래 장치와 새로운 장치 사이에 다시 직렬 접속이 이뤄진다(트랜지스터(71, 72, 73, 74) 참조). 트랜지스터(72, 74)의 드레인이 Vhigh로 상승할 수 있으므로 이 직렬 접속이 필요하다.
도 11을 참조하면, 세가지 구동 기술의 출력 트랜지스터만이 도시된다. 이 세가지는, 두개의 스택된(stacked) 종래의 인핸스먼트형 장치(90), 본 발명(92),및 Vhigh를 견디기에 충분한 실질적으로 더 두꺼운 게이트 산화물을 갖는 단일 트랜지스터(94)이다.
ON 상태에서, 본 발명은 스택의 상부에 디플리션형 트랜지스터를 배치하므로, 본 발명은 두개의 스택된 종래의 트랜지스터보다 더 빠르다. 위쪽의 장치는 그 소스가 과도상태동안 접지상태에 이를 수 없으므로 성능에 가장 큰 영향을 미친다는 점이 상기될 것이다. 또한, 두개의 스택된 종래의 인핸스먼트형 장치(90)는 상부 트랜지스터에 걸린 전압을 견딜 수 없다.
더 두꺼운 산화물 장치를 참조하면, 이 접근법은 단일의 트랜지스터만을 필요로 한다. 그밖에 모든 것이 동일하다면, 그 성능이 더 빠를 것으로 예상할런지도 모른다. 그러나, 그 산화물은 두께가 최대 두배이고, 따라서 그 임계값은 더 높고 그 트랜스컨덕턴스는 더 낮다. 그 산화물이 두께가 두배이면, 그 채널길이는 본 발명에서 두 채널 중 어느 하나의 길이의 두배에 접근한다. 과도상태의 최종 절반의 구동동안, 양 트랜지스터가 선형 상황에 있을 때, 직렬의 두개의 종래 인핸스먼트형 트랜지스터에 유사한 성능을 예상할 수 있다.
이제 최종 도면인 도 12를 참조하면, 고전압신호 레벨 내지 저전압신호 레벨 회로가 도시되어 있다. 여기에 두개의 새로운 구조(96, 100)가 배치된다. 하부의 트랜지스터는 더 높은 게이트-채널간 전압을 견디는 능력을 위해 선택되었다. 상부의 트랜지스터는 오프일 때에 더 높은 전압을 견디고 큰 입력 신호 및 작은 온칩 전원(Vdd)이 주어지면 적절한 임계값을 제공하도록 선택되었다. 이후의 트랜지스터(97, 98)는 종래의 구조일 수 있다.
본 발명이 그 특정 실시예에 대해 설명되었지만, 상기 설명에 포함되고 첨부도면에서 도시된 모든 내용은 예시적인 것이지 한정적인 것으로 간주되어서는 안된다. 이 상세한 설명을 참조하면 본 발명의 다른 실시예 뿐만 아니라 개시된 실시예의 다양한 수정이 당업자에게 명백할 것이며, 또는 첨부된 청구범위에 정의된 본 발명의 사상과 범위에 벗어남없이 가능할 것이다.
본 발명에 따르면, 게이트 도체의 고정영역을 진성 또는 미량 도핑된 상태로 두고 이에 따라 도전 도펀트 장벽을 이용하여 고유영역과 함께 그 전극의 다량 도핑된 낮은 저항부를 분리시킴으로써 게이트 도체의 디플리션을 제어하여 CMOS 장치에서의 혼합 고전압/저전압 능력을 달성할 수 있다.

Claims (42)

  1. 트랜지스터 장치를 형성하는 방법에 있어서,
    a) 기판을 제공하는 단계;
    b) 상기 기판 상에 절연층을 형성하는 단계;
    c) 상기 절연층 상에 제1 게이트층을 형성하는 단계;
    d) 상기 제1 게이트층 상에 도전성 확산 장벽을 형성하는 단계;
    e) 상기 제1 게이트층을 미리 선택된 불균일한 측면(lateral) 농도 분포의 도펀트 종류로 도핑하는 단계;
    f) 상기 확산 장벽 상에 제2의 높은 도전성 게이트층을 형성하는 단계;
    g) 상기 제2 게이트층 상에 보호캡층을 형성하는 단계;
    h) 상기 단계 c) 내지 g)에서 형성된 층들을 관통하여 상기 절연층까지 개구를 형성하는 단계;
    i) 상기 단계 c) 내지 g)에서 형성된 층들 중 남아있는 층에 측벽을 형성하는 단계; 및
    j) 상기 개구를 통해 상기 기판 내에 선택된 도펀트를 주입하여, 소스/드레인 확산 영역을 형성하는 단계
    를 포함하는 트랜지스터 장치 형성 방법.
  2. 제1항에 있어서,
    상기 단계 e)는 상기 제1 게이트층에 대한 N형 도펀트 종류를 선택하는 단계를 포함하고,
    상기 단계 j)는 제1 게이트층에 대한 상기 N형 도펀트 종류와 실질적으로 동일한 농도를 갖도록 상기 기판에 대한 N형 도펀트를 선택하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  3. 제1항에 있어서,
    상기 단계 e)는 상기 제1 게이트층에 대한 N형 도펀트 종류를 선택하는 단계를 포함하고,
    상기 단계 j)는 상기 제1 게이트층에 대한 N형 도펀트 종류보다 실질적으로 더 높은 농도를 갖도록 상기 기판에 대한 N형 도펀트를 선택하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  4. 제1항에 있어서,
    상기 단계 e)는 상기 제1 게이트층에 대한 P형 도펀트 종류를 선택하는 단계를 포함하고,
    상기 단계 j)는 상기 제1 게이트층에 대한 상기 P형 도펀트 종류와 실질적으로 동일한 농도를 갖도록 상기 기판에 대한 P형 도펀트를 선택하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  5. 제1항에 있어서,
    상기 단계 e)는 상기 제1 게이트층에 대한 P형 도펀트 종류를 선택하는 단계를 포함하고,
    상기 단계 j)는 상기 제1 게이트층에 대한 상기 P형 도펀트 종류보다 실질적으로 더 높은 농도를 갖는 상기 기판에 대한 P형 도펀트를 선택하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  6. 제1항에 있어서,
    상기 단계 e)는 상기 제1 게이트층을 마스킹하는 단계 및 상기 게이트층 내의 선택된 영역들 각각을 반대 유형의 도펀트 중 하나로 도핑하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  7. 제1항에 있어서,
    상기 단계 e)는 상기 제1 게이트층을 마스킹하는 단계 및 상기 게이트층 내의 선택된 영역들 각각을 가변하는 도펀트 농도 중 하나로 도핑하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  8. 제1항에 있어서,
    상기 단계 j)는 제1 개구를 통해 선택된 제1 유형의 도펀트를 주입하는 단계 및 제2 개구를 통해 선택된 제2 유형의 도펀트를 주입하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  9. 제1항에 있어서,
    도전성 확산 장벽 재료를, 텅스텐 나이트라이드, 티탄 나이트라이드, 탄탈 실리콘 나이트라이드 등으로 구성된 그룹으로부터 선택하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  10. 트랜지스터 장치를 형성하는 방법에 있어서,
    a) 기판을 제공하는 단계;
    b) 상기 기판 상에 절연층을 형성하는 단계;
    c) 상기 절연층 상에 제1 게이트층을 형성하는 단계;
    d) 상기 제1 게이트층 상에 도전성 확산 장벽을 형성하는 단계;
    e) 상기 제1 게이트층을 미리 선택된 불균일한 측면 농도 분포의 도펀트 종류로 도핑하는 단계;
    f) 상기 확산 장벽 상에 제2의 높은 도전성 게이트층을 형성하는 단계;
    g) 상기 형성된 층들을 통과하여 개구를 형성하는 단계;
    h) 상기 형성된 층들 상의 상기 개구 내에 측벽을 형성하는 단계;
    i) 상기 개구를 통해 상기 기판 내에 선택된 도펀트를 주입하여, 소스/드레인 확산 영역을 형성하는 단계;
    j) 상기 개구에서 상기 절연층을 제거하고, 상기 개구의 바닥에서 상기 기판을 노출시키는 단계; 및
    k) 상기 개구의 바닥에 있는 상기 기판 및 상기 제2의 도전성 게이트층의 나머지 영역을 샐리사이딩하는 단계
    를 포함하는 트랜지스터 장치 형성 방법.
  11. 제10항에 있어서, 상기 단계 k)에 대한 살리사이드살리사이드, 티탄, 텅스텐, 니켈 등으로 구성된 그룹으로부터 선택하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  12. 제1항에 있어서, 상기 제1 게이트층을 제어된 두께로 형성하는 단계를 포함하는 트랜지스터 장치 형성 방법.
  13. 기판;
    상기 기판 상에 위치하는 절연층;
    상기 절연층 상에 위치하고, 도펀트 종류의 농도를 갖는 장치 영역을 갖는 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층과 분리시키는 도전성 확산 장벽층
    을 포함하는 MOSFET 장치 구조물.
  14. 제13항에 있어서, 상기 제2 게이트층 상에 보호캡층을 포함하는 MOSFET 장치 구조물.
  15. 제13항에 있어서, 상기 제2 게이트층 상에 실리사이드 캡을 포함하는 MOSFET 장치 구조물.
  16. 제13항에 있어서, 상기 도전성 장벽층은 텅스텐 나이트라이드, 티탄 나이트라이드, 탄탈 실리콘 나이트라이드 등으로 구성된 그룹으로부터 선택된 재료인 MOSFET 장치 구조물.
  17. 제15항에 있어서, 상기 실리사이드 캡은 코발트 실리사이드, 티탄 실리사이드, 텅스텐 나이트라이드, 니켈 실리사이드 등으로 구성된 그룹으로부터 선택된 재료인 MOSFET 장치 구조물.
  18. 제13항에 있어서, N 도핑된 제1 게이트층을 갖는 N 채널 인핸스먼트형 장치를 포함하는 MOSFET 장치 구조물.
  19. 제13항에 있어서, P 도핑된 제1 게이트층을 갖는 N 채널 디플리션형 장치를 포함하는 MOSFET 장치 구조물.
  20. 제13항에 있어서, N 도핑된 제1 게이트층을 갖는 P 채널 디플리션형 장치를 포함하는 MOSFET 장치 구조물.
  21. 제13항에 있어서, P 도핑된 제1 게이트층을 갖는 P 채널 인핸스먼트형 장치를 포함하는 MOSFET 장치 구조물.
  22. 제13항에 있어서, 장치 동작은 저전압 특성 및 고전압 동작을 갖는 MOSFET 장치 구조물.
  23. 제22항에 있어서, OFF 상태에서의 장치 동작은 얇은 산화물 장치 동작에 의해 조절되는 MOSFET 장치 구조물.
  24. 제22항에 있어서, ON 상태에서의 장치 동작은 두꺼운 산화물 동작에 의해 조절되고 고전압 동작이 허용되는 MOSFET 장치 구조물.
  25. MOSFET 장치들을 포함하는 회로에 있어서,
    상기 장치들 중 하나는 고농도의 도펀트 종류를 갖는 제1 게이트층을 구비한 트랜지스터이고, 상기 트랜지스터는 저농도의 도펀트 종류를 갖는 제1 게이트층을 구비한 제2 트랜지스터 장치와 직렬 접속된 회로.
  26. 제25항에 있어서, 고농도의 P 도펀트를 갖는 N 채널 트랜지스터는 저농도의 P 도펀트를 갖는 N 채널 트랜지스터와 직렬 접속되는 회로.
  27. 제25항에 있어서, 고농도의 N 도펀트를 갖는 P 채널 트랜지스터는 저농도의 N 도펀트를 갖는 P 채널 트랜지스터와 직렬 접속되는 회로.
  28. 적어도 하나의 N 채널 트랜지스터 및 적어도 하나의 P 채널 트랜지스터를 포함하는 인버팅 회로에 있어서,
    적어도 하나의 P 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 N 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 N 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 P 채널 디플리션형 장치인 인버팅 회로.
  29. 제28항에 있어서, 상기 N 채널 트랜지스터는 인핸스먼트형 트랜지스터인 인버팅 회로.
  30. 제28항에 있어서, 직렬 접속된 두개의 N 채널 트랜지스터 및 두개의 P 채널 트랜지스터를 갖는 출력 인버터를 구비하여 고전압 스윙 논리 레벨을 구동하는 인버팅 회로.
  31. 제30항에 있어서, 상기 P 채널 디플리션형 장치는 출력에 직접 접속되는 인버팅 회로.
  32. 적어도 하나의 N 채널 트랜지스터 및 하나의 P 채널 트랜지스터를 포함하는 인버팅 회로에 있어서,
    적어도 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치인 인버팅 회로.
  33. 제32항에 있어서, 상기 P 채널 트랜지스터는 인핸스먼트형 장치인 인버팅 회로.
  34. 직렬 접속된 두개의 N 채널 트랜지스터 및 두개의 P 채널 트랜지스터를 포함하는 출력 인버터를 구비하여 고전압 스윙 논리 레벨을 구동하는 회로에 있어서,
    적어도 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치인 인버팅 회로.
  35. 제34항에 있어서, 상기 N 채널 디플리션형 장치는 출력에 직접 접속되는 인버팅 회로.
  36. 직렬 접속된 두쌍의 N 채널 트랜지스터를 포함하며, 낮은 평균 전압 레벨의 논리 레벨 스윙을 높은 평균 전압 레벨의 논리 레벨 스윙으로 변환하는 회로에 있어서,
    각각의 직렬쌍 내의 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치인 인버팅 회로.
  37. 제36항에 있어서, 상기 두쌍의 직렬 접속된 N 채널 트랜지스터는 크로스 접속된 CMOS 인버터쌍을 포함하는 부하를 구비하는 인버팅 회로.
  38. 제36항에 있어서, 상기 두쌍의 직렬 접속된 N 채널 트랜지스터는 플립플롭을 포함하는 부하를 구비하는 인버팅 회로.
  39. 제1 회로 및 제2 회로를 포함하는 복합 회로에 있어서,
    상기 제1 회로는, 크로스 접속된 CMOS 인버터쌍을 포함하는 부하를 갖는 두쌍의 직렬 접속된 N 채널 트랜지스터를 구비하고, 각 직렬쌍 내의 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치이고,
    상기 제2 회로는 상기 제1 회로에 의해 구동되며, 직렬 접속된 두개의 N 채널 트랜지스터 및 두개의 P 채널 트랜지스터를 포함하고, 적어도 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치인 복합 회로.
  40. 제1 회로 및 제2 회로를 포함하는 복합 회로에 있어서,
    상기 제1 회로에서는, 두쌍의 직렬 접속된 N 채널 트랜지스터가 플립플롭을 포함하는 부하를 구비하고, 각 직렬쌍 내의 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치이고,
    상기 제2 회로는 상기 제1 회로에 의해 구동되며, 직렬 접속된 두개의 N 채널 트랜지스터 및 두개의 P 채널 트랜지스터를 포함하고, 적어도 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치인 복합 회로.
  41. 제1 회로 및 제2 회로를 포함하는 복합 회로에 있어서,
    상기 제1 회로는, 크로스 접속된 CMOS 인버터쌍을 포함하는 부하를 갖는 두쌍의 직렬 접속된 N 채널 트랜지스터를 구비하고, 각 직렬쌍 내의 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치이고,
    상기 제2 회로는 상기 제1 회로에 의해 구동되며, 직렬 접속된 두개의 N 채널 트랜지스터 및 두개의 P 채널 트랜지스터를 포함하고, 적어도 하나의 P 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 N 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 N 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 P 채널 디플리션형 장치인 복합 회로.
  42. 제1 회로 및 제2 회로를 포함하는 복합 회로에 있어서,
    상기 제1 회로에서는, 두쌍의 직렬 접속된 N 채널 트랜지스터가 플립플롭을 포함하는 부하를 구비하고, 각 직렬쌍 내의 하나의 N 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 P 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 P 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 N 채널 디플리션형 장치이고,
    상기 제2 회로는 상기 제1 회로에 의해 구동되며, 직렬 접속된 두개의 N 채널 트랜지스터 및 두개의 P 채널 트랜지스터를 포함하고, 적어도 하나의 P 채널 트랜지스터는,
    기판;
    상기 기판 상에 위치한 절연층;
    상기 절연층 상에 위치하고, 저농도의 N 도펀트 종류를 갖는 제2 장치 영역으로부터 이격된 고농도의 N 도펀트 종류를 갖는 제1 장치 영역을 구비한 제1 게이트층;
    상기 제1 게이트층 상에 위치하고, 상기 제1 게이트층보다 더 높은 도전성을 갖는 제2 게이트층; 및
    상기 제1 게이트층을 상기 제2 게이트층으로부터 분리시키는 도전성 확산 장벽층
    을 포함하는 P 채널 디플리션형 장치인 복합 회로.
KR10-2001-0052023A 2000-09-08 2001-08-28 제어된 게이트 디플리션을 이용한 혼합 ｈｖ/ｌｖｃｍｏｓ 를 위한 방법 및 구조물 KR100455541B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/658,655 US6436749B1 (en) 2000-09-08 2000-09-08 Method for forming mixed high voltage (HV/LV) transistors for CMOS devices using controlled gate depletion
US09/658,655 2000-09-08

Publications (2)

Publication Number Publication Date
KR20020020635A true KR20020020635A (ko) 2002-03-15
KR100455541B1 KR100455541B1 (ko) 2004-11-12

Family

ID=24642123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0052023A KR100455541B1 (ko) 2000-09-08 2001-08-28 제어된 게이트 디플리션을 이용한 혼합 ｈｖ/ｌｖｃｍｏｓ 를 위한 방법 및 구조물

Country Status (2)

Country Link
US (1) US6436749B1 (ko)
KR (1) KR100455541B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030096490A1 (en) * 2001-11-16 2003-05-22 John Borland Method of forming ultra shallow junctions
US6747318B1 (en) * 2001-12-13 2004-06-08 Lsi Logic Corporation Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides
JP3594140B2 (ja) * 2002-06-26 2004-11-24 沖電気工業株式会社 半導体装置の製造方法
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US6828181B2 (en) * 2003-05-08 2004-12-07 International Business Machines Corporation Dual gate material process for CMOS technologies
US20050212015A1 (en) * 2004-03-25 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate semiconductor device and manufacturing method
US7927948B2 (en) * 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
EP2260510A1 (en) * 2008-04-02 2010-12-15 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device
US8891328B2 (en) 2011-06-27 2014-11-18 International Business Machines Corporation Low voltage metal gate antifuse with depletion mode MOSFET
WO2013074076A1 (en) * 2011-11-14 2013-05-23 Intel Corporation Macro-transistor devices
CN110391232A (zh) * 2018-04-17 2019-10-29 联华电子股份有限公司 位线栅极及其制作方法
CN108550525A (zh) * 2018-05-28 2018-09-18 武汉新芯集成电路制造有限公司 浮栅制备方法
US11158644B2 (en) * 2018-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with field effect transistors of differing gate dielectric thickness on the same substrate and method of manufacturing the same
US10937872B1 (en) * 2019-08-07 2021-03-02 Vanguard International Semiconductor Corporation Semiconductor structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661838A (en) 1985-10-24 1987-04-28 General Electric Company High voltage semiconductor devices electrically isolated from an integrated circuit substrate
US5296393A (en) 1990-11-23 1994-03-22 Texas Instruments Incorporated Process for the simultaneous fabrication of high-and-low-voltage semiconductor devices, integrated circuit containing the same, systems and methods
US5393676A (en) * 1993-09-22 1995-02-28 Advanced Micro Devices, Inc. Method of fabricating semiconductor gate electrode with fluorine migration barrier
JP3651964B2 (ja) 1994-11-01 2005-05-25 三菱電機株式会社 半導体装置の製造方法
US5480830A (en) 1995-04-04 1996-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Method of making depleted gate transistor for high voltage operation
US5602410A (en) 1995-08-25 1997-02-11 Siemens Aktiengesellschaft Off-state gate-oxide field reduction in CMOS
US5763912A (en) 1995-09-25 1998-06-09 Intel Corporation Depletion and enhancement MOSFETs with electrically trimmable threshold voltages
US5962904A (en) 1997-09-16 1999-10-05 Micron Technology, Inc. Gate electrode stack with diffusion barrier
US5888870A (en) * 1997-10-22 1999-03-30 Advanced Micro Devices, Inc. Memory cell fabrication employing an interpoly gate dielectric arranged upon a polished floating gate
US6291868B1 (en) * 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device

Also Published As

Publication number Publication date
US6436749B1 (en) 2002-08-20
KR100455541B1 (ko) 2004-11-12

Similar Documents

Publication Publication Date Title
US6696333B1 (en) Method of making integrated circuit with MOSFETs having bi-layer metal gate electrodes
US7449388B2 (en) Method for forming multiple doping level bipolar junctions transistors
US5294822A (en) Polycide local interconnect method and structure
US6734510B2 (en) Technique to mitigate short channel effects with vertical gate transistor with different gate materials
KR100331527B1 (ko) 집적 회로 칩 제조 방법
KR101201489B1 (ko) Ｓｏｉ 디바이스 제조 방법
US5773358A (en) Method of forming a field effect transistor and method of forming CMOS integrated circuitry
US5640037A (en) Cell with self-aligned contacts
KR100455541B1 (ko) 제어된 게이트 디플리션을 이용한 혼합 ｈｖ/ｌｖｃｍｏｓ 를 위한 방법 및 구조물
US5909616A (en) Method of forming CMOS circuitry
KR100713057B1 (ko) 반도체 집적 회로 장치와 그 제조 방법
US7919379B2 (en) Dielectric spacer removal
KR100279390B1 (ko) Bicmos 반도체소자의 제조방법
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
KR20000062558A (ko) 집적 회로 칩 및 그 형성 방법
US6586296B1 (en) Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks
EP1479101A2 (en) Integrated circuit having interconnect to a substrate and method therefor
US20060024932A1 (en) Methods of forming semiconductor devices including removing a thickness of a polysilicon gate layer
US20050205938A1 (en) Semiconductor device and method of manufacture the same
US5612243A (en) Polycide local interconnect method and structure
KR100495858B1 (ko) 반도체 소자의 제조 방법
US5952696A (en) Complementary metal oxide semiconductor device with selective doping
GB2331845A (en) Bicmos device
KR20010091055A (ko) Ｄｒａｍ 및 로직 장치들을 내장한 집적 회로의 제조 공정
KR930006276B1 (ko) 메모리 셀 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee