KR20080084201A - 반도체 장치의 저항 구조물 및 그 형성 방법. - Google Patents
반도체 장치의 저항 구조물 및 그 형성 방법. Download PDFInfo
- Publication number
- KR20080084201A KR20080084201A KR1020070025546A KR20070025546A KR20080084201A KR 20080084201 A KR20080084201 A KR 20080084201A KR 1020070025546 A KR1020070025546 A KR 1020070025546A KR 20070025546 A KR20070025546 A KR 20070025546A KR 20080084201 A KR20080084201 A KR 20080084201A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- contacts
- resistance
- regions
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 30
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
반도체 장치의 저항 구조물 및 그 형성 방법에서, 상기 저항 구조물은 기판의 액티브 영역 상에, 제1 방향으로 연장되면서 서로 나란하게 배치되고, 게이트 산화막 및 전극이 적층된 구조를 갖는 적어도 2개의 게이트 구조물들과, 상기 게이트 구조물들의 양측의 액티브 영역 표면 아래에 제1 도전형의 불순물이 도핑된 형상을 갖고, 상기 제1 방향으로 연장되고 저항으로 사용되는 저항 영역들과, 상기 게이트 구조물에서 제1 방향으로의 양단부와 인접하는 부위의 저항 영역들과 접속하는 콘택들 및 상기 콘택들을 서로 연결시키는 배선 라인들을 포함한다. 상기 저항 구조물은 좁은 영역 내에서 형성될 수 있으며 고저항을 가질 수 있다.
Description
도 1은 본 발명의 일실시예에 따른 저항 구조물을 나타내는 평면도이다.
도 2는 도 1에 도시된 저항 구조물의 등가 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 저항 구조물을 나타내는 평면도이다.
도 4는 도 3에 도시된 저항 구조물의 등가 회로도이다.
도 5 및 도 6은 도 1에 도시된 저항 구조물의 형성 방법을 설명하기 위한 사시도이다.
도 7 내지 도 9는 도 1에 도시된 저항 구조물의 형성 방법을 설명하기 위한 단면도이다.
본 발명은 반도체 장치의 저항 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 좁은 수평 면적 내에 형성되고 고저항을 갖는 저항 구조물과 그 형성 방법에 관한 것이다.
일반적으로 반도체 장치에 포함되는 집적 회로는, 전류 검출을 위하여 전압 을 발생시키고 있고, 이러한 전압을 발생시키기 위해 저항 구조물을 내장하고 있다. 상기 저항 구조물은 저항으로 제공되는 저항체를 포함하고 있으며, 상기 저항체로는 불순물이 주입된 기판의 일부 영역 또는 폴리실리콘막이 사용되고 있다.
특히, 상기 불순물이 주입된 기판의 일부 영역을 저항체로 사용하는 경우에는, 상기 저항 구조물을 형성하기 위하여 상기 저항체로 사용되는 영역(이하, 저항 영역)에만 선택적으로 불순물을 주입하는 공정이 수행되어야 한다. 즉, 상기 저항 구조물은 상기 불순물이 주입되지 않아야 하는 영역(이하, 분리 영역)을 선택적으로 덮는 마스크 패턴을 형성하기 위한 사진 공정과, 상기 마스크 패턴을 이온주입 마스크로 사용하여 불순물을 이온주입하는 공정이 수반되어야 한다.
그런데, 상기 사진 공정에 의해 상기 분리 영역을 마스킹한 후 불순물 이온을 주입시키는 경우, 상기 저항 영역의 폭을 감소시키는데 한계가 있다. 이와 같이, 상기 저항 영역의 폭이 증가되는 경우 상기 저항 영역의 저항이 감소하게 되므로, 고저항을 갖는 저항 구조물을 형성하는 것이 어려워진다. 또한, 고저항을 갖는 저항 구조물을 형성하기 위하여 저항 영역의 길이가 증가되어야 한다. 이와 같이, 상기 저항 영역의 길이를 증가시키기 위해서는 기판의 수평 면적이 더욱 증가되어야 하므로, 상기 저항 구조물을 포함하는 반도체 장치를 집적화시키는 것이 용이하지 않다.
또한, 상기 분리 영역은 통상적으로 상기 저항 영역과는 다른 도전형을 갖는 불순물 영역으로 형성된다. 때문에, 상기 분리 영역과 저항 영역의 경계에 PN 접합이 생기므로, 기생 용량이 증가되는 등의 문제가 있다.
따라서, 본 발명의 목적은 좁은 수평 면적의 기판에 형성되고, 고저항을 갖는 저항 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 저항 구조물을 간단한 공정을 통해 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 저항 구조물은, 기판의 액티브 영역 상에, 제1 방향으로 연장되면서 서로 나란하게 배치되고, 게이트 산화막 및 전극이 적층된 구조를 갖는 적어도 2개의 게이트 구조물들과, 상기 게이트 구조물들의 양측의 액티브 영역 표면 아래에 제1 도전형의 불순물이 도핑된 형상을 갖고, 상기 제1 방향으로 연장되고 저항으로 사용되는 저항 영역들과, 상기 게이트 구조물에서 제1 방향으로의 양단부와 인접하는 부위의 저항 영역들과 접속하는 콘택들 및 상기 콘택들을 서로 연결시키는 배선 라인들을 포함한다.
상기 게이트 구조물들 아래의 채널 부위가 턴 오프 상태를 유지하도록 상기 게이트 구조물에 오프 전압이 인가된다.
상기 제1 도전형의 불순물은 N형 불순물이고, 상기 게이트 구조물에 포함된 전극은 접지부 또는 음전압 인가부와 연결될 수 있다.
상기 제1 도전형의 불순물은 P형 불순물이고, 상기 게이트 구조물에 포함된 전극은 전원전압 인가부와 연결될 수 있다.
상기 게이트 구조물들에 동일한 전기적 신호가 인가될 수 있도록 하기 위하여, 상기 게이트 구조물들은 서로 전기적으로 연결될 수 있다.
상기 저항 영역들을 통과하는 전류 경로가 길어지도록 하기 위하여, 상기 배선 라인은 하나의 게이트 구조물들 양측에 배치되는 2개의 저항 영역들에 형성되어 있는 콘택들 중에서 상기 게이트 구조물에서 제1 방향으로의 양단부 중 어느 하나의 단부와 인접하게 위치하는 콘택들을 연결시키도록 구성될 수 있다.
상기 게이트 구조물들을 덮는 층간 절연막을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 저항 구조물의 제조 방법으로, 먼저 기판의 액티브 영역 상에, 제1 방향으로 연장되면서 서로 나란하게 배치되고 게이트 산화막 및 전극이 적층된 적어도 2개의 게이트 구조물들을 형성한다. 상기 게이트 구조물들의 양측의 액티브 영역 표면 아래에 제1 도전형의 불순물을 도핑시켜, 상기 제1 방향으로 연장되고 저항으로 사용되는 저항 영역들을 형성한다. 상기 게이트 구조물에서 제1 방향으로의 양단부와 인접하는 부위의 저항 영역들과 접속하는 콘택들을 형성한다. 다음에, 상기 콘택들을 서로 연결시키는 배선 라인들을 형성한다.
상기 콘택들을 형성하기 이 전에, 상기 게이트 구조물들을 덮는 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 구조물들은 각각의 게이트 구조물들에 포함된 전극들의 일 단부가 서로 연결되도록 형성되는 것이 바람직하다.
상기 배선 라인을 형성하기 위하여, 상기 콘택의 상부와 접속하는 도전막을 형성하는 단계 및 상기 하나의 게이트 구조물들 양측에 배치되는 2개의 저항 영역들에 형성되어 있는 콘택들 중에서 상기 게이트 구조물의 양 단부 중 어느 하나의 단부와 인접하게 위치하는 콘택들이 연결되도록 상기 도전막을 패터닝하는 단계를 포함할 수 있다.
이와는 달리, 상기 배선 라인을 형성하기 위하여, 상기 콘택의 상부와 접속하는 도전막을 형성하는 단계 및 상기 게이트 구조물들에서 제1 방향으로의 양단부와 인접하게 위치하는 콘택들이 서로 연결되도록 상기 도전막을 패터닝하는 단계를 포함할 수 있다.
본 발명에 의하면, 상기 저항 구조물에 포함되어 있는 저항 영역들이 상기 게이트 구조물에 의해 서로 분리되어 있다. 때문에, 상기 저항 영역들의 폭이 상기 게이트 구조물들의 간격에 의해 결정되므로, 상기 저항 영역의 폭이 매우 감소된다.
또한, 상기 콘택 및 배선을 통해 상기 게이트 구조물에 의해 분리되어 있는 이웃하는 저항 영역들을 서로 연결시킴으로써 상기 저항 영역의 길이를 용이하게 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 저항 구조물을 나타내는 평면도이다. 도 2는 도 1에 도시된 저항 구조물의 등가 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 저항 구조물을 나타내는 평면도이다. 도 4는 도 3에 도시된 저항 구조물의 등가 회로도이다.
도 1 및 2를 참조하면, 액티브 영역(100) 및 소자 분리 영역이 구분되어 있는 기판이 구비된다. 상기 액티브 영역(100)의 일부 영역에는 반도체 회로들을 구성하기 위한 MOS 트랜지스터(도시안됨)들이 형성되어 있을 수 있다.
상기 기판의 액티브 영역(100) 상에 제1 방향으로 연장되고 서로 나란하게 배치되는 적어도 2개의 게이트 구조물(102)들이 구비된다. 상기 게이트 구조물(102)은 게이트 산화막 및 게이트 전극이 적층된 구조를 갖는다.
여기서, 상기 게이트 구조물(102)은 상기 반도체 회로들을 구성하기 위한 MOS 트랜지스터의 게이트를 형성할 때 함께 형성될 수 있다.
상기 게이트 구조물(102)들의 양측의 액티브 영역(100)의 표면 아래에는 제1 도전형의 불순물이 도핑된 형상을 갖는 저항 영역(104)들이 구비된다. 상기 저항 영역(104)들은 상기 제1 방향으로 연장되면서 상기 게이트 구조물(102)들을 사이에 두고 서로 나란하게 배치된다. 여기서, 상기 저항 영역(104)들은 상기 제1 방향으로 연장되는 저항체로 사용된다. 그리고, 상기 제1 도전형의 불순물의 도핑 농도에 따라 저항값을 조절할 수 있다.
상기 저항 영역(104)들은 모두 N형 불순물이 도핑된 형상을 가질 수 있다. 또는, 상기 저항 영역(104)들은 모두 P형 불순물이 도핑된 형상을 가질 수 있다.
여기서, 상기 게이트 구조물(102)은 통상적인 MOS트랜지스터의 게이트와 같이 채널 부위를 턴 온 또는 턴 오프 시키기 위하여 제공되는 것이 아니라, 상기 게이트 구조물(102) 양측 기판에 형성되어 있는 상기 저항 영역(104)들을 서로 분리 시키기 위하여 제공된다.
이와 같이, 상기 저항 영역(104)들을 효과적으로 분리시키기 위해서는 상기 게이트 구조물(102) 아래의 채널 부위가 항상 턴 오프 상태를 유지하여야 한다. 그리고, 상기 게이트 구조물(102) 아래로 흐르는 오프 전류가 거의 발생되지 않도록 하여야 한다. 이를 위하여, 상기 게이트 구조물(102)에 포함된 전극에 오프 전압이 항상 인가되도록 하는 것이 바람직하다.
구체적으로, 상기 저항 영역(104)들이 모두 N형 불순물이 도핑된 형상을 갖는 경우에는 상기 게이트 구조물(102)에 포함된 전극은, 도시된 것과 같이, 접지부와 연결될 수 있다. 또는, 상기 전극은 음전압 인가부와 연결될 수 있다.
이와는 달리, 상기 저항 영역(104)들이 모두 P형 불순물이 도핑된 형상을 갖는 경우에는 상기 게이트 구조물(102)에 포함된 전극은 전원 전압 인가부와 연결되는 것이 바람직하다.
한편, 상기 저항 영역(104)들이 모두 동일한 도전형의 불순물이 도핑되어 있으므로, 상기 게이트 구조물(102)에 포함된 각 전극들에 동일한 전압이 인가되는 것이 바람직하다. 상기와 같이, 게이트 구조물(102)에 포함된 각 전극들에 동일한 전압이 용이하게 인가될 수 있도록 하기 위하여, 상기 게이트 구조물(102)들에 포함된 각 전극들은 전기적으로 연결되는 것이 바람직하다. 즉, 상기 게이트 구조물(102)에 포함된 각 전극들의 일 단부가 서로 연결된 형상을 갖는 것이 바람직하다.
또한, 상기 게이트 구조물(102)들은 상기 저항 영역(102)들을 형성하기 위한 이온 주입 마스크로써 제공된다. 때문에, 상기 저항 영역(102)들의 폭은 상기 게이트 구조물(102)들의 간격에 의해 결정된다. 즉, 상기 게이트 구조물(102)들의 간격이 감소되는 경우 상기 저항 영역(102)들의 폭들도 감소하게 된다.
상기 기판(100) 상에 상기 게이트 구조물(102)을 덮는 층간 절연막(도시안됨)이 구비된다. 상기 층간 절연막은 실리콘 산화물로 이루어지는 것이 바람직하다. 또한, 상기 층간 절연막은 상부면이 평탄하게 형성된 것이 바람직하다.
상기 층간 절연막에는 상기 게이트 구조물(102)에서 상기 제1 방향으로의 양단부와 인접하는 부위의 저항 영역들과 접속하는 콘택(106)들이 구비된다. 또한, 도시된 것과 같이, 상기 게이트 구조물(102)에서 상기 제1 방향으로의 중심부위와 인접하는 부위의 저항 영역(104)들에는 콘택(106)들이 구비되지 않는다. 그러므로, 상기 콘택(106)들이 형성되어 있지 않은 저항 영역(104)의 중심부위는 고 저항을 갖는 저항 라인으로 제공된다.
상기 콘택(106)들을 서로 연결시키는 배선 라인(108)들이 구비된다. 상기 배선 라인(108)들은 상기 콘택(106)들을 서로 연결시킴으로써 상기 게이트 구조물(102)에 의해 서로 분리되어 있는 저항 영역(104)들 간을 전기적으로 연결시키는 역할을 한다.
이 때, 상기 저항 영역(104)들을 통과하는 전류 경로가 길어지도록 하기 위하여, 상기 배선 라인(108)은 하나의 게이트 구조물(102)들 양측에 배치되는 2개의 저항 영역들에 형성되어 있는 콘택들 중에서 상기 게이트 구조물(102)에서 제1 방향으로의 양단부 중 어느 하나의 단부와 인접하게 위치하는 콘택(106)들을 연결시 킬 수 있다. 이 경우, 상기 배선 라인(108)들에 의해 상기 저항 영역(104)들이 직렬로 연결된다. 또한, 상기와 같이 저항 영역(104)들이 직렬로 연결되는 경우 저항 구조물의 길이가 길어져 저항값이 상승하는 효과가 있다.
그러나, 이와는 달리, 도 3 및 도 4에 도시된 것과 같이, 상기 배선 라인(108)은 게이트 구조물(102)에서 제1 방향으로의 양 단부와 인접하게 위치하는 콘택(106)들을 서로 연결시킬 수 있다. 즉, 상기 배선 라인(108)은 상기 제1 방향과 수직하는 제2 방향으로 연장되면서 상기 제2 방향으로 나란하게 배치되어 있는 상기 콘택(106)들을 서로 연결한다. 이 경우, 상기 배선 라인(108)들에 의해 상기 저항 영역(104)들이 병렬로 연결된다.
이와 같이, 상기 배선 라인(108)과 상기 콘택(106)들의 연결 관계를 변경함으로써 상기 저항 영역들이 직렬 또는 병렬로 연결될 수 있다. 또한, 상기 직렬 및 병렬 연결 구조가 혼재되도록 형성될 수도 있다.
한편, 상기 게이트 구조물(102)에 의해 한정되는 저항 영역(104)들 중에서 상기 제2 방향으로 최외곽에 위치하는 저항 영역(104a)은 중심부에 위치하는 다른 저항 영역들과 다소 다른 폭을 가질 수 있다. 그러므로, 상기 제2 방향으로 최외곽에 위치하는 저항 영역(104a)은 저항체로 사용하지 않는 것이 바람직하다.
이와 같이, 상기 제2 방향으로 최외곽에 위치하는 저항 영역(104a)은 저항체로 사용하지 않도록 하기 위하여, 상기 최외곽에 위치하는 저항 영역(104a)에 형성되는 콘택(106)들은 상기 배선 라인과 연결되지 않는다.
도 5 및 도 6은 도 1에 도시된 저항 구조물의 형성 방법을 설명하기 위한 사시도이다. 도 7 내지 도 9는 도 1에 도시된 저항 구조물의 형성 방법을 설명하기 위한 단면도이다. 도 7 내지 도 9에 도시된 단면도들은 콘택이 형성되는 부위를 제2 방향으로 절단하였을 때 보여지는 것이다.
도 5를 참조하면, 단결정 실리콘 기판에 소자 분리 공정을 수행하여 상기 기판을 액티브 영역(100) 및 소자 분리 영역(110)으로 구분한다. 상기 소자 분리 공정의 예로는 셸로우 트렌치 소자 분리 공정을 들 수 있다.
상기 기판에 게이트 산화막(102a)을 형성한다. 상기 게이트 산화막(102a)은 열산화 공정을 통해 형성된 실리콘 산화물로 이루어지는 것이 바람직하다.
상기 게이트 산화막(102a) 상에 게이트 전극을 형성하기 위한 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막으로 사용될 수 있는 물질은 불순물이 도핑된 폴리실리콘, 금속 실리사이드, 금속을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 제1 도전막을 패터닝하여, 저항 구조물이 형성될 부위에 제1 방향으로 연장되는 적어도 2개의 게이트 전극(102b)들을 형성한다.
상기 게이트 전극(102b)들에는 동일한 전압이 인가되는 것이 바람직하다. 때문에, 상기 패터닝 공정은 상기 게이트 전극(102b)의 일 단부가 서로 연결되도록 수행되는 것이 바람직하다. 또한, 상기 패터닝 공정을 통해, 반도체 회로들을 구성하기 위한 MOS 트랜지스터가 형성될 부위에도 게이트 전극(도시안됨)들이 함께 형성될 수 있다.
상기 공정을 수행하면, 게이트 산화막(102a) 및 게이트 전극(102b)이 적층된 구조의 게이트 구조물(102)이 완성된다. 이 때, 상기 게이트 구조물(102)의 선폭 및 상기 게이트 구조물(102)들의 간격은 공정 한계치 정도로 축소될 수 있다.
도 6을 참조하면, 상기 게이트 구조물(102)들이 형성되어 있는 기판 표면 아래에 제1 도전형의 불순물을 이온주입시켜 저항 영역(104)들을 형성한다. 상기 이온주입 공정을 수행하면, 상기 게이트 구조물(102)이 이온 주입 마스크로 사용됨으로써 상기 게이트 구조물(102)의 양측에 저항 영역(104)들이 형성된다. 이 때, 상기 저항 영역(104)들은 고저항을 갖는 저항체로 사용되며, 제1 방향으로 연장되는 형상을 갖게 된다. 상기 이온 주입 공정 시에 상기 제1 도전형의 불순물의 도핑 농도를 조절함으로써 상기 저항 영역(104)들의 저항값을 조절할 수 있다.
상기 제1 도전형이 N형인 경우에는 상기 저항 영역(104)들이 모두 N형 불순물로 도핑된 형상을 갖게 된다. 이와는 달리, 상기 제1 도전형이 P형인 경우에는 상기 저항 영역(104)들이 모두 P형 불순물이 도핑된 형상을 갖게된다.
도 7을 참조하면, 상기 기판 상에 상기 게이트 구조물(102)을 덮는 층간 절연막(112)을 형성한다. 상기 층간 절연막(112)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 층간 절연막(112)의 일부분을 사진 식각 공정을 통해 제거함으로써 상기 저항 영역(104)의 일부분을 노출시키는 콘택홀(114)을 형성한다. 상기 콘택홀(114)은 상기 게이트 구조물(102)에서 상기 제1 방향으로의 양단부와 인접하는 부위의 저항 영역(104)들을 노출하도록 형성된다. 또한, 상기 게이트 구조물(102) 에서 상기 제1 방향으로의 중심부위와 인접하는 부위의 저항 영역들에는 콘택홀(114)들이 구비되지 않는다.
도 8을 참조하면, 상기 콘택홀(114) 내부를 매립하면서 상기 층간 절연막(112) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막으로 사용될 수 있는 물질의 예로는 불순물이 도핑된 폴리실리콘 또는 금속 물질을 들 수 있다. 바람직하게는, 상기 콘택홀(114) 내부면 및 층간 절연막(112) 상에 오믹막 및 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 증착한다.
다음에, 상기 층간 절연막(112)의 상부면이 외부에 노출되도록 상기 제2 도전막을 연마함으로써 상기 콘택홀(114) 내부에 콘택(106)을 형성한다.
상기 콘택(106)은 상기 게이트 구조물(102)에서 상기 제1 방향으로의 양단부와 인접하는 부위의 저항 영역(104)들을 서로 연결시킨다. 또한, 도시된 것과 같이, 상기 게이트 구조물(102)에서 상기 제1 방향으로의 중심부위와 인접하는 부위의 저항 영역들에는 상기 콘택(106)들이 형성되지 않는다. 그러므로, 상기 콘택(106)들이 형성되어 있지 않은 저항 영역(104)의 중심부위는 고 저항을 갖는 저항 라인으로 제공된다.
도 9를 참조하면, 상기 콘택(106) 및 층간 절연막의 상부면에 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막은 저저항을 갖는 금속 물질을 증착시켜 형성하는 것이 바람직하다.
다음에, 상기 제3 도전막을 패터닝하여 상기 콘택(106)들을 서로 연결시키는 배선 라인(108)들을 형성한다. 상기 배선 라인(108)들은 게이트 구조물에 의해 서 로 분리되어 있는 저항 영역(104)들 간을 전기적으로 연결시키는 역할을 한다. 따라서, 상기 배선 라인(108)에 의한 연결관계에 따라 상기 저항 영역(104)들이 서로 직렬 또는 병렬로 연결될 수 있다.
예를 들어, 도 1에 도시된 것과 같이, 상기 하나의 게이트 구조물(102)들 양측에 배치되는 2개의 저항 영역(104)들에 형성되어 있는 콘택(106)들 중에서 상기 게이트 구조물(102)의 양 단부 중 어느 하나의 단부와 인접하게 위치하는 콘택(105)들이 연결되도록 상기 도전막을 패터닝하여 배선 라인(108)을 형성할 수 있다. 이 경우, 상기 저항 영역(104)들이 직렬로 연결되어 고저항을 갖는 저항 구조물을 형성할 수 있다.
그러나, 이와는 달리, 도 2에 도시된 것과 같이, 상기 게이트 구조물(102)들에서 제1 방향으로의 양단부와 인접하게 위치하는 콘택(106)들이 서로 연결되도록 상기 도전막을 패터닝할 수 있다. 이 경우, 상기 저항 영역(104)들이 서로 병렬로 연결된다.
이 후, 도시하지는 않았지만, 상기 층간 절연막(112) 상에 상기 배선 라인(108)을 덮는 상부 층간 절연막을 형성한다. 또한, 상기 상부 층간 절연막의 일부를 식각하여 상기 게이트 구조물의 전극 상부를 노출하는 제2 콘택홀을 형성하고, 상기 제2 콘택홀 내부에 도전 물질을 채워 넣어 제2 콘택을 형성한다. 다음에, 상기 제2 콘택과 연결되는 상부 배선을 형성한다.
이 때, 상기 저항 영역(104)들에 도핑되어 있는 불순물이 N형 불순물인 경우에는 상기 상부 배선은 상기 게이트 구조물에 포함된 전극은 접지부 또는 음전압 인가부와 연결하도록 형성된다.
이와는 달리, 상기 저항 영역(104)들에 도핑되어 있는 불순물이 P형 불순물 인 경우에는 상기 상부 배선은 상기 게이트 구조물에 포함된 전극은 전원전압 인가부와 연결하도록 형성된다.
상술한 바와 같이 본 발명에 의하면, 저항 구조물에 포함되어 있는 저항 영역들이 게이트 구조물에 의해 서로 분리되어 있다. 때문에, 상기 저항 영역의 폭이 매우 감소되어, 좁은 수평 면적 내에 저항 구조물을 형성할 수 있다. 또한, 상기 콘택 및 배선 라인을 통해 상기 게이트 구조물에 의해 분리되어 있는 이웃하는 저항 영역들을 직렬 또는 병렬로 연결시킬 수 있다. 따라서, 상기 저항 구조물의 저항을 용이하게 조절할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 기판의 액티브 영역 상에, 제1 방향으로 연장되면서 서로 나란하게 배치되고, 게이트 산화막 및 전극이 적층된 구조를 갖는 적어도 2개의 게이트 구조물들;상기 게이트 구조물들 양측의 액티브 영역 표면 아래에 제1 도전형의 불순물이 도핑된 형상을 갖고, 상기 제1 방향으로 연장되고 저항으로 사용되는 저항 영역들;상기 게이트 구조물에서 제1 방향으로의 양단부와 인접하는 부위의 저항 영역들과 접속하는 콘택들; 및상기 콘택들을 서로 연결시키는 배선 라인들을 포함하는 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제1항에 있어서, 상기 게이트 구조물들 아래의 채널 부위가 턴 오프 상태를 유지하도록 상기 게이트 구조물의 전극에 오프 전압이 인가되는 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제2항에 있어서, 상기 제1 도전형의 불순물은 N형 불순물이고, 상기 게이트 구조물에 포함된 전극은 접지부 또는 음전압 인가부와 연결된 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제2항에 있어서, 상기 제1 도전형의 불순물은 P형 불순물이고, 상기 게이트 구조물에 포함된 전극은 전원전압 인가부와 연결된 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제1항에 있어서, 상기 게이트 구조물들에 포함된 전극들은 서로 전기적으로 연결된 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제1항에 있어서, 상기 저항 영역들을 통과하는 전류 경로가 길어지도록 하기 위하여, 상기 배선 라인은 하나의 게이트 구조물들 양측에 배치되는 2개의 저항 영역들에 형성되어 있는 콘택들 중에서 상기 게이트 구조물에서 제1 방향으로의 양단부 중 어느 하나의 단부와 인접하게 위치하는 콘택들을 연결시키는 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제1항에 있어서, 상기 배선 라인은 상기 게이트 구조물들에서 제1 방향으로의 양단부와 인접하게 위치하는 콘택들을 연결시키는 것을 특징으로 하는 반도체 장치의 저항 구조물.
- 제1항에 있어서, 상기 게이트 구조물들을 덮는 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치의 저항 구조물 제조 방법.
- 기판의 액티브 영역 상에, 제1 방향으로 연장되면서 서로 나란하게 배치되고, 게이트 산화막 및 전극이 적층된 적어도 2개의 게이트 구조물들을 형성하는 단계;상기 게이트 구조물들의 양측의 액티브 영역 표면 아래에 제1 도전형의 불순물을 도핑시켜, 상기 제1 방향으로 연장되고 저항으로 사용되는 저항 영역들을 형성하는 단계;상기 게이트 구조물에서 제1 방향으로의 양단부와 인접하는 부위의 저항 영역들과 접속하는 콘택들을 형성하는 단계; 및상기 콘택들을 서로 연결시키는 배선 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 저항 구조물의 제조 방법.
- 제9항에 있어서, 상기 콘택들을 형성하기 이 전에, 상기 게이트 구조물들을 덮는 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 저항 구조물 제조 방법.
- 제8항에 있어서, 상기 배선 라인을 형성하는 단계는,상기 콘택의 상부와 접속하는 도전막을 형성하는 단계; 및상기 하나의 게이트 구조물들 양측에 배치되는 2개의 저항 영역들에 형성되어 있는 콘택들 중에서 상기 게이트 구조물의 양 단부 중 어느 하나의 단부와 인접하게 위치하는 콘택들이 연결되도록 상기 도전막을 패터닝하는 단계를 포함하는 것 을 특징으로 하는 반도체 장치의 저항 구조물 제조 방법.
- 제8항에 있어서, 상기 배선 라인을 형성하는 단계는,상기 콘택의 상부와 접속하는 도전막을 형성하는 단계; 및상기 게이트 구조물들에서 제1 방향으로의 양단부와 인접하게 위치하는 콘택들이 서로 연결되도록 상기 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 저항 구조물 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070025546A KR20080084201A (ko) | 2007-03-15 | 2007-03-15 | 반도체 장치의 저항 구조물 및 그 형성 방법. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070025546A KR20080084201A (ko) | 2007-03-15 | 2007-03-15 | 반도체 장치의 저항 구조물 및 그 형성 방법. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080084201A true KR20080084201A (ko) | 2008-09-19 |
Family
ID=40024594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070025546A KR20080084201A (ko) | 2007-03-15 | 2007-03-15 | 반도체 장치의 저항 구조물 및 그 형성 방법. |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080084201A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8933344B2 (en) | 2012-10-08 | 2015-01-13 | Samsung Display Co., Ltd. | Display apparatus |
-
2007
- 2007-03-15 KR KR1020070025546A patent/KR20080084201A/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8933344B2 (en) | 2012-10-08 | 2015-01-13 | Samsung Display Co., Ltd. | Display apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8823101B2 (en) | ESD protection semiconductor device having an insulated-gate field-effect transistor | |
| US8722522B2 (en) | Electro-static discharge protection device, semiconductor device, and method for manufacturing electro-static discharge protection device | |
| US8466026B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20080001233A1 (en) | Semiconductor device with circuits formed with essentially uniform pattern density | |
| US7964457B2 (en) | Semiconductor integrated circuit device and a manufacturing method for the same | |
| US20060180865A1 (en) | Semiconductor device | |
| JP4839225B2 (ja) | 絶縁耐力の高いｓｏｉ半導体素子 | |
| KR100684430B1 (ko) | 고전압 트랜지스터 및 폴리실리콘-절연체-폴리실리콘커패시터를 갖는 반도체 소자 및 그 제조 방법 | |
| KR970072392A (ko) | 입력 보호 회로, 입력 보호 회로의 제조방법, 반도체 장치 및 반도체 장치의 제조방법 | |
| KR950012735A (ko) | 반도체 마스크 rom장치 및 그 제조방법 | |
| US8823137B2 (en) | Semiconductor device | |
| JP4493596B2 (ja) | 半導体装置 | |
| US8648425B2 (en) | Resistors formed based on metal-oxide-semiconductor structures | |
| US7557429B2 (en) | Semiconductor device with resistor element and dummy active region | |
| KR20080084201A (ko) | 반도체 장치의 저항 구조물 및 그 형성 방법. | |
| JP2006278716A (ja) | 半導体装置、その製造方法、出力回路および電子機器 | |
| KR100393200B1 (ko) | 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법 | |
| KR100310826B1 (ko) | 정전방전보호회로의 저항 형성방법 | |
| KR100752907B1 (ko) | 반도체 장치 | |
| KR930011129B1 (ko) | Ppl셀로 구성한 sram소자 및 그 제조방법 | |
| KR101151038B1 (ko) | 스트라이프 콘택 구조를 갖는 고전압 트랜지스터 및 그제조 방법 | |
| KR100249016B1 (ko) | 반도체장치의 이에스디 보호회로 제조방법 | |
| JP2008244098A (ja) | 半導体装置 | |
| JP2000114465A (ja) | 静電破壊保護素子及びその製造方法 | |
| JP2007234691A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |