JP2008078358A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】フルシリサイド化されたゲート電極を有するトランジスタと、溶断が容易な電気ヒューズ素子とを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１１と、半導体基板１０における素子分離領域１１に囲まれた活性領域と、活性領域上に形成され、フルシリサイド化されたゲート電極２１を有するＭＩＳトランジスタと、素子分離領域１１上に形成されたヒューズ用シリコン膜１３ｂとその上に形成されたシリサイド層１７ｂの一部とを有するヒューズ溶断部３０ｂと、ヒューズ溶断部３０ｂを挟んだ両側に形成されたコンタクト形成部３０ａとを有する電気ヒューズ素子とを備えている。ヒューズ溶断部３０ｂは一部のみがシリサイド化されているので抵抗が必要以上に低下せず、溶断が容易となっている。
【選択図】図３

Description

本発明は、ヒューズ素子を有する半導体装置及びその製造方法に関する。

従来から、半導体装置において、メモリ回路の冗長回路を使うビットを指定したり、アナログ回路の抵抗値調整や、ロジック回路の機能を有効にしたりするため、ヒューズ素子が必要とされてきた。ヒューズ素子を、同じ半導体装置内におけるトランジスタ等と同時に形成しておくと、半導体装置の製造が終了し、テストが終わった段階でヒューズ素子の電気抵抗を外部から調整することが可能となり、所望の機能の動作を制御することができるためである。

近年の半導体装置の高集積化、微細化に伴い、微細化、高機能化されたトランジスタと混載できる電気ヒューズ素子の構成についても検討がなされている。この電気ヒューズ素子は、多結晶シリコンとシリサイド膜との積層構造で形成された細長い形状の抵抗体を有しており、当該抵抗体に電流を流し、ジュール熱により少なくともシリサイド膜を溶断し、溶断されていないリファレンスのヒューズ素子との抵抗差により、ヒューズとして機能させるものである。

一方で、トランジスタを微細化する場合に問題となる、ゲート電極の空乏化への対策としてフルシリサイドゲート技術が提案されている。フルシリサイドゲート技術を用いた場合、多結晶シリコンからなる抵抗素子の抵抗値が極端に小さくなるため、フルシリサイド化されたゲート電極と、部分的にシリサイド化された多結晶シリコンからなる抵抗素子とを同一基板上に作製する方法が検討されている（特許文献１参照）。
特開２００５−２２８８６８号公報

しかしながら、従来の製造方法を用いて、フルシリサイド化されたゲート電極を有するＭＩＳトランジスタと同時に電気ヒューズ素子を形成した場合、電気ヒューズ素子のヒューズ溶断部もフルシリサイド化されたものとなる。このような電気ヒューズ素子では、通常のヒューズ溶断電圧でフルシリサイド化されたヒューズ溶断部を溶断することが難しく、ヒューズ溶断電圧を高くしなければならないという課題がある。

本発明の目的は、フルシリサイド化されたゲート電極を有するＭＩＳトランジスタと、低いヒューズ溶断電圧で溶断が可能な電気ヒューズ素子とを備えた半導体装置およびその製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成された素子分離領域と、前記半導体基板における前記素子分離領域に囲まれた活性領域と、
前記活性領域上に形成され、フルシリサイド化されたゲート電極を有するＭＩＳトランジスタと、前記素子分離領域上に形成された第１のシリコン膜と前記第１のシリコン膜上に形成された第１のシリサイド層とを有するヒューズ溶断部と、前記ヒューズ溶断部を挟んだ両側に形成されたコンタクト形成部とを有する電気ヒューズ素子とを備えている。

この構成によれば、ヒューズ溶断部の一部のみがシリサイド層（第１のシリサイド層）となっているので、ヒューズ溶断部のシリコン膜全体がシリサイド化される場合に比べてヒューズ溶断部の抵抗値が必要以上に低下するのを防ぐことができる。そのため、本発明の半導体装置においては、ヒューズ溶断部での溶断に必要な溶断電圧が上がり過ぎることがなく、電気的な溶断が容易となっている。また、ＭＩＳトランジスタにおいてはゲート電極がフルシリサイド化されているため、ゲート絶縁膜近傍のゲート電極が空乏化するのが防がれている。このように、本発明の半導体装置では、電気的な溶断が容易な電気ヒューズをフルシリサイド化されたゲート電極を有するＭＩＳトランジスタとを同一基板上に形成することが可能となっている。

前記コンタクト形成部は、前記第１のシリコン膜と一体的に形成された第２のシリコン膜と、前記第２のシリコン膜上に形成され、前記第１のシリサイド層と一体的に形成された第２のシリサイド層とを有していてもよい。

あるいは、 前記コンタクト形成部は、フルシリサイド化された電極であってもよい。これにより、コンタクト形成部における電気抵抗が小さくなるので、電気ヒューズの溶断時に必要な電圧を低下させることができる。

本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成する工程（ａ）と、前記半導体基板における前記素子分離領域に囲まれた活性領域上にゲート用シリコン膜を形成すると共に、前記素子分離領域上にヒューズ用シリコン膜を形成する工程（ｂ）と、前記ヒューズ用シリコン膜上に第１のシリサイド層を形成する工程（ｃ）と、前記第１のシリサイド層上にシリサイド防止膜を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記ゲート用シリコン膜をフルシリサイド化してゲート電極を形成する工程（ｅ）とを備えている。

この方法によれば、ヒューズ溶断部上にシリサイド防止膜を形成した状態でゲート用シリコン膜をフルシリサイド化するので、ヒューズ用シリコン膜のうちヒューズ溶断部にある部分がシリサイド化されるのを防ぐことができる。このため、ヒューズ溶断部を電気的に溶断するのが容易な電気ヒューズをフルシリサイド化されたゲート電極を有するＭＩＳトランジスタと同一基板上に形成することが可能となる。

本発明の半導体装置によれば、電気ヒューズの溶断部において上面部のみをシリサイド化することにより、フルシリサイドゲート技術を用いた場合であっても、ヒューズ溶断電圧が高くなるのを防ぎ、電気ヒューズの溶断を容易に行うことができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

図１（ａ）〜（ｃ）、図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。そして、図４（ａ）は図１（ｂ）に示す工程における半導体装置の平面図であり、図４（ｂ）は図３（ｄ）に示す工程における半導体装置の平面図である。なお、図４（ｂ）では図３（ｄ）における主要な構成のみを図示している。また、図１（ａ）〜図３（ｄ）は、図４（ａ）の中心線（例えばIb-Ib線）に沿った箇所の各工程における断面図である。

まず、図１（ａ）に示すように、シリコンからなるｎ型の半導体基板１０に、トレンチ内に絶縁膜が埋め込まれたシャロートレンチ分離（ＳＴＩ）からなる素子分離領域１１を形成する。その後、半導体基板１０上に、シリコン酸窒化膜からなる厚さ２ｎｍのゲート絶縁膜１２及び厚さ１５０ｎｍのｐ型多結晶シリコン膜１３を順次形成する。ここで、ゲート絶縁膜１２は、素子分離領域１１に囲まれた半導体基板１０からなる活性領域上に形成されていればよく、素子分離領域１１上に必ずしも形成する必要はない。

次に、図１（ｂ）に示すように、リソグラフィ技術及びドライエッチング技術により、ｐ型多結晶シリコン膜１３をパターニングして、半導体基板１０からなる活性領域上にゲート絶縁膜１２を挟んでゲート用シリコン膜１３ａを形成すると共に、素子分離領域１１上にヒューズ用シリコン膜１３ｂを形成する。ここで、図４（ａ）に示すように、ヒューズ用シリコン膜１３ｂは、中央に設けられたパターン幅の狭い領域をパターン幅の広い領域が両側から挟み込む形状、すなわち中央部が括れた形状を有している。なお、図１（ｂ）におけるヒューズ用シリコン膜１３ｂ内の点線Ｐ１、Ｐ２は、図４（ａ）に示すヒューズ用シリコン膜１３ｂにおいてパターン幅が広い領域と狭い領域との境界位置を示している。

次に、図１（ｃ）に示すように、半導体基板１０における活性領域に、ゲート用シリコン膜１３ａをマスクにして、ｐ型不純物であるボロンをドーズ量１×１０^１４〜１×１０^１５ions／ｃｍ^２でイオン注入することにより、エクステンション領域又はＬＤＤ領域となるｐ型不純物領域１４を形成する。

次に、図１（ｄ）に示すように、半導体基板１０上の全面に厚さ５０ｎｍのシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックすることによりゲート用シリコン膜１３ａの側面上にサイドウォール１５ａを形成するとともに、ヒューズ用シリコン膜１３ｂの側面上にサイドウォール１５ｂを形成する。

次に、図２（ａ）に示すように、半導体基板１０における活性領域に、ゲート用シリコン膜１３ａ及びサイドウォール１５ａをマスクにして、ｐ型不純物であるボロンをドーズ量１×１０^1５〜１×１０^1６ions／ｃｍ^２でイオン注入することにより、ｐ型ソース・ドレイン領域（ｐ型不純物拡散領域）１６を形成する。このとき、ゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂにもボロンが同程度のドーズ量で注入される。その後、半導体基板１０を約８００〜１１００℃の温度で熱処理して、ｐ型ソース・ドレイン領域１６、ゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂに注入されたボロンを活性化させる。

次に、図２（ｂ）に示すように、サリサイド技術を用いてシリサイド化を行ない、ゲート用シリコン膜１３ａ上にはシリサイド層１７ａを形成し、ヒューズ用シリコン膜１３ｂ上にはシリサイド層１７ｂを形成し、ｐ型ソース・ドレイン領域１６上にはシリサイド層１７ｃを形成する。このとき、シリサイド層を形成するための金属膜としては、Ｃｏ、Ｎｉ、Ｔｉ、Ｐｔ、Ｗなど用いることができ、ＣｏＳｉ_２ 、ＮｉＳｉ、ＴｉＳｉ_２ 、ＰｔＳｉ、ＷＳｉ_２ 等のシリサイド層を形成する。シリサイド層の形成方法として、金属膜にＮｉ膜を採用し、ＮｉＳｉからなるシリサイド層を形成する場合を例にして説明する。まず、スパッタ装置を用いて、半導体基板１０上の全面に厚さ１０ｎｍのＮｉ膜を形成する。その後、半導体基板１０を約３００〜４００℃程度の温度で第１の熱処理をすることにより、Ｎｉとシリコンを反応させる。その後、未反応で残存しているＮｉをウェットエッチングにより除去する。これにより、ｐ型ソース・ドレイン領域１６、ゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂ上に自己整合的にニッケルシリサイド層を形成することができる。その後、５００〜６００℃程度の温度で熱処理を行なうことにより、ニッケルシリサイド層を安定化させる。

次に、図２（ｃ）に示すように、半導体基板１０上の全面に、厚さ２０ｎｍの窒化シリコンからなる保護膜１８を形成する。この保護膜１８は、次工程でＣＭＰ法を用いて絶縁膜を研磨する際のストッパ膜として働く。その後、保護膜１８上に、厚さ３００ｎｍの酸化シリコンからなる絶縁膜１９を形成する。

次に、図２（ｄ）に示すように、絶縁膜１９を、ＣＭＰ法を用いてゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂの上に形成されている保護膜１８の上面が露出するまで研磨する。その後、露出している保護膜１８をウェットエッチまたはエッチバックすることにより、ゲート用シリコン膜１３ａ上のシリサイド層１７ａ及びヒューズ用シリコン膜１３ｂ上のシリサイド層１７ｂを露出させる。

次に、図３（ａ）に示すように、半導体基板１０上の全面に、厚さ５０ｎｍの酸化シリコン膜を形成した後、リソグラフィー技術及びエッチング技術を用いて酸化シリコン膜をパターニングすることにより、ゲート用シリコン膜１３ａ上に開口を有し、少なくともヒューズ用シリコン膜１３ｂ上を覆うシリサイド防止膜２０を形成する。シリサイド防止膜２０は、例えばシリコン酸化物などの絶縁体からなっている。

次に、図３（ｂ）に示すように、ゲート用シリコン膜１３ａ上のシリサイド層１７ａを、ＨＰＭ（Hydrochloric acid hydrogen Peroxide and water Mixture）洗浄液を用いて除去する。これにより、ゲート用シリコン膜１３ａの上面を露出させる。このとき、ゲート用シリコン膜１３ａの上部をエッチングして、ゲート用シリコン膜１３ａを所望の厚さまで薄くしてもよい。

次に、図３（ｃ）に示すように、半導体基板１０上に金属膜を形成した後、熱処理を行ない、ゲート用シリコン膜１３ａを全てシリサイド化することにより、フルシリサイド化されたゲート電極２１を形成する。このとき、金属膜の材料としてＣｏ、Ｎｉ、Ｔｉ、Ｐｔ、Ｗなどを用いてゲート用シリコン膜１３ａをフルシリサイド化することにより、ＣｏＳｉ_２ 、ＮｉＳｉ、ＴｉＳｉ_２ 、ＰｔＳｉ、ＷＳｉ_２等からなるゲート電極を形成することができる。フルシリサイド化プロセスは、図２（ｂ）の工程で説明したものと同様な方法であり、例えば厚さ１００ｎｍのＮｉ膜を形成した後、約３００〜４００℃程度のアニール温度で熱処理することによりニッケルシリサイドからなるゲート電極２１を選択的に形成することができる。このとき、ヒューズ用シリコン膜１３ｂは、シリサイド防止膜２０によって覆われているため、このフルシリサイド化プロセスによってシリサイド化されることはない。

次に、図３（ｄ）に示すように、半導体基板１０上の全面に層間絶縁膜２２を形成した後、層間絶縁膜２２、シリサイド防止膜２０、絶縁膜１９及び保護膜１８を順次エッチングしてゲート電極２１及びシリサイド層１７ｂ、１７ｃに到達するコンタクトホールを形成する。その後、コンタクトホール内にＴｉ／ＴｉＮからなるバリア膜及びタングステンからなる導電材料を埋め込むことによってｐ型ソース・ドレイン領域１６に接続されたコンタクトプラグ２３ａと、コンタクト形成部領域に接続されたコンタクトプラグ２３ｂとを形成してから層間絶縁膜２２上に各コンタクトプラグに接続する金属配線２４を形成する。これにより、フルシリサイド化されたゲート電極２１を有するｐチャネル型ＭＩＳトランジスタと、ヒューズ用シリコン膜１３ｂ上にシリサイド層１７ｂが形成された電気ヒューズ素子とを備えた半導体装置を形成することができる。ここで、図４（ｂ）に示すように、電気ヒューズ素子の平面形状は、ヒューズ溶断部３０ｂを挟んで両側にヒューズ溶断部３０ｂよりもパターン幅が大きいコンタクト形成部３０ａが形成された括れ形状を有している。ここで、「ヒューズ溶断部３０ｂ」とは、ヒューズ用シリコン膜１３ｂのパターン幅が小さい中央部とシリサイド層１７ｂのうちヒューズ用シリコン膜１３ｂの中央部上に形成された部分とを合わせたものを意味し、「コンタクト形成部３０ａ」とは、ヒューズ用シリコン膜１３ｂのうち中央部を挟むパターン幅が大きい部分と、シリサイド層１７ｂのうちヒューズ用シリコン膜１３ｂのパターン幅が大きい部分上に形成された部分とを合わせたものを意味する。

また、シリサイド層１７ｂのコンタクト形成部３０ａ上には、複数のコンタクトプラグ２３ｂが形成されている。なお、シリサイド防止膜２０は必ずしも残存させる必要はなく、層間絶縁膜２２を形成する前に除去してもよい。

以上の方法で作製される本実施形態の半導体装置は、図３（ｄ）に示すように、半導体基板１０に形成された素子分離領域１１と、半導体基板１０において素子分離領域１１に囲まれた活性領域と、活性領域上に形成され、フルシリサイド化されたゲート電極２１を有するＭＩＳトランジスタと、素子分離領域１１上に形成された電気ヒューズ素子とを備えている。

電気ヒューズ素子は、ヒューズ用シリコン膜１３ｂの中央部とその上に形成されたシリサイド層１７ｂの中央部とを有するヒューズ溶断部３０ｂと、ヒューズ溶断部３０ｂを挟む両側に形成され、ヒューズ用シリコン膜１３ｂの両側部とその上に形成されたシリサイド層１７ｂの両側部とを有するコンタクト形成部３０ａとを有している。ヒューズ溶断部３０ｂの幅はコンタクト形成部３０ａの幅よりも小さく、電気抵抗が大きくなっているため、所定値以上の電流を流すことでジュール熱が発生し、ヒューズ溶断部３０ｂを溶断することができる。

本実施形態の半導体装置においては、ＭＩＳトランジスタのゲート電極２１がフルシリサイド化されているため、ゲート空乏化を抑制することができる。そのため、ＭＩＳトランジスタのサイズが微細化した場合にも設計通りに動作させることが可能となる。

一方、電気ヒューズ素子は、ヒューズ用シリコン膜１３ｂ上に形成されているシリサイド層１７ｂの膜厚が、フルシリサイド化されているゲート電極２１の膜厚より遥かに薄く、ｐ型ソース・ドレイン領域１６上に形成されているシリサイド層１７ｃの膜厚と同等又は多少厚くなっているため、ヒューズ溶断部３０ｂの抵抗値が必要以上に低下することがなく、ヒューズ溶断を容易にすることができる。ここで、シリサイド層１７ｂの膜厚が同一工程で形成されるシリサイド層１７ｃの膜厚に比べて多少厚くなっているのは、シリサイド化する際の下地基板の違いによって膜厚差が生じるためである。すなわち、本実施形態の製造方法では、単結晶シリコンからなるｐ型ソース・ドレイン領域１６に比べて、多結晶シリコンからなるヒューズ用シリコン膜１３ｂの方がシリサイド化される膜厚が多少厚く形成される。

なお、以上の説明ではｐチャネル型ＭＩＳトランジスタと電気ヒューズとを同一基板上に形成する例を説明したが、ｎチャネルＭＩＳトランジスタもｐチャネル型ＭＩＳトランジスタと同様に電気ヒューズと混載することができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。そして、図８（ａ）は図５（ｂ）に示す工程における平面図であり、図８（ｂ）は図６（ｂ）に示す工程における平面図であり、図８（ｃ）は図７（ｂ）に示す工程における平面図である。なお、図８（ｂ）及び図８（ｃ）では、図６（ｂ）及び図７（ｂ）における主要な構成のみを図示している。また、図５（ａ）〜図７（ｄ）は、図８（ｂ）の中心線（例えばVIb-VIb線）に沿った箇所の各工程における断面図である。

まず、図５（ａ）に示すように、シリコンからなるｎ型の半導体基板１０に、トレンチ内に絶縁膜が埋め込まれたシャロートレンチ分離（ＳＴＩ）からなる素子分離領域１１を形成する。その後、半導体基板１０上に、シリコン酸窒化膜からなる厚さ２ｎｍのゲート絶縁膜１２、厚さ１５０ｎｍのｐ型多結晶シリコン膜１３、及び、酸化シリコン膜又は窒化シリコン膜からなる厚さ５０ｎｍの保護膜２５を順次形成する。ここで、ゲート絶縁膜１２は、素子分離領域１１に囲まれた半導体基板１０からなる活性領域上に形成されていればよく、素子分離領域１１上に必ずしも形成する必要はない。

次に、図５（ｂ）に示すように、リソグラフィ技術及びドライエッチング技術により、保護膜２５及びｐ型多結晶シリコン膜１３をパターニングして、半導体基板１０からなる活性領域上にゲート絶縁膜１２を挟んでゲート用シリコン膜１３ａ及びゲート用保護膜２５ａを形成すると共に、素子分離領域１１上にヒューズ用シリコン膜１３ｂ及びヒューズ用保護膜２５ｂを形成する。ここで、図８（ａ）に示すように、ヒューズ用シリコン膜１３ｂ及びヒューズ用保護膜２５ｂは、中央に設けられたパターン幅の狭い領域（ヒューズ溶断部形成領域）をパターン幅の広い領域（コンタクト形成部領域）が両側から挟み込む形状、すなわち中央部が括れた形状を有している。なお、図５（ｂ）におけるヒューズ用シリコン膜１３ｂ内の点線Ｐ１、Ｐ２は、図８（ａ）に示すヒューズ用シリコン膜１３ｂにおいてパターン幅が広い領域と狭い領域との境界位置を示している。

次に、図５（ｃ）に示すように、半導体基板１０における活性領域に、ゲート用シリコン膜１３ａをマスクにして、ｐ型不純物であるボロンをドーズ量１×１０^１４〜１×１０^１５ions／ｃｍ^２でイオン注入することにより、エクステンション領域又はＬＤＤ領域となるｐ型不純物領域１４を形成する。

次に、図５（ｄ）に示すように、半導体基板１０上の全面に厚さ５０ｎｍのシリコン窒化膜を形成した後、当該シリコン窒化膜をエッチバックすることによりゲート用シリコン膜１３ａの側面上にサイドウォール１５ａを形成するとともに、ヒューズ用シリコン膜１３ｂの側面上にサイドウォール１５ｂを形成する。

次に、図６（ａ）に示すように、半導体基板１０における活性領域に、ゲート用シリコン膜１３ａ及びサイドウォール１５ａをマスクにして、ｐ型不純物であるボロンをドーズ量１×１０^1５〜１×１０^1６ions／ｃｍ^２でイオン注入することにより、ｐ型ソース・ドレイン領域（ｐ型不純物拡散領域）１６を形成する。その後、半導体基板１０を約８００〜１１００℃の温度で熱処理して、ｐ型ソース・ドレイン領域１６、ゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂ中に注入されたボロンを活性化させる。

次に、図６（ｂ）に示すように、リソグラフィ技術及びエッチング技術を用いてヒューズ用保護膜２５ｂのパターニングを行ない、ヒューズ用シリコン膜１３ｂ幅の狭い中央部が露出するように開口２６を形成する。このとき、ヒューズ用シリコン膜１３ｂにおける幅の広い両側部（後にコンタクトを形成するための領域）が露出しないようにヒューズ用保護膜２５ｂを残存させるが、ヒューズ用シリコン膜１３ｂの両側部のうち中央部近傍の部分を露出させてもよい。このときの平面構成を図８（ｂ）に示す。

次に、図６（ｃ）に示すように、サリサイド技術を用いてシリサイド化を行ない、ｐ型ソース・ドレイン領域１６上にはシリサイド層１７ｃを形成し、ヒューズ用シリコン膜１３ｂの中央部上にはシリサイド層１７ｄを形成する。このとき、ゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂにおける両側部の上には、ゲート用保護膜２５ａ及びヒューズ用保護膜２５ｂがそれぞれ形成されているため、ゲート用シリコン膜は形成されない。なお、このシリサイド化工程は、図２（ｂ）に示す工程で説明したシリサイド化工程と同様な方法で行なう。また、以下の説明において、ヒューズ用シリコン膜１３ｂの中央部とその上に形成されたシリサイド層１７ｄとを合わせた部分をヒューズ溶断部４０と呼ぶものとする。ここで、図６（ｂ）に示す工程でヒューズ用シリコン膜１３ｂの両側部のうち中央部近傍の部分を露出させる場合には、シリサイド層１７ｄがヒューズ用シリコン膜１３ｂの両側部の一部上にまで形成される。この場合には、後の工程でシリサイド防止膜２７を形成する際（図７（ｂ）参照）のマスク合わせにずれが生じても、ヒューズ用シリコン膜１３ｂがシリサイド化されない領域が発生するのを防ぐことができる。

次に、図６（ｄ）に示すように、半導体基板１０上の全面に、厚さ２０ｎｍの窒化シリコン膜からなる保護膜１８を形成する。この保護膜１８は、次工程でＣＭＰ法を用いて絶縁膜を研磨する際のストッパ膜として働く。その後、保護膜１８上に、厚さ３００ｎｍの酸化シリコン膜からなる絶縁膜１９を形成する。

次に、図７（ａ）に示すように、絶縁膜１９を、ＣＭＰ法を用いてゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂの上に形成されている保護膜１８の上面が露出するまで研磨する。その後、保護膜１８、ゲート用保護膜２５ａ及びヒューズ用保護膜２５ｂをウェットエッチまたはエッチバックすることにより、ゲート用シリコン膜１３ａ、ヒューズ用シリコン膜１３ｂ及びシリサイド層１７ｄの上面を露出させる。

次に、図７（ｂ）に示すように、半導体基板１０上の全面に厚さ５０ｎｍの酸化シリコン膜を形成した後、酸化シリコン膜のパターニングを行い、ヒューズ用シリコン膜１３ｂにおけるヒューズ溶断部４０上にシリサイド防止膜２７を形成する。このシリサイド防止膜２７を形成する際に、ゲート用シリコン膜１３ａ及びヒューズ用シリコン膜１３ｂの両側部の上面は露出させる。このときの平面構成を図８（ｃ）に示す。同図に示すように、シリサイド防止膜２７は、ヒューズ溶断部４０の大きさよりもやや大きくする必要があり、好ましくは本工程のリソグラフィ工程における重ね合わせのずれ量をヒューズ溶断部４０の幅に加えた大きさにすることが望ましい。

次に、図７（ｃ）に示すように、半導体基板１０上に金属膜を形成した後、熱処理を行なってゲート用シリコン膜１３ａを全てシリサイド化することにより、フルシリサイド化されたゲート電極２１を形成する。また、これと同時に、ヒューズ用シリコン膜１３ｂの両側部（ヒューズ溶断部４０を挟む幅の広い部分）を全てシリサイド化することにより、フルシリサイド化されたコンタクト形成部電極２８を形成する。ここで、ゲート電極２１とコンタクト形成部電極２８とは、互いに同等の膜厚で形成される。このとき、ヒューズ用シリコン膜１３ｂにおけるヒューズ溶断部４０は、その上にシリサイド防止膜２７が形成されているためフルシリサイド化されない。なお、このシリサイド化工程は、図３（ｃ）に示す工程で説明したシリサイド化工程と同様な方法で行なう。

次に、図７（ｄ）に示すように、半導体基板１０上の全面に層間絶縁膜２２を形成する。その後、層間絶縁膜２２、絶縁膜１９及び保護膜１８を順次エッチングしてゲート電極２１、ｐ型ソース・ドレイン領域１６上のシリサイド層１７ｃ、及びコンタクト形成部電極２８に到達するコンタクトホールをそれぞれ形成する。次いで、コンタクトホール内にＴｉ／ＴｉＮからなるバリア膜及びタングステンからなる導電材料を埋め込むことによってコンタクトプラグ２３ａ、２３ｂを形成してから層間絶縁膜２２上に各コンタクトプラグに接続する金属配線２４を形成する。これにより、フルシリサイド化されたゲート電極２１を有するｐチャネル型ＭＩＳトランジスタと、ヒューズ用シリコン膜１３ｂ上にシリサイド層１７ｄが形成されたヒューズ溶断部４０とフルシリサイド化されたコンタクト形成部電極２８とを有する電気ヒューズ素子とを備えた半導体装置を形成することができる。なお、シリサイド防止膜２７は必ずしも残存させる必要はなく、層間絶縁膜２２を形成する前に除去してもよい。

本実施形態の半導体装置においては、ＭＩＳトランジスタのゲート電極２１がフルシリサイド化されているため、ゲート空乏化を抑制することができる。一方、電気ヒューズ素子は、ヒューズ用シリコン膜１３ｂ上に形成されているシリサイド層１７ｄの膜厚が、フルシリサイド化されているゲート電極２１の膜厚より薄く、ｐ型ソース・ドレイン領域１６上に形成されているシリサイド層１７ｃの膜厚と同等又は多少厚くなっている。そのため、従来の半導体装置に比べてヒューズ溶断を低電圧で容易にすることができる。その上、コンタクト形成部電極２８がフルシリサイド化されているため、コンタクト形成部の低抵抗化が図れ、ヒューズ溶断電圧をさらに低下させることができ、ヒューズの電気的溶断をさらに容易にすることが可能となっている。

以上説明したように、本発明は電気的に溶断するヒューズ素子を有する半導体装置等に有用である。

（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）は図１（ｂ）に示す工程における半導体装置の主要な構成を示す平面図であり、（ｂ）は図３（ｄ）示す工程における半導体装置の主要な構成を示す平面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）は図５（ｂ）に示す工程における半導体装置の主要な構成を示す平面図であり、（ｂ）は図６（ｂ）示す工程における半導体装置の主要な構成を示す平面図であり、（ｃ）は図７（ｂ）示す工程における半導体装置の主要な構成を示す平面図である。

符号の説明

１０ 半導体基板
１１ 素子分離領域
１２ ゲート絶縁膜
１３ ｐ型多結晶シリコン膜
１３ａ ゲート用シリコン膜
１３ｂ ヒューズ用シリコン膜
１４ ｐ型不純物領域
１５ａ サイドウォール
１５ｂ サイドウォール
１６ ｐ型ソース・ドレイン領域
１７ａ、１７ｂ、１７ｃ、１７ｄ シリサイド層
１８ 保護膜
１９ 絶縁膜
２０、２７ シリサイド防止膜
２１ ゲート電極
２２ 層間絶縁膜
２３ａ、２３ｂ コンタクトプラグ
２４ 金属配線
２５ 保護膜
２５ａ ゲート用保護膜
２５ｂ ヒューズ用保護膜
２６ 開口
２８ コンタクト形成部電極
３０ａ コンタクト形成部
３０ｂ、４０ ヒューズ溶断部

Claims (12)

1. 半導体基板に形成された素子分離領域と、
   前記半導体基板における前記素子分離領域に囲まれた活性領域と、
   前記活性領域上に形成され、フルシリサイド化されたゲート電極を有するＭＩＳトランジスタと、
   前記素子分離領域上に形成された第１のシリコン膜と前記第１のシリコン膜上に形成された第１のシリサイド層とを有するヒューズ溶断部と、前記ヒューズ溶断部を挟んだ両側に形成されたコンタクト形成部とを有する電気ヒューズ素子と
   を備えている半導体装置。
2. 前記コンタクト形成部は、
   前記第１のシリコン膜と一体的に形成された第２のシリコン膜と、
   前記第２のシリコン膜上に形成され、前記第１のシリサイド層と一体的に形成された第２のシリサイド層と
   を有することを特徴とする請求項１に記載の半導体装置。
3. 前記コンタクト形成部は、フルシリサイド化された電極であることを特徴とする請求項１に記載の半導体装置。
4. 前記コンタクト形成部と前記ゲート電極は、同等の膜厚を有していることを特徴とする請求項３に記載の半導体装置。
5. 前記ＭＩＳトランジスタは、前記活性領域における前記ゲート電極の両側方に形成された不純物拡散領域と、前記不純物拡散領域上に形成された第３のシリサイド層を有し、
   前記第１のシリサイド層の膜厚は、前記ゲート電極の膜厚よりも薄く、且つ、前記第３のシリサイド層の膜厚と同等又はより厚いことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
6. 前記ヒューズ溶断部上には、シリサイド防止膜が形成されており、
   前記ゲート電極上には、前記シリサイド防止膜が形成されていないことを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
7. 平面的に見て、前記ヒューズ溶断部の幅は前記コンタクト形成部の幅よりも小さくなっていることを特徴とする請求項１〜６のうちいずれか１つに記載の半導体装置。
8. 半導体基板に素子分離領域を形成する工程（ａ）と、
   前記半導体基板における前記素子分離領域に囲まれた活性領域上にゲート用シリコン膜を形成すると共に、前記素子分離領域上にヒューズ用シリコン膜を形成する工程（ｂ）と、
   前記ヒューズ用シリコン膜上に第１のシリサイド層を形成する工程（ｃ）と、
   前記第１のシリサイド層上にシリサイド防止膜を形成する工程（ｄ）と、
   前記工程（ｄ）の後に、前記ゲート用シリコン膜をフルシリサイド化してゲート電極を形成する工程（ｅ）と
   を備えていることを特徴とする半導体装置の製造方法。
9. 前記工程（ｃ）では、前記ヒューズ用シリコン膜上の全面に前記第１のシリサイド層を形成し、
   前記工程（ｄ）では、前記ヒューズ用シリコン膜上に形成されている前記第１のシリサイド層上の全面に、前記シリサイド防止膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記ヒューズ用シリコン膜は、ヒューズ溶断部形成領域と前記ヒューズ溶断部形成領域を両側から挟むコンタクト形成部領域とを有しており、
    前記工程（ｃ）では、前記ヒューズ溶断部形成領域上に前記第１のシリサイド層を形成し、
    前記工程（ｄ）では、前記第１のシリサイド層におけるヒューズ溶断部形成領域上に前記シリサイド防止膜を形成し、
    前記工程（ｅ）では、前記ゲート用シリコン膜とともに前記コンタクト形成部領域をフルシリサイド化してコンタクト形成部電極を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
11. 前記工程（ｃ）では、前記第１のシリサイド層が前記ヒューズ溶断部形成領域上から前記コンタクト形成部領域の一部に亘って形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記工程（ｂ）の後で前記工程（ｃ）の前に、前記活性領域における前記ゲート用シリコン膜の側方にソース・ドレイン領域を形成する工程（ｆ）をさらに備え、
    前記工程（ｃ）では、前記ソース・ドレイン領域上に第２のシリサイド層を形成することを特徴とする請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法。

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