KR20160119761A - 도전체 백필을 갖는 임베드된 퓨즈 - Google Patents

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Abstract

임베드된 퓨즈 구조들 및 제조 기술들. 임베드된 퓨즈는 두 개의 하이-z 부분들을 갖는 비평면 도전성 라인을 포함할 수 있고, 두 개의 하이-z 부분들은 그 사이에 배치되고 감소된 전류 캐리 능력을 갖는 로우-z 부분보다 큰 z-높이로 연장된다. 로우-z 부분 위에 배치된 유전체는 하이-z 라인 부분들과 평면을 이루는 상부 표면을 갖고, 이 하이-z 라인 부분들에 대해 퓨즈 콘택들이 랜딩될 수 있다. 임베드된 퓨즈의 제조는 기판 위에 배치된 제1 유전체 재료의 영역을 측방향으로 언더컷팅하는 것을 포함할 수 있다. 언더컷 영역은 제2 유전체 재료로 라이닝된다. 라이닝된 언더컷 영역을 도전성 재료로 백필링함으로써 전기적으로 접합된 퓨즈 단부들의 쌍이 형성된다. 유리한 실시예들에서, 퓨즈 제조는 하이-K, 금속 게이트 트랜지스터, 및 정밀 폴리실리콘 저항기 제조 흐름들과 양립할 수 있다.

Description

도전체 백필을 갖는 임베드된 퓨즈{EMBEDDED FUSE WITH CONDUCTOR BACKFILL}
본 발명의 실시예들은 일반적으로 집적 회로들(IC들) 및 모놀리식 디바이스들의 제조에 관한 것으로, 더 구체적으로는, 모놀리식 퓨즈들에 관한 것이다.
모놀리식 IC들은 일반적으로 실리콘 웨이퍼와 같은 평면 기판 위에 제조된 금속-산화물-반도체 전계-효과 트랜지스터들(MOSFET들)과 같은 다수의 트랜지스터들을 포함한다.
IC들은 종종 적어도 하나의 퓨즈를 포함한다. 퓨즈는 과전류 보호, 보안성, 또는 프로그램가능성을 제공하기 위한 희생 디바이스이다. 퓨즈는 낮은 전기 저항으로 시작하고, 디바이스에 걸쳐 전류가 특정 레벨을 초과할 때 비-도전성 경로를 영구히 만들도록 설계된다.
어떤 종래의 퓨즈 설계들은 얇은 상호접속 금속 라인을 채택한다. 충분히 높은 전류가 얇은 금속 라인을 통과하게 된다면, 라인은 융해하고 개방 회로를 만든다. 낮은 프로그램 전류를 갖기 위해, 퓨즈의 단면은 다른 회로 도전체들에 비해 작을 필요가 있다. 다른 퓨즈 설계는 두 개의 금속 재료들 사이의 일렉트로마이그레이션(electromigration)을 레버리지(leverag)한다. 두 개 이상의 도전성 금속들이 인터페이싱할 때, 비균일한 금속 이온 격자 구조가 있는 곳에서 전도 전자들과 금속 이온들 사이에 운동량 전달이 크게 일어날 수 있다. 특정 전류 레벨 초과 시에, 원자들이 이동하고 바이메탈 인터페이스 근처에 보이드들을 생성하고, 그러므로 개방 회로를 만든다. 그러한 퓨즈 설계에서, 금속들 사이의 오버랩 면적과 금속들의 일렉트로마이그레이션 특성들은 퓨즈 프로그램 전류를 결정한다.
하나의 기술 세대로부터 다음 세대까지 MOS 트랜지스터 치수들의 스케일링에 따라, 퓨즈 프로그램 전류뿐만 아니라, 퓨즈 크기를 일정 비율로 스케일링하는 것이 또한 바람직하다. 그러나, 전형적으로 퓨즈 아키텍처들은, 최소의 MOS 트랜지스터 구조들에 대해 채택되는 것보다 임계적 리소그래피 패터닝 능력에 덜 의존하고, 따라서 MOS 트랜지스터와 동일한 스케일링 궤적 상에 있지 않았다. 바이메탈 오버랩 면적에 의존하는 퓨즈 아키텍처들은 또한 리소그래피 패터닝(예를 들어, 오버레이) 능력에 의해 제한된다. 게다가, 일반적으로, 일렉트로마이그레이션에 의존하는 퓨즈 아키텍처들은 디바이스 신뢰성 향상을 위해 일렉트로마이그레이션을 줄이기 위한 노력들과 양립할 수 없다.
그러므로 낮은 프로그램 전류들 및/또는 더 작은 퓨즈 면적들이 가능한 퓨즈 아키텍처들 및 연관된 제조 기법들이 진보된 MOS IC들을 위해 유리하다.
본 명세서에 기술되는 내용은 첨부 도면들에 제한적으로가 아니라 예시적으로 도시된다. 도시의 간결함 및 명확함을 위해, 도면들에 도시된 요소들은 반드시 일정한 비율로 그려지진 않는다. 예를 들어, 어떤 요소들의 치수들은 명확성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절하다고 고려되는 경우에, 참조 레이블들은 대응하는 또는 유사한 요소들을 지시하기 위해 도면들 중에 반복되었다. 도면들에서,
도 1a는 실시예에 따른, 도전체 백필을 갖는 임베드된 퓨즈의 평면도이다.
도 1b 및 도 1c는 실시예들에 따른, 도 1a에 도시된 임베드된 퓨즈의 단면도들이다.
도 2a는 실시예들에 따른, 백필링된 도전체를 갖는 임베드된 퓨즈와 MOS 트랜지스터를 포함하는 IC 레이아웃의 평면도이다.
도 2b 및 도 2c는 실시예들에 따른, 도 2a에 도시된 IC 레이아웃의 단면도들이다.
도 3a는 실시예에 따른, 도전성 재료를 백필링함으로써 임베드된 퓨즈를 형성하는 방법을 도시하는 흐름도이다.
도 3b는 실시예에 따른, 도전체 백필을 갖는 임베드된 퓨즈와 MOS 트랜지스터를 포함하는 IC를 형성하는 방법을 도시하는 흐름도이다.
도 4a, 4b, 4c, 4d, 4e, 4f, 및 4g는 실시예에 따른, 도 3b에 도시된 방법의 선택된 동작들이 수행될 때 진화하는 임베드된 퓨즈와 MOS 트랜지스터를 포함하는 IC의 단면도들이다.
도 5는 본 발명의 실시예들에 따른 도전체 백필을 갖는 임베드된 퓨즈를 채택하는 모바일 컴퓨팅 플랫폼과 데이터 서버 머신을 도시한다.
도 6은 본 발명의 실시예들에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들은 동봉된 도면들을 참조하여 기술된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술의 통상의 기술자라면 본 설명의 사상 및 범위로부터 벗어나지 않고 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에 기술되는 기술들 및/또는 배열들이 본 명세서에 상세히 기술되는 것과는 다른 다양한 다른 시스템들 및 애플리케이션들에 채택될 수 있음은 관련 기술 분야의 통상의 기술자에게 명백할 것이다.
본 명세서의 일부를 형성하고 예시적 실시예들을 도시하는 첨부 도면들에 대한 하기의 상세한 설명을 참조한다. 또한, 다른 실시예들이 활용될 수 있고, 청구 대상의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 위, 아래, 상부, 하부 등의 방향들 및 참조들은 단지 도면들에서의 피처들의 설명을 용이하게 하기 위해 사용될 수 있다는 점을 또한 유의해야 한다. "상부" 및 "하부", "위쪽" 및 "아래쪽"과 같은 용어들이 예시된 X-Z 좌표들을 참조하여 이해될 수 있고, "인접"과 같은 용어들은 X-Y 좌표들 또는 비-Z 좌표들을 참조하여 이해될 수 있다. 따라서, 하기의 상세한 설명은 제한적인 의미로 받아들여서는 안 되며, 청구된 대상의 범위는 오로지 첨부된 청구항들 및 그들의 균등물에 의해서만 정의된다.
다음의 설명에서, 많은 상세들이 제시되지만, 본 발명은 이들 특정 상세들 없이 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 일부 경우들에서, 잘 알려진 방법들 및 디바이스들은 본 발명을 모호하게 하는 것을 회피하기 위해, 상세하게보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예(one embodiment)"에 대한 참조는, 그 실시예와 관련하여 설명되는 특별한 특징들, 구조들, 기능들, 또는 특성들이 본 발명의 적어도 일 실시예에 포함되는 것을 의미한다. 따라서, 이 명세서 전반의 다양한 곳에서 구문 "실시예에서" 또는 "일 실시예에서"의 출현들은 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 게다가, 특정 피처들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 두 개의 실시예들과 연관된 특별한 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 임의의 경우에 있어서 제1 실시예는 제2 실시예와 결합될 수 있다.
본 발명의 설명 및 첨부된 청구항들에서 이용될 때, 단수 형태들("a", “an", "the")은, 문맥상 명확하게 달리 지시하지 않는 한, 복수 형태들을 또한 포함하도록 의도된다. 본 명세서에서 사용되는 바와 같은 용어 "및/또는"은 연관되는 열거된 아이템들 중 하나 이상의 아이템들의 임의의 및 모든 가능한 조합들을 지칭하고 포함한다는 것도 이해할 것이다.
용어들 "결합된(coupled)" 및 "접속된(connected)"은, 그들의 파생어들과 함께, 본 명세서에서 컴포넌트들 간의 기능적 또는 구조적 관계들을 설명하는 데 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어들로서 의도된 것이 아님을 이해해야 한다. 오히려, 특정 실시예들에서, "접속된"은 두 개 이상의 요소들이 서로 직접 물리적, 광학적, 또는 전기적으로 접촉함을 지시하기 위해 이용될 수 있다. "결합된"은 두 개 이상의 요소들이 서로 직접적으로 또는 간접적으로(그들 사이에 다른 개재하는 요소들을 가짐) 물리적, 광학적, 또는 전기적 접촉을 하는 것, 및/또는 두 개 이상의 요소들이 (예를 들어, 인과 관계에서와 같이) 서로 상호작용하거나 협력하는 것을 지시하는 데 이용될 수 있다.
본 명세서에 사용되는 "위에(over)", "아래에(under)", "사이에(between)", 및 "상에(on)"라는 용어들은, 그러한 물리적인 관계들이 주목할 만한 경우에 다른 컴포넌트들 또는 재료들에 대한 하나의 컴포넌트 또는 재료의 상대적인 위치를 지칭한다. 예를 들어, 재료들의 맥락에서, 다른 것 위에 또는 아래에 배치되는 하나의 재료 또는 재료는 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재 재료들을 가질 수 있다. 게다가, 두 개의 재료들 또는 재료들 사이에 배치된 하나의 재료는 두 개의 층들과 직접 접촉할 수 있거나 또는 하나 이상의 개재 층들을 가질 수 있다. 그와 대조적으로, 제2 재료/재료 "상의" 제1 재료 또는 재료는 제2 재료/재료와 직접 접촉한다. 컴포넌트 조립들의 맥락에서 유사한 차이들이 만들어질 것이다.
이 설명 및 청구항들 전체에 걸쳐 사용되는 바와 같이, 용어 "중 적어도 하나" 또는 "중 하나 이상"에 의해 결합되는 아이템들의 목록은 목록화된 아이템들의 임의의 조합을 의미할 수 있다. 예를 들어, 문구 "A, B 또는 C 중 하나 이상"은 A; B; C; A 및 B; A 및 C; B 및 C;, 또는 A, B, 및 C를 의미할 수 있다.
도전체 백필을 갖는 임베드된 퓨즈들과 그러한 퓨즈들의 제조가 아래에서 기술된다. 일 실시예에서, 모놀리식 임베드된 퓨즈는 기판 위에 배치되는 비평면 도전성 라인을 포함한다. 비평면 라인은 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 두 개의 하이-z 부분들은 로우-z 부분보다 기판으로부터 더 큰 z-높이로 연장된다. 제1 유전체 재료는 라인과 기판 사이에 배치된다. 유전체 재료는 하이-k 재료일 수 있고 로우-z 부분의 적어도 하나의 측벽의 주위를 완전히 감쌀 수 있다. 다른 유전체 재료는 제1 유전체 재료 및 로우-z 부분 위에 배치된다. 이 오버레이하는 유전체는 퓨즈 콘택들에 대한 랜드들을 제공하는 하이-z 부분들과 평면을 이루는 상부 표면을 가질 수 있다.
임베드된 퓨즈의 제조는, 기판 위에 배치되는 제1(상위) 유전체 재료를 언더컷팅하는 단계를 포함할 수 있다. 언더컷 영역을 도전성 재료가 백필링한다. 특정적인 그러한 실시예들에서, 언더컷 영역은 우선 다른 유전체 재료로 라이닝되고, 그 후 유전체로-라이닝된 언더컷 영역을 도전성 재료가 백필링한다. 유리한 CMOS 실시예들에서, 임베드된 퓨즈는 트랜지스터 게이트 전극 금속을 도전성 백필 재료로서 채택하고, 게이트 유전체 재료는 백필링된 금속을 완전히 둘러싼다. 그리하여 퓨즈 제조는 하이-K/금속-게이트 트랜지스터와 정밀 폴리실리콘 저항기 제조 흐름들과 양립할 수 있다. 백필링된 금속의 치수들을 제어하기 위해 희생 재료의 정밀 패터닝이 채택될 수 있다.
도 1a는 하나의 그러한 실시예에 따른, 임베드된 퓨즈(101)의 평면도이다. 도 1b는 실시예에 따른, 도 1a에 도시된 세로 B-B' 라인을 따른 퓨즈(101)의 단면도이다. 도 1c는 실시예에 따른, 도 1a에 도시된 가로 C-C' 라인을 따른 퓨즈(101)의 단면도이다. 도 1a 내지 도 1c에서 도면들이 동일한 구조적 실시예의 상이한 뷰들을 나타내기 때문에 참조 번호들은 동일하다.
도 1a에 도시된 바와 같이, 기판(105)의 영역은 퓨즈 트레이스 또는 라인(130)에 의해 커버된다. 기판(105)은 반도체 기판, 절연체-상의-반도체(SOI) 기판, 또는 절연체 기판(예를 들어, 사파이어), 또는 등등 및/또는 그들의 조합들과 같은, 그러나 그에 제한되지 않는, IC를 형성하기에 적합한 임의의 기판일 수 있다. 하나의 예시적 실시예에서, 기판(105)은 실리콘과 같은, 그러나 그에 제한되지 않는, 실질적 단결정질 반도체를 포함한다. 예시적 반도체 조성들은 또한 실리콘, 게르마늄, 또는 그들의 합금과 같은 IV족 시스템들; GaAs, InP, InGaAs, 및 등등과 같은 III-V족 시스템들; 또는 GaN과 같은 III족-N 시스템들을 포함한다. 도 1b에 더 도시된 바와 같이, 기판(105)은 퓨즈 라인(130)에 의해 점유된 영역 내에 아이솔레이션 유전체 재료(106)를 포함할 수 있다. 유전체 재료(106)는 웰 접지로부터 퓨즈 라인(130)을 전기적으로 아이솔레이트하고/하거나 기판(105)을 통한 전기적 단락들을 방지하기에 충분한 두께의, 실리콘 이산화물 또는 실리콘 질화물과 같은 임의의 재료일 수 있다. 대안적인 실시예들에서, 기판(105)의 반도체로부터 퓨즈 라인(130)을 분리하는 유전체 재료(120)만 있고, 유전체 재료(106)는 없을 수 있다. 그러한 실시예에서, 제1 모드에서 퓨즈로서 기능하고 제2 모드에서 유전체 재료(120)를 파괴하는 안티퓨즈로서 기능할 수 있는 삼 단자, 다-기능 프로그래밍 디바이스가 제공될 수 있다. 퓨즈 동작은 퓨즈 라인(130)의 대향 단부들에 걸쳐 퓨즈 프로그래밍 전압의 인가를 통해 더 제공될 수 있다. 다-기능 프로그래밍 디바이스에 대해, 안티 퓨즈 동작은 기판(105)과 퓨즈 라인(130)의 하나 이상의 단부 사이의 안티퓨즈 프로그래밍 전압의 인가를 통해 더 제공될 수 있다.
퓨즈 라인(130)은 다결정질 실리콘, 도핑된 다결정질 실리콘, 다결정질 게르마늄, 도핑된 다결정질 게르마늄, 다결정질 실리콘-게르마늄, 또는 도핑된 다결정질 실리콘-게르마늄과 같은, 그러나 그에 제한되지 않는, 임의의 도전성 재료일 수 있다. 유리한 실시예들에서, 퓨즈 라인(130)은 텅스텐, 니켈, 코발트, 알루미늄, 및 티타늄과 같은, 그러나 그에 제한되지 않는, 하나 이상의 금속을 포함한다. 그러한 금속 실시예들에서, 퓨즈 라인(130)은 트레이스 불순물들만을 갖는 실질적으로 하나의 금속일 수 있거나, 또는 복수의 금속들의 조성의 점진적 변화 또는 라미네이트 스택 구조를 포함할 수 있거나, 또는 그러한 금속들의 동질적 합금, 또는 합금 금속들의 점진적 변화의 라미네이트, 기타 등등일 수 있다. 합금 금속 실시예들에서, 금속-질화물들, 금속-탄화물들, 금속-실리사이드들, 및 금속-게르마늄화물들 중 하나 이상이 퓨즈 라인(130)에 채택될 수 있다.
퓨즈 라인(130)은 하이-z 부분들(136, 137) 사이에 배치된 로우-z 부분(135)을 포함한다. 퓨즈 라인(130)은 세로 길이 L1을 갖는다. 길이 L1은 길이 Lc의 한 쌍의 콘택 랜드들을 제공하기 위해 필요에 따라 변화할 수 있다. 라인 길이 L1은 또한 원하는 퓨즈 길이 L2의 함수이고, 이것은 로우-z 라인 부분(135)에 대응한다. 이에 따라, 퓨즈 라인 길이 L1은 최소 콘택과 콘택 간격 치수들에 대한 제조 능력의 함수이고, 이것은 제조 기술 노드에 따라 스케일된다. 하기의 기능적 가이드라인을 따라, 퓨즈 라인(130)은 최소 디자인 룰(예를 들어, 0.1 μm, 또는 그 미만) 내지 5-10 μm, 또는 그 초과 사이의 어느 것인 길이 L1을 가질 수 있다. 퓨즈 라인(130)은 로우-z 라인 부분(135) 내의 최소 가로 폭 W1을 갖는다. 최소 폭 W1은 최소 디자인 룰(예를 들어, 10 nm, 또는 그 미만)과 150 nm, 또는 그 초과 사이의 어느 것일 수 있으며, 이는 전력 공급 라인들에 대해 전형적이다. 퓨즈 프로그램 전류 요건들은 퓨즈 라인(130)의 단면적에 대응하고, 그러므로, 최소 가로 폭 W1의 함수이다. 유리한 실시예들에서, 최소 폭 W1은 하이-z 부분들(136, 137)의 폭 W2 미만이다. 예를 들어, 퓨즈 라인(130)은 "도그-본(dog-bone)" 구조를 가질 수 있으며, 이 경우 W1은 W2의 90% 미만이고, 더 구체적으로는 W2의 50-80% 사이이다. 하나의 그러한 실시예에서, W1은 50 nm 이하이다. 도 1a는 가로 폭들 W1과 W2가 최소 디자인 룰들에 근접하고 폭이 W1과 W2 사이에서 연속적으로 변화하고, 더 구체적으로는 리소그래피 및 에치 패턴 전달 메커니즘들의 함수로서 비선형적으로(예를 들어, 곡률들을 가지고) 테이퍼링되는 예시적 실시예를 도시한다.
길이 L1을 따라 퓨즈 라인(130)의 예시적 비평면성이 도 1b에 도시된다. 하이-z 부분들(136, 137)은, 최저 퓨즈 z-높이 HL을 갖는 로우-z 부분(135)이 연장되는 것보다 기판(105)으로부터 더 큰 z-높이(HH)까지 연장된다. 하이-z 부분들(136, 137)과 로우-z 부분(135)의 상대적 길이들은, 도 1a에 도시된 바와 같이, 콘택 랜드 길이 Lc를 제공하기에 충분한 하이-z 부분(136, 137)에 따라 변화할 수 있다. 로우-z 부분(135)은 하이-z 부분들(136, 137) 상에 랜딩되는 상호접속 콘택들 간에 바람직한 간격을 제공하기에 충분한 퓨즈 길이 L2를 가질 수 있다. 예시적 실시예에서, 로우-z 부분(135)을 따른 z-높이는 세로 퓨즈 길이 L2를 따라 중간 퓨즈 높이 HI로부터 최저 퓨즈 z-높이 HL(즉, 최소 두께)까지 변화한다. 최저 퓨즈 z-높이 HL은 퓨즈 길이 L2의 대략 중심에 있다. HI와 HL 사이의 퓨즈 높이 변동은 점진적일 수 있다. 예를 들어, 퓨즈 높이는 각각의 하이-z 부분(136, 137)에 가장 가까운 최대 퓨즈 높이(중간 높이 HI)로부터 그 사이의 최소 퓨즈 높이(최저 높이 HL)까지 비선형적(만곡된) 테이퍼를 가지며 퓨즈 길이 L2에 걸쳐 점진적으로 변화될 수 있다. 예시적 실시예들에서, 하이-z 부분들(136, 137)은 50 nm과 200 nm 사이의, 유리하게는 50 nm와 150 nm 사이의, 그리고 더 유리하게는 100 nm 이하의 하이-z 높이 HH를 갖는다. 로우-z 부분(135) 내에, 최저 z-높이 HL은 하이-z 높이 HH보다 HH의 50-90% 만큼 작다. HH가 100 nm 이하인 하나의 그러한 실시예에서, HL은 30 nm보다 작고 유리하게는 20 nm보다 작다. 퓨즈 단면적의 함수인 퓨즈 프로그램 전류는 퓨즈 z-높이 HL에 의존한다. 아래에 더 설명되는 바와 같이, z-높이 HL은 에치 공정에 의해 제어될 수 있다.
도 1a, 1b, 및 1c에 도시된 바와 같이, 유전체 재료(120)는 완전히 로우-z 부분(135) 주위를 완전히 감싼다. 유전체 재료(120)는 퓨즈 라인(130)의 하부 표면(130B)과 기판(105) 사이에 배치된다. 기판(105)이 결정질 반도체인 예시적 실시예에서, 퓨즈 라인(130)은 유전체 재료(120)와 아이솔레이션 유전체 재료(106)에 의해 결정질 반도체로부터 분리된다. 대안적 실시예들에서, 유전체 재료(120)는 반도체와 퓨즈 라인(130) 사이의 하나의 개재 재료이다. 유전체 재료(120)는 로우-z 부분(135)의 상부 표면(130D)에 배치되는 것 외에도, 라인 측벽들(130A와 130C)에 인접하게 더 배치된다. 유전체 재료(120)는 동질의 조성물의 형태로 또는 라미네이트 필름 스택 및/또는 점차 변화하는 조성물로서, 하나 이상의 유전체 재료들을 포함할 수 있다. 실시예들에서, 유전체 재료(120)는 실리콘 이산화물 및/또는 실리콘 질화물, 및/또는 실리콘 산화질화물, 및/또는 실리콘 질화물보다 높은 벌크 상대 유전율(예를 들어, 적어도 10)을 갖는 하이어(higher)-K 재료를 포함한다. 유리한 하이-K 실시예들에서, 유전체 재료(120)는 HfO2, TiO2, ZnO2, 또는 등등과 같은 금속 산화물을 포함한다.
실시예들에서, 유전체 재료(150)가 로우-z 부분(135) 위에 배치되고, 이것은 하이-z 부분들(136, 137)을 전기적으로 아이솔레이트한다. 퓨즈 라인(130)의 비평면성은 하이-z 부분들(136, 137) 내의 퓨즈 라인(130)의 상부 표면(예를 들어, 도 1b의 상부 표면(130D))이, 퓨즈 라인(130)의 둘레 에지를 둘러싸는 유전체 재료(109)의 상부 표면과 평면을 이루도록, 그리고 유전체 재료(150)의 상부 표면과 평면을 이루도록 할 수 있다. 퓨즈 라인의 단부들의 상부 표면들의 이 평면성은 기판(105) 상에 집적되는 다른 회로와의 후속적 상호접속을 위해 유리하다. 이 구조의 다른 유익성은 퓨즈 용해 개소가 유전체 재료(150) 아래에 깊게 캡슐화된다(그리고 유전체 재료와 비슷한 두께에 의해 둘러싸인다)는 것이다. 아래의 기판 아이솔레이션 유전체(106)와 함께 이 캡슐화는 부차적인 IC 손상을 최소화할 수 있다. 실시예들이 이에 대해 제한되지 않기 때문에, 유전체 재료(150)는 임의의 유전체 재료 조성물을 가질 수 있다. 예를 들어, 실리콘 이산화물, 실리콘 질화물, 탄소-도핑된 실리콘 이산화물, 및 다른 다공성 로우-k 재료들이 모두 유전체 재료(150)에 적합하다. 유리한 실시예들에서 유전체 재료(150)는 유전체 재료(120)의 벌크 상대 유전율보다 낮은 벌크 상대 유전율을 가지며, 하이어-k 재료들이 또한 유전체 재료(120)에 활용될 수 있다.
도 2a는 실시예들에 따른, MOS 트랜지스터(202)와 임베드된 퓨즈(101)를 포함하는 IC 레이아웃의 평면도이다. 퓨즈(101)와 MOS 트랜지스터(202)는 기판(105)(예를 들어, 반도체) 위에 배치된다. MOS 트랜지스터(102)는 기판(105)의 제1 영역 위에 게이트 유전체를 사이에 개재시켜 배치된 제1 스트라이프로서 패터닝된 게이트 단자(230)를 포함한다. 임베드된 퓨즈(101)는 제1 스트라이프에 인접한 기판(105)의 제2 (아이솔레이트된) 영역 위에 배치된 제2 스트라이프로서 패터닝된 퓨즈 라인(130)을 포함한다. 유리한 실시예들에서, 퓨즈 라인(130)은 게이트 단자(230)와 동일한 재료(들)를 포함한다. 유리한 실시예들에서, 게이트 단자(230)와 기판(105) 사이에 배치된 게이트 유전체 재료는 퓨즈 라인(130)과 기판(105) 사이에 더 배치되고, 퓨즈 라인(130)의 로우-z 부분 주위를 완전히 감싼다.
도 2b 및 도 2c는 각각 도 2a에 도시된 라인들 B-B'과 C-C'를 따른 IC 레이아웃의 단면도이다. MOS 트랜지스터(202)는 도핑 반도체 웰(208) 위에 배치된다. 제1 및 제2 소스/드레인 콘택들(241, 242)이 게이트 단자(230)의 대향 측들 상에 배치되고, 다량으로 도핑된 소스/드레인 반도체 영역(210)과 결합된다.
도 2b에 더 도시된 바와 같이, 퓨즈 라인(130)은 상부 게이트 단자 표면(230D)과 평면을 이루는 상부 표면(130D)을 갖는 하이-z 부분들(136, 137)을 포함한다. 그러므로, 퓨즈 라인(130)은 게이트 단자(230)의 것과 같은 z-두께의 두꺼운 단부들, 및 게이트 단자(230)의 것보다 상당히 작은 z-두께의 얇은 중심부를 갖는 스트라이프이다. 실시예들에서, 퓨즈 라인(130)과 게이트 단자(230)는 동일 금속(들)으로 이루어진다. 퓨즈 라인(130)과 게이트 단자(230)는 유전체 재료(109)에 의해 측방향으로 분리된다.
기판(105)의 제1 영역과 게이트 단자(230) 사이에 게이트 유전체 재료(220)가 배치된다. 퓨즈 라인(130)은 로우-z 부분(135)을 더 포함하고, 유전체 재료(120)가 적어도 로우-z 부분의 주위를 완전히 감싼다. 하나의 그러한 실시예에서, 게이트 단자(230)는 퓨즈 라인의 하부 표면(130B)과 실질적으로 평면을 이루는 하부 표면(230B)을 갖는다. 전술한 바와 같이, 유전체 재료(150)는 유전체 재료(120) 및 로우-z 라인 부분(135) 위에 배치된다. 게이트 단자(230)가 실질적으로 평면을 이루는 상부 표면(230D)을 갖는 경우에, 유전체 재료(150)는 상부 게이트 단자 표면(230D)에는 존재하지 않는다.
유전체 재료(120)와 게이트 유전체 재료(220)가 동일한 재료(들)인 유리한 실시예들에서, 임베드된 퓨즈(101)와 MOS 트랜지스터(202)의 제조는 동시적일 수 있다. 그러므로 본 명세서의 그러한 실시예에서, 퓨즈 피처들은 상위 레벨 상호접속들과 연관된 더 큰 기하구조들로 좌천되지 않는다. 하나의 유리한 실시예에서, 유전체 재료들(120, 220) 둘 다는 9보다 큰, 그리고 유리하게는 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 포함한다. 유전체 재료(120)의 존재는 단순히 MOS 트랜지스터 제조와의 통합의 가공물일 필요는 없고, 기판(105)의 반도체로부터 퓨즈(101)를 전기적으로 아이솔레이트하고, 퓨즈(101)의 도전성 단면적을 감소시키고/시키거나 퓨즈(101) 주위에 기계적 및 열적 배리어를 완벽히 제공하기 위해, 부가적으로 레버리지될 수 있다.
유전체 필름 조성뿐만 아니라, 진보된 게이트 유전체 퇴적 공정들과 연관된 높은 필름 품질 및 등각성은 본 명세서에 설명되는 임베드된 퓨즈 아키텍처들에 유리하다.
임베드된 퓨즈뿐만 아니라, MOS 트랜지스터 및 임베드된 퓨즈 둘 다를 통합하는 IC가 광범위한 기술들을 이용하여 제조될 수 있다. 도 3a는 일 실시예에 따라 임베드된 퓨즈를 형성하기 위한 하나의 예시적 방법(301)을 도시하는 흐름도이다. 방법(301)은 유전체 재료 층이 측방향으로 언더컷팅되는 동작(310)으로 시작한다. 아래에 더 설명되는 바와 같이, 유전체 재료와 희생 재료 간에 높은 선택도를 갖는 등방성 에치 공정이 동작(310)에 이용될 수 있다. 동작(320)에서, 언더컷 영역을 다른 유전체 재료(예를 들어, 트랜지스터 게이트 유전체 재료)가 라이닝하기 위해 퇴적된다. 화학 증기 퇴적(CVD) 또는 원자 층 퇴적(ALD)와 같은, 등각의 퇴적 공정이 동작(320)에서 실행될 수 있다. 동작(330)에서, 퓨즈 라인은 유전체로-라이닝된 언더컷 영역을 도전성 재료로 백필링함으로써 형성된다. CVD 또는 ALD와 같은 등각의 퇴적 공정이, 퓨즈 라인(130)(예를 들어, MOS 트랜지스터 게이트 금속)에 대해 전술한 재료들 중 임의의 것으로 언더컷 영역을 백필링하기 위해 동작 330에서 실행될 수 있다. 백필은 유전체 재료들과 평면을 이룰 수 있고, 백필링된 보이드를 통해 전기적으로 접합된 두 개의 대향 퓨즈 단부들을 남긴다. 그 후 방법(301)은, 모놀리식 임베드된 퓨즈에 대한 상호접속을 완성하기 위해, 도전성 백필 재료에 대한 콘택들이 예를 들어, 종래의 제조 기법들에 의해 형성되는 동작(340)에서 완료된다.
도 3b는 실시예에 따른, 도전체 백필을 갖는 임베드된 퓨즈와 MOS 트랜지스터를 갖는 IC를 형성하기 위한 방법(302)을 도시하는 흐름도이다. 방법(302)은 더 일반적인 방법(301)의 특정 실시예라고 고려될 수 있다. 도 4a, 4b, 4c, 4d, 4e, 4f 및 4g는 방법(302)의 선택된 동작들이 실시예에 따라 수행될 때 도 2b에 도시된 B-B' 라인을 따라 진화하는 IC의 단면도들이다.
우선 도 3b를 참조하면, 동작들(303, 304, 305, 306, 307)은 "게이트-마지막" MOS 트랜지스터 제조와 잘 통합되는 방법(301)(도 3a)의 동작(310)의 하나의 특정 실시예로서 수행된다. 이 실시예에서, MOS 트랜지스터는 임베드된 퓨즈와 동시에 제조될 수 있다. 동작(303)을 시작으로, 희생 재료의 제1 및 제2 피처가 둘러싸는 유전체 재료 내에 제공된다. 희생 재료 및 둘러싸는 유전체 재료를 형성하기 위한 순서는 또한, 희생 재료 또는 유전체 재료가 라인들 또는 개구부들로 패터닝되는 것에 따라 변화할 수 있다. 도 4a를 참조하면, 희생 재료 피처들(408, 409)은 동작(303)의 완료 시에 유전체 재료(109) 내에 임베드된다. 희생 재료 피처(409)는 이 예시적 실시예에서 기판 아이솔레이션 유전체(106) 위에 더 배치된다. 본 기술 분야에 알려진 임의의 공정이, 둘러싸는 유전체 재료(109)와 평면을 이루는 희생 재료 피처들(408, 409)을 형성하기 위해 이용될 수 있다. 예시적 실시예에서, 희생 재료 피처들(408, 409)은 폴리실리콘과 같은, 그러나 그에 제한되지 않는 다결정질 반도체를 포함한다. 하나의 특정 폴리실리콘 실시예에서, 희생 재료 피처들(408, 409)은 150 nm 미만의 그리고 유리하게는 100 nm 이하의 두께(z-높이)를 갖는다. 추가적 실시예들에서, 희생 피처들은 벌크 희생 재료 위에 배치된 상부 하드마스크를 포함할 수 있다. 유전체 재료(109)는 실리콘 이산화물 및/또는 실리콘 질화물과 같은, 그러나 그에 제한되지 않는 임의의 종래의 재료일 수 있다.
도 3b를 다시 참조하면, 방법(302)은 희생 재료의 길이가 마스킹되는 동작(304)으로 진행한다. 하드마스크 공정과 같은, 그러나 그에 제한되지 않는 임의의 마스킹 공정이 동작(304)에서 활용될 수 있다. 예시적 실시예에서, 제1 희생 피처는 완전히 마스킹되는 반면에 제2 희생 피처는 단지 두 개의 단부들만 마스킹된다. 제2 희생 피처의 마스킹되지 않은 중심 부분은 그 후 동작(305)에서 수행되는 에치 공정에 의해 둘러싸는 유전체의 상부 표면 아래로 리세스된다. 도 4b에 도시된 바와 같이 예를 들어, 리세스(419)는 희생 피처(409)의 중심 부분을 따라 나타내어진다. 동작(305)은 이방성 플라즈마(RIE) 에치와 같은, 둘러싸는 유전체에 대해 선택적인 임의의 이방성 에치 공정을 포함할 수 있다. 리세스 에칭 동작(304)에서, 에칭된 부분의 두께가 감소된다. 에칭된 부분의 가로 폭이 또한 특정 에치 공정 조건 하에서 감소될 수 있다. 예시적 실시예에서, 희생 재료 두께의 50-90%가 동작(304)에서 제거될 수 있다. 예시적 실시예들에서, 100-150 nm의 두께를 갖는 폴리실리콘 희생 재료는 30 nm 미만으로 얇아진다. 추가적 실시예들에서, 희생 재료의 가로 폭은 10-30%만큼 또는 더 많이 감소된다. 부가적으로, 에치 마스크 침식이 무시할 수 없는 경우에, 부분적으로-에칭된 희생 피처(409)는 동작(304) 동안 세로 피처 길이를 따라 테이퍼된 z-높이 및/또는 가로 폭 프로파일을 갖게 될 수 있다.
도 3b를 참조하면, 방법(302)은 그 후 희생 피처의 리세스된 부분이 다른 유전체 재료로 백필링되는 동작(306)으로 진행한다. 임의의 퇴적(예를 들어, CVD) 및 평탄화 공정(예를 들어, CMP)이 동작(306)에 활용될 수 있다. 도 4c는 유전체 재료(150)가 희생 피처(409)의 일부 위에 백필링되는 일 실시예를 도시한다. 유전체 재료(150)는 다시 유전체 재료(109) 및 희생 피처(408)와 (그리고 희생 피처(409)의 하이-z 부분과) 평면화된다.
방법(302)(도 3b)은 이전에 백필링되었던 유전체 재료를 포함한, 주변 유전체 재료에 대해 제1 및 제2 희생 피처가 선택적으로 제거되는 동작(307)으로 계속된다. 도 4d에 도시된 예시적 실시예에서, 희생 피처(408)의 제거는 제1 보이드(428)를 남긴다. 희생 피처(409)의 제거는 측방향으로 유전체 재료(150)를 언더컷팅하는 제2 보이드(429)를 남긴다. 희생 재료가 예를 들어, 폴리실리콘인 경우에, 아래의 광범위한 유전체 오버행들로부터도 희생 재료를 완전히 제거하기 위해 고선택성 플라즈마 에치 및/또는 습식 화학 에치가 활용될 수 있다. 동작(305)에서 보이드들(428, 429)의 치수들을 엄격하게 제어하기 위해 희생 재료의 정밀한 패터닝(리세싱)이 동작(307)에서 레버리지될 수 있다.
이제 한 쌍의 개구들 또는 보이드들이 존재하고, 하나의 보이드는 유전체 재료(150)에 의해 브리지된다. 방법(302)은 게이트 유전체 재료가 동작(307)에서 형성된 보이드(들) 내로 퇴적되는 동작(321)으로 진행한다. 임의의 적절한 게이트 유전체 퇴적 공정이 동작(321)에 채택될 수 있다. 예시적 실시예에서, CVD 및/또는 ALD 공정이 하이-k 게이트 유전체 재료(예를 들어, 적어도 10의 벌크 상대 유전율을 가짐)를 퇴적하기 위해 동작(321)에 채택된다. 도 4e에 의해 도시된 예시적 실시예에 도시된 바와 같이, 게이트 유전체 퇴적 공정은 제1 보이드(428)를 게이트 유전체 재료(320)로 라이닝하는 것과 제2 보이드(429)를 유전체 재료(120)로 라이닝하는 것 둘 다를 위해 채택된다. 다시 말해서, 유전체 재료(120)와 게이트 유전체 재료(320)는 동일한 조성을 가지며, 하나의 공정에 의해 동시에 형성되지만, 임베드된 퓨즈와 MOS 트랜지스터의 맥락들에서 상이한 디바이스 기능성을 갖는다.
도 3b를 다시 참조하면, 동작(331)에서, 제1 보이드에 게이트 단자를 제2 보이드에 아이솔레이트된 퓨즈 라인을 형성하기 위해 보이드들은 도전성 재료로 백필링된다. 유리한 실시예들에서, 광범위한 언더컷(오버행)을 갖는 보이드들은 대단히 등각의 퇴적 공정에 의해 완전히 백필링될 수 있다. 금속 ALD 공정은 하나의 그러한 실시예에서 이용된다. 도 4f에 도시된 바와 같이 예를 들어, 금속 ALD 공정은 퓨즈 라인(130)을 보이드(429) 내로 백필링하는 것과 동시에 게이트 단자(330)를 보이드(428) 내로 백필링한다. 유전체 재료(150) 아래에 배치되는 임의의 언더컷 영역은 완전히 충진될 수 있다.
방법(302)은 그 후 예를 들어, 퓨즈 라인(130)의 대향 단부들에서의 한 쌍의 퓨즈 콘택들(291, 292) 및 MOS 게이트 단자 콘택(392)를 동시에 형성하는, IC를 완성하기 위한 동작(340)에서 통상적인 제조로 완료된다.
도 5는 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 머신(1006)이 본 발명의 실시예들에 따른 백필링된 금속 라인을 갖는 모놀리식 임베드된 퓨즈를 채택하는 시스템(1000)을 도시한다. 서버 머신(1006)은 예를 들어, 예시적 실시예에서 패키징된 모놀리식 IC(1050)를 포함하는, 전자 데이터 프로세싱을 위해 함께 네트워킹되고 랙(rack) 내에 배치되는 임의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 송신, 또는 등등의 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트 폰, 랩탑 컴퓨터, 기타 등등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 터치스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(1010), 및 배터리(1015)를 포함할 수 있다.
확대된 뷰(1020)에서 예시된 통합 시스템(1010) 내에 배치되든지, 서버 머신(1006) 내에 독립 패키지된 칩으로서 배치되든지, 패키지된 모놀리식 IC(1050)는 예를 들어, 본 명세서의 다른 부분에서 설명된 바와 같이, 백필 금속 라인을 갖는 적어도 하나의 임베드된 퓨즈를 갖는 모놀리식 아키텍처를 채택하는 메모리 칩(예를 들어, RAM) 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서, 또는 등등)을 포함한다. 모놀리식 IC(1050)는 전력 관리 집적 회로(PMIC)(1030), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(1025)(예를 들어, 디지털 기저대역을 포함함, 아날로그 프론트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그 제어기(1035) 중 하나 이상과 함께 보드, 기판, 또는 인터포저(1060)에 추가로 결합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-DC 변환, 기타 등등을 수행할 수 있고, 따라서 배터리(1015)에 결합되는 입력, 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시되는 바와 같이, 예시적 실시예에서, RFIC(1025)는 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생 상품들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 그에 제한되지 않는 임의의 다수의 무선 표준들 또는 프로토콜들을 구현하기 위해 안테나(도시 생략)에 결합되는 출력을 갖는다. 대안적 구현들에서, 이들 보드-레벨 모듈들 각각은 모놀리식 IC(1050)의 패키지 기판에 결합되는 개별 IC들 상에 또는 모놀리식 IC(1050)의 패키지 기판에 결합되는 단일 IC 내에 통합될 수 있다.
도 6은 본 개시 내용의 적어도 어떤 구현들에 따라 배열된 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는 예를 들어, 플랫폼(1005) 또는 서버 머신(1006) 내부에서 발견될 수 있다. 디바이스(1100)는 도전성 백필을 갖는 임베드된 퓨즈를 더 일체화할 수 있는 프로세서(1104)(예를 들어, 애플리케이션 프로세서)와 같은, 그러나 그에 제한되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 어떤 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 또한 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(1106)은 또한 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 추가적 구현들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그 애플리케이션들에 의존하여, 컴퓨팅 디바이스(1100)는 마더보드(1102)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 위치결정 시스템(global positioning system, GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), 디지털 호환가능 디스크(digital versatile disk, DVD), 및 등등), 또는 등등을 포함하지만, 그에 제한되지 않는다.
통신 칩들(1106)은 컴퓨팅 디바이스(1100)에의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 기술하는 데 이용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 배선을 포함하지 않음을 내포하지 않지만, 어떤 실시예들에서는 그렇지 않을 수도 있다. 통신 칩들(1106)은 본 명세서의 다른 곳에서 설명되는 것들을 포함하지만 이에 제한되지는 않는 복수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의한 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 짧은 범위 무선 통신, 예컨대 Wi-Fi와 블루투스에 전용일 수 있고, 제2 통신 칩은 더 긴 범위 무선 통신, 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
본 명세서에 기재된 특정 특징들이 다양한 구현들을 참조하여 설명되었지만, 이 설명은 제한적인 의미에서 해석해서는 안 된다. 그러므로, 본 명세서에서 기술되는 구현들의 다양한 수정들뿐만 아니라, 본 개시 내용이 속하는 기술 분야의 통상의 기술자에게 명백한 다른 구현들은 본 개시 내용의 사상과 범위 내에 놓이는 것으로 간주된다.
본 발명은 이와 같이 설명되는 실시예들에 제한되지 않으며, 첨부된 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변형되어 실시될 수 있다는 것이 인식될 것이다. 위의 실시예들은 특징들의 특정 조합을 포함할 수 있다. 예를 들면:
하나 이상의 제1 실시예들에서, 임베드된 퓨즈는, 기판 상에 배치된 비평면 도전성 라인을 포함한다. 상기 비평면 라인은 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 상기 두 개의 하이-z 부분들은 상기 기판으로부터 상기 로우-z 부분이 연장되는 것보다 더 큰 z-높이로 연장된다. 하이-k 유전체 재료가 상기 라인 아래와 상기 기판 위에 배치되고, 제2 유전체 재료가 상기 하이-k 유전체 재료와 상기 로우-z 라인 부분 위에 배치된다. 상기 제2 유전체 재료는 상기 하이-z 부분들과 평면을 이루는 상부 표면을 갖는다.
하나 이상의 제1 실시예들의 촉진을 위해, 상기 기판은 결정질 반도체를 포함한다. 상기 비평면 라인은 금속을 포함한다. 상기 하이-k 재료는 로우-z 부분 주위를 완전히 둘러싸고, 적어도 10의 벌크 상대 유전율과 10 nm 미만의 두께를 갖는다. 상기 제2 유전체 재료는 상기 하이-k 유전체 재료의 벌크 상대 유전율보다 낮은 벌크 상대 유전율을 갖는다.
하나 이상의 제1 실시예들의 촉진을 위해, 상기 기판은 결정질 반도체를 포함하고; 상기 비평면 라인은 상기 반도체 내에 임베드된 아이솔레이션 유전체와 하이-k 유전체 재료에 의해 상기 결정질 반도체로부터 분리된 금속을 포함한다. 상기 비평면 라인은 상기 로우-z 부분 내의 제2 두께보다 큰 상기 하이-z 부분 내의 제1 두께를 갖는다.
하나 이상의 제1 실시예들의 촉진을 위해, 상기 로우-z 부분은 30 nm 미만의 최소 z-높이를 갖는다.
하나 이상의 제1 실시예들의 촉진을 위해, 상기 로우-z 부분은 30 nm 미만의 최소 z-높이, 및 상기 하이-z 부분들의 측방향 폭보다 작은 측방향 폭을 갖는다.
하나 이상의 제1 실시예들의 촉진을 위해, 상기 로우-z 부분은 30 nm 미만의 최소 z-높이, 및 50 nm 이하의 측방향 폭을 갖는다.
제1 실시예들 중 임의의 것의 촉진을 위해, 상기 로우-z 부분은 점진적으로 변화하는 z-높이를 갖고, 상기 점진적으로 변화하는 z-두께는 상기 하이-z 부분들 각각에 근접한 최대 z-두께로부터 상기 하이-z 부분들 사이의 최소 z-두께까지 테이퍼링된다.
하나 이상의 제2 실시예들에서, 집적 회로(Integrated Circuit, IC)는 반도체 기판의 제1 영역 위에 게이트 유전체 재료를 개재시켜 배치되는, 제1 금속을 더 포함하는, 게이트 단자를 갖는 MOS 트랜지스터를 포함한다. IC는 또한 임베드된 퓨즈를 포함하고; 상기 임베드된 퓨즈는 기판의 제2 영역 위에 배치된 비평면 도전성 라인을 더 포함한다. 상기 비평면 라인은 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 상기 두 개의 하이-z 부분들은 상기 기판으로부터 상기 로우-z 부분이 연장되는 것보다 더 큰 z-높이로 연장된다. 상기 게이트 유전체 재료는 상기 라인과 상기 기판 사이에 배치되고 상기 로우-z 부분 주위를 완전히 감싼다.
하나 이상의 제2 실시예들의 촉진을 위해, 상기 비평면 라인은 제1 금속을 포함한다. 상기 게이트 유전체는 적어도 10의 벌크 상대 유전율과 10 nm 미만의 두께를 갖는 하이-k 재료이다.
하나 이상의 제2 실시예들의 촉진을 위해, 하이-z 부분들은 상기 게이트 단자의 상부 표면과 평면을 이루는 상부 표면을 갖는다. 상기 로우-z 부분은 30 nm 미만의 최소 z-두께, 및 상기 하이-z 부분들의 측방향 폭보다 작은 측방향 폭을 갖는다.
하나 이상의 제3 실시예들에서, 임베드된 퓨즈를 제조하는 방법은, 기판 상에 배치된 제1 유전체 재료의 영역을 측방향으로 언더컷팅하는 단계를 포함한다. 상기 방법은 상기 언더컷 영역을 제2 유전체 재료로 라이닝하는 단계를 포함한다. 상기 방법은 상기 라이닝된 언더컷 영역을 도전성 재료로 백필링함으로써 대향 퓨즈 단부들의 쌍을 형성하는 단계를 포함한다.
하나 이상의 제3 실시예들의 촉진을 위해, 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는, 상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계를 더 포함한다. 상기 비평면 길이는 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖는다. 상기 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장된다. 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는, 상기 비평면 길이 위에 상기 제1 유전체 재료를 퇴적하는 단계; 상기 제1 유전체 재료를 상기 하이-z 부분과 평탄화하는 단계; 및 상기 제1 유전체 재료로부터 상기 희생 재료를 선택적으로 에칭하는 단계를 더 포함한다.
하나 이상의 제3 실시예들의 촉진을 위해, 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는, 상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계를 더 포함한다. 상기 비평면 길이는 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖는다. 상기 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장된다. 상기 희생 재료의 비평면 길이를 형성하는 단계는, 상기 희생 재료를 상기 더 큰 z-높이와 같은 균일한 두께로 퇴적하는 단계; 상기 희생 재료의 상기 하이-z 부분들을 마스킹하는 단계; 및 상기 희생 재료의 상기 로우-z 부분을 더 작은 두께로 리세싱하는 단계를 더 포함한다. 상기 로우-z 부분은 상기 제1 유전체 재료로 백필링되고, 상기 제1 유전체 재료로부터 상기 희생 재료가 선택적으로 에칭된다.
하나 이상의 제3 실시예들의 촉진을 위해, 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는, 상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계를 포함한다. 상기 비평면 길이는 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖는다. 상기 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장된다. 상기 희생 재료의 비평면 길이를 형성하는 단계는, 상기 희생 재료 층 또는 주변 유전체 재료 중 하나에 개구를 패터닝하는 단계; 상기 주변 유전체 재료 내의 상기 개구를 상기 희생 재료로 백필링하거나 또는 상기 희생 재료 내의 상기 개구를 상기 주변 유전체 재료로 백필링하는 단계; 상기 희생 재료의 상기 하이-z 부분들을 마스킹하는 단계; 및 상기 로우-z 부분을 형성하기 위해, 마스킹되지 않은 희생 재료를 상기 주변 유전체 재료의 상부 표면 아래로 리세싱하는 단계를 더 포함한다. 상기 로우-z 부분은 상기 제1 유전체 재료로 백필링되고, 상기 제1 유전체 재료로부터 상기 희생 재료가 선택적으로 에칭된다.
하나 이상의 제3 실시예들의 촉진을 위해, 상기 기판 위에 상기 희생 재료의 제2 피처가 또한 형성되고, 상기 제1 피처와 상기 제2 피처 사이에 제1 유전체 재료가 있다. 상기 제1 피처의 상기 하이-z 부분들을 마스킹하면서 상기 제2 피처가(완전히) 마스킹된다. 상기 제1 피처와 함께 상기 제2 희생 재료 피처가 제거된다. 상기 제2 희생 재료를 제거하여 생성되는 제2 보이드 내에 상기 제2 유전체 재료가 또한 퇴적된다. 임베드된 퓨즈 단자들과 함께, 게이트 단자가 상기 도전성 재료로 상기 제2 보이드를 백필링함으로써 형성된다.
하나 이상의 제3 실시예들 중 임의의 것의 촉진을 위해, 상기 제1 유전체 재료의 상기 언더컷 영역을 상기 제2 유전체 재료로 라이닝하는 단계는, 화학 기상 퇴적(CVD) 또는 원자 층 퇴적(ALD) 공정에 의해, 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함한다. 상기 라이닝된 언더컷 영역을 도전성 재료로 백필링하는 단계는 ALD 공정에 의해 금속을 퇴적하는 단계를 더 포함한다.
하나 이상의 제4 실시예들에서, 집적 회로(IC)를 형성하는 방법은, 기판의 제1 영역 위에 희생 재료의 제1 피처와, 상기 기판의 제2 영역 위에 희생 재료의 제2 피처를 형성하는 단계를 포함하고, 상기 그 사이에 제1 유전체 재료가 있다. 상기 방법은 상기 제1 피처, 및 상기 제2 피처의 제1 부분들을 마스킹하는 단계를 포함한다. 상기 방법은 상기 제2 피처의 마스킹되지 않은 부분을 상기 제1 유전체 재료의 상부 표면 아래로 리세싱하는 단계를 포함한다. 상기 방법은 상기 제2 피처의 리세스된 부분을 제2 유전체 재료로 백필링하는 단계를 포함한다. 상기 방법은 상기 제1 및 제2 유전체 재료로부터 상기 제1 및 제2 희생 재료 피처를 선택적으로 제거하는 단계를 포함한다. 상기 방법은 제1 및 제2 보이드에 게이트 유전체 재료를 퇴적하는 단계와, 상기 기판의 제1 영역 위에 하나의 게이트 단자를 형성하고, 상기 기판의 제2 영역 위에 임베드된 퓨즈를 형성하기 위해 도전성 재료로 상기 제1 및 제2 보이드를 백필링하는 단계를 포함한다.
하나 이상의 제4 실시예들 중 임의의 것의 촉진을 위해, 상기 제2 희생 재료 피처를 제거하는 단계는 상기 제2 유전체 재료를 언더컷한다. 상기 게이트 유전체 재료를 퇴적하는 단계는 상기 언더컷을 라이닝한다. 상기 도전성 재료로 상기 보이드들을 백필링하는 단계는 상기 언더컷을 충진한다.
하나 이상의 제4 실시예들 중 임의의 것의 촉진을 위해, 상기 게이트 유전체 재료를 퇴적하는 단계는, 화학 기상 퇴적(CVD) 또는 원자 층 퇴적(ALD) 공정에 의해, 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함한다. 상기 보이드들을 백필링하는 단계는 ALD 공정에 의해 금속을 퇴적하는 단계를 더 포함한다.
하나 이상의 제4 실시예들 중 임의의 것의 촉진을 위해, 상기 방법은 상기 게이트 단자에 제1 콘택을 형성하는 단계, 및 상기 퓨즈 위에 제1 및 제2 콘택을 형성하는 단계를 더 포함한다.
하나 이상의 제4 실시예들 중 임의의 것의 촉진을 위해, 상기 제2 피처의 마스킹되지 않은 부분을 상기 제1 유전체 재료의 상부 표면 아래로 리세싱하는 단계는, 상기 희생 재료를 30 nm 미만의 두께로 감소시키도록 에칭하는 단계를 더 포함한다.
그러나, 위의 실시예들은 이와 관련하여 제한되지 않고, 다양한 구현들에서, 위의 실시예들은 그러한 특징들의 서브세트만을 행하는 것, 그러한 특징들의 상이한 순서를 행하는 것, 그러한 특징들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 특징들 외에 부가적인 특징들을 행하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 하기의 청구항들을 참고하여, 그러한 청구항들에 권리가 주어지는 균등물들의 모든 범위와 함께 결정되어야 한다.

Claims (21)

  1. 임베드된 퓨즈로서,
    기판 위에 배치된 비평면 도전성 라인 - 상기 비평면 라인은 두 개의 하이-z 부분들 사이의 로우-z 부분을 가지며, 상기 두 개의 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장함 -;
    상기 라인 아래와 상기 기판 위에 배치된 하이-k 유전체 재료; 및
    상기 하이-k 유전체 재료와 상기 로우-z 라인 부분 위에 배치된 제2 유전체 재료 - 상기 제2 유전체 재료는 상기 하이-z 부분들과 평면을 이루는 상부 표면을 가짐 -
    를 포함하는, 임베드된 퓨즈.
  2. 제1항에 있어서,
    상기 기판은 결정질 반도체를 포함하고;
    상기 비평면 라인은 금속을 포함하고;
    상기 하이-k 재료는 상기 로우-z 부분 주위를 완전히 둘러싸고, 적어도 10의 벌크 상대 유전율과 10 nm 미만의 두께를 갖고;
    상기 제2 유전체 재료는 상기 하이-k 유전체 재료의 벌크 상대 유전율보다 낮은 벌크 상대 유전율을 갖는, 임베드된 퓨즈.
  3. 제1항에 있어서,
    상기 기판은 결정질 반도체를 포함하고;
    상기 비평면 라인은 상기 반도체 내에 임베드된 아이솔레이션 유전체와 상기 하이-k 유전체 재료에 의해 상기 결정질 반도체로부터 분리된 금속을 포함하고;
    상기 비평면 라인은 상기 로우-z 부분 내의 제2 두께보다 큰 상기 하이-z 부분 내의 제1 두께를 갖는, 임베드된 퓨즈.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 로우-z 부분은 점진적으로 변화하는 z-두께(graduated z-thickness)를 갖고, 상기 점진적으로 변화하는 z-두께는 상기 하이-z 부분들 각각에 근접한 최대 z-두께로부터 상기 하이-z 부분들 사이의 최소 z-두께까지 테이퍼링되는, 임베드된 퓨즈.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 로우-z 부분은 30 nm 미만의 최소 z-두께를 갖는, 임베드된 퓨즈.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 로우-z 부분은 30 nm 미만의 최소 z-두께, 및 상기 하이-z 부분들의 측방향 폭보다 작은 측방향 폭을 갖는, 임베드된 퓨즈.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 로우-z 부분은 30 nm 미만의 최소 z-두께, 및 50 nm 이하의 측방향 폭을 갖는, 임베드된 퓨즈.
  8. 집적 회로(Integrated Circuit, IC)로서,
    반도체 기판의 제1 영역 위에 게이트 유전체 재료를 개재시켜 배치되는, 제1 금속을 포함하는, 게이트 단자를 갖는 MOS 트랜지스터; 및
    임베드된 퓨즈를 포함하고; 상기 임베드된 퓨즈는:
    상기 기판의 제2 영역 위에 배치된 비평면 도전성 라인을 더 포함하고, 상기 비평면 라인은 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 상기 두 개의 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장되고, 상기 게이트 유전체 재료는 상기 라인과 상기 기판 사이에 배치되고 상기 로우-z 부분 주위를 완전히 둘러싸는, IC.
  9. 제8항에 있어서,
    상기 비평면 라인은 제1 금속을 포함하고;
    상기 게이트 유전체는 적어도 10의 벌크 상대 유전율과 10 nm 미만의 두께를 갖는 하이-k 재료인, IC.
  10. 제8항에 있어서,
    상기 하이-z 부분들은 상기 게이트 단자의 상부 표면과 평면을 이루는 상부 표면을 갖고;
    상기 로우-z 부분은 30 nm 미만의 최소 z-두께, 및 상기 하이-z 부분들의 측방향 폭보다 작은 측방향 폭을 갖는, IC.
  11. 임베드된 퓨즈를 제조하는 방법으로서,
    기판 위에 배치된 제1 유전체 재료의 영역을 측방향으로 언더컷팅하는 단계;
    상기 언더컷 영역을 제2 유전체 재료로 라이닝하는 단계; 및
    상기 라이닝된 언더컷 영역을 도전성 재료로 백필링(backfilling)함으로써 대향 퓨즈 단부들의 쌍을 형성하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는:
    상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계 - 상기 비평면 길이는 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 상기 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장됨 -;
    상기 비평면 길이 위에 상기 제1 유전체 재료를 퇴적하는 단계;
    상기 제1 유전체 재료를 상기 하이-z 부분과 평탄화하는 단계; 및
    상기 제1 유전체 재료로부터 상기 희생 재료를 선택적으로 에칭하는 단계를 더 포함하는, 방법.
  13. 제11항에 있어서, 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는:
    상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계 - 상기 비평면 길이는 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 상기 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장되고, 상기 희생 재료의 비평면 길이를 형성하는 단계는:
    상기 희생 재료를 상기 더 큰 z-높이와 같은 균일한 두께로 퇴적하는 단계;
    상기 희생 재료의 상기 하이-z 부분들을 마스킹하는 단계; 및
    상기 희생 재료의 상기 로우-z 부분을 더 작은 두께로 리세싱하는 단계를 더 포함함 -; 및
    상기 로우-z 부분을 상기 제1 유전체 재료로 백필링하는 단계;
    상기 제1 유전체 재료로부터 상기 희생 재료를 선택적으로 에칭하는 단계를 더 포함하는, 방법.
  14. 제11항에 있어서, 상기 제1 유전체 재료를 측방향으로 언더컷팅하는 단계는:
    상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계 - 상기 비평면 길이는 두 개의 하이-z 부분들 사이의 로우-z 부분을 갖고, 상기 하이-z 부분들은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장되고, 상기 희생 재료의 비평면 길이를 형성하는 단계는:
    상기 희생 재료 또는 주변 유전체 재료 중 하나에 개구를 패터닝하는 단계;
    상기 주변 유전체 재료 또는 상기 희생 재료 중 다른 하나로 상기 개구를 백필링하는 단계;
    상기 희생 재료의 상기 하이-z 부분들을 마스킹하는 단계; 및
    상기 로우-z 부분을 형성하기 위해, 마스킹되지 않은 희생 재료를 상기 주변 유전체 재료의 상부 표면 아래로 리세싱하는 단계를 더 포함함 -;
    상기 제1 유전체 재료로 상기 로우-z 부분을 백필링하는 단계; 및
    상기 제1 유전체 재료로부터 상기 희생 재료를 선택적으로 에칭하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 기판 위에 상기 희생 재료의 제2 피처를 형성하는 단계 - 상기 제1 피처와 상기 제2 피처 사이에 제1 유전체 재료가 있음 -;
    상기 제1 피처의 상기 하이-z 부분들을 마스킹하면서 상기 제2 피처를 마스킹하는 단계;
    상기 제1 피처와 함께 상기 제2 희생 재료 피처를 제거하는 단계;
    상기 제2 희생 재료를 제거하여 생성되는 제2 보이드 내에 상기 제2 유전체 재료를 퇴적하는 단계; 및
    상기 도전성 재료로 상기 제2 보이드를 백필링함으로써 게이트 단자를 형성하는 단계를 더 포함하는, 방법.
  16. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 유전체 재료의 상기 언더컷 영역을 상기 제2 유전체 재료로 라이닝하는 단계는: 화학 기상 퇴적(CVD) 또는 원자 층 퇴적(ALD) 공정에 의해, 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함하고,
    상기 라이닝된 언더컷 영역을 도전성 재료로 백필링하는 단계는 ALD 공정에 의해 금속을 퇴적하는 단계를 더 포함하는, 방법.
  17. 집적 회로(IC)를 형성하는 방법으로서,
    기판의 제1 영역 위에 희생 재료의 제1 피처와, 상기 기판의 제2 영역 위에 희생 재료의 제2 피처를 형성하는 단계 - 상기 제1 피처와 상기 제2 피처 사이에 제1 유전체 재료가 있음 -;
    상기 제1 피처, 및 상기 제2 피처의 제1 부분들을 마스킹하는 단계;
    상기 제2 피처의 마스킹되지 않은 부분을 상기 제1 유전체 재료의 상부 표면 아래로 리세싱하는 단계;
    상기 제2 피처의 리세스된 부분을 제2 유전체 재료로 백필링하는 단계;
    상기 제1 및 제2 유전체 재료로부터 상기 제1 및 제2 희생 재료 피처를 선택적으로 제거하는 단계;
    제1 및 제2 보이드에 게이트 유전체 재료를 퇴적하는 단계; 및
    상기 기판의 제1 영역 위에 하나의 게이트 단자를 형성하고, 상기 기판의 제2 영역 위에 임베드된 퓨즈를 형성하기 위해 도전성 재료로 상기 제1 및 제2 보이드를 백필링하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 제2 희생 재료 피처를 제거하는 단계는 상기 제2 유전체 재료를 언더컷하고;
    상기 게이트 유전체 재료를 퇴적하는 단계는 상기 언더컷을 라이닝하고;
    상기 도전성 재료로 상기 보이드들을 백필링하는 단계는 상기 언더컷을 충진하는, 방법.
  19. 제17항 또는 제18항에 있어서,
    상기 게이트 유전체 재료를 퇴적하는 단계는: 화학 기상 퇴적(CVD) 또는 원자 층 퇴적(ALD) 공정에 의해, 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함하고,
    상기 보이드들을 백필링하는 단계는 ALD 공정에 의해 금속을 퇴적하는 단계를 더 포함하는, 방법.
  20. 제17항 또는 제18항에 있어서,
    상기 게이트 단자에 제1 콘택을 형성하는 단계; 및
    상기 퓨즈 위에 제1 및 제2 콘택을 형성하는 단계를 더 포함하는 방법.
  21. 제17항 또는 제18항에 있어서,
    상기 제2 피처의 마스킹되지 않은 부분을 상기 제1 유전체 재료의 상부 표면 아래로 리세싱하는 단계는: 상기 희생 재료를 30 nm 미만의 두께로 감소시키도록 에칭하는 단계를 더 포함하는, 방법.
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