CN107924948B - 用于集成电路的复合横向电阻器结构 - Google Patents

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Abstract

包括设置在衬底表面之上的横向复合电阻器的IC器件结构以及用于结合晶体管的制作而形成这种电阻器的制作技术。复合电阻性迹线可以包括在衬底之上横向地布置而不是竖直地堆叠的多个电阻性材料。沿电阻性迹线长度，第一电阻性材料与第二电阻性材料的侧壁接触。可以利用第二电阻性材料取代第一电阻性材料的沿电阻性迹线的中心线的部分，使得第二电阻性材料被嵌入第一电阻性材料内。

Description

用于集成电路的复合横向电阻器结构
背景技术
单片集成电路（IC）一般包括在衬底之上制作的多个无源器件（诸如电阻器）和/或有源器件（诸如金属氧化物半导体场效应晶体管（MOSFET））等等。图1A是设置在衬底隔离电介质106之上的传统单片复合电阻器110的平面图。图1B是由竖直堆叠的两个电阻性材料115和120构成的传统复合电阻器110的横截面视图。电阻器接触部130是在复合电阻器110的两端处制造的，且与其他无源和有源器件一起互连到IC中。通过选择材料115和120以及它们的z厚度之比率，复合电阻器110可以具有许多种电阻率和热性质。
然而，传统复合电阻器中采用的多个电阻性材料引入了在均质薄膜电阻器设计中未发现的问题。例如，多个电阻性材料常常具有非常不同的热性质，并且当复合电阻器在操作期间经历焦耳加热时，热膨胀失配可能是问题。（一个或多个）电阻器材料的分层和/或机械应力引发的材料内的空隙/断裂可能导致电阻值的不受控改变和/或开路状况。关于传统复合电阻器的另一顾虑是与周围层间电介质（ILD）的反应的可能性。与ILD材料的化学反应和/或固态扩散可能沿暴露于ILD的多个电阻性材料的整个电阻性长度而发生。
因此，较不易受这些失效模式影响的复合电阻器结构将在高级IC结构中有优势。
附图说明
在附图中作为示例且不作为限制图示了本文描述的材料。为了图示的简明和清楚，附图中图示的元件不必按比例绘制。例如，为了清楚，一些元件的尺寸可能相对于其他元件被夸大。另外，在被视为适当的情况下，在附图之间重复附图标记，以指示对应或相似的元件。在附图中：
图1A是传统复合电阻器的平面图；
图1B是图1A中图示的传统平面电阻器的横截面视图；
图2是图示了根据一些实施例的形成横向复合电阻器的方法的流程图；
图3A是根据一些实施例的横向复合电阻器的平面图；
图3B和3C是根据一些实施例的图3A中图示的横向复合电阻器的横截面视图；
图4A是图示了根据一些实施例的形成横向复合电阻器的方法的流程图；
图5A是根据一些实施例的包括横向复合电阻器和晶体管的IC的平面图；
图5B是根据一些实施例的包括横向复合电阻器和晶体管的IC的横截面视图；
图5C是根据一些实施例的图5A中图示的横向复合电阻器的横截面视图；
图6是图示了根据一些实施例的形成包括横向复合电阻器和晶体管二者的IC的方法的流程图；
图7A、7B、7C、7D、7E、7F、7G和7H是根据一些实施例的随着图6中描绘的方法中的所选操作被执行而演进的、包括晶体管和横向复合电阻器的IC的横截面视图；
图8图示了根据一些实施例的采用包括横向复合电阻器的IC结构的移动计算平台和数据服务器机器；以及
图9是根据一些实施例的电子计算器件的功能框图。
具体实施方式
参照附图来描述一个或多个实施例。尽管详细地描绘和讨论了具体配置和布置，但应当理解，这仅出于说明目的而完成。相关领域技术人员将认识到，在不脱离描述的精神和范围的情况下，其他配置和布置是可能的。对相关领域技术人员来说将显而易见的是，可以在除本文详细描述的系统和应用外的多种其他系统和应用中采用本文描述的技术和/或布置。
在以下详细描述中对附图进行参照，附图形成了以下详细描述的部分且图示了示例性实施例。另外，应当理解，在不脱离要求保护的主题的范围的情况下，可以利用其他实施例并且可以做出结构和/或逻辑改变。还应当注意，方向和引用（例如上、下、顶、底等等）可以仅被用于促进附图中特征的描述。因此，以下详细描述不应在限制意义上理解，并且要求保护的主题的范围仅由所附权利要求及其等同物定义。
在以下描述中，阐述了许多细节。然而，对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，以框图形式而不是详细地示出了公知方法和器件，以避免使本发明模糊。遍及本说明书对“实施例”或“一个实施例”的引用意味着：结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”在遍及本说明书各处的出现不一定指代本发明的相同实施例。另外，可以在一个或多个实施例中以任何合适方式组合该特定特征、结构、功能或特性。例如，可以在与第一实施例和第二实施例这两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方将第一实施例与第二实施例进行组合。
如本发明的描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文清楚地另外指示。还将理解的是，如本文使用的术语“和/或”指代且涵盖关联的所列出的项目中的一个或多个的任何和所有可能组合。
本文中可以使用术语“耦合”和“连接”连同其派生词来描述组件之间的功能或结构关系。应当理解，这些术语不意图作为彼此的同义词。相反地，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理接触、光学接触或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接（它们之间具有其他居间元件）物理接触或电接触，和/或两个或更多个元件彼此协作或交互（例如，如在因果关系中那样）。
如本文使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指代在这种物理关系值得注意的情况下一个组件或材料相对于其他组件或材料的相对位置。例如，在材料的情境中，设置在另一材料之上或之下的一个材料或材料可以直接接触或者可以具有一个或多个居间材料。此外，设置在两个材料或材料之间的一个材料可以直接与这两个层接触或者可以具有一个或多个居间层。相比而言，第二材料或材料“上”的第一材料或材料直接与该第二材料/材料接触。要在组件组装的情境中作出类似区分。
如遍及本描述以及在权利要求中所使用的，由术语“……中的至少一个”或“……中的一个或多个”联结的项目的列表可以意指所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以意指：A；B；C；A和B；A和C；B和C；或者A、B和C。
本文描述了包括设置在衬底表面之上的横向复合电阻器的IC结构以及用于结合晶体管的制作而形成这种电阻器的制作技术。在一些实施例中，复合电阻性迹线包括横向布置而不是竖直堆叠在衬底之上的多个电阻性材料。因此，沿电阻性迹线长度，第一电阻性材料与第二电阻性材料的侧壁接触。在一些示例性实施例中，利用第二电阻性材料取代第一电阻性材料沿电阻性迹线的纵向中心线的部分，从而将第二电阻性材料嵌入第一电阻性材料内。在第二电阻性材料比第一电阻性材料具有更低电阻率的情况下，电阻器电流将主要处于电阻器器件的中心。有利地，电阻性迹线内的材料膨胀失配可以是横向地而不是竖直地取向的。而且，根据本文的实施例布置的横向复合电阻器材料可以比它们在传统结构中更少地暴露于周围互连ILD层。因此，有利地，电阻器材料性质的氧化和/或其他非故意改变可以被减少或避免。在一些另外实施例中，通过同时形成第一电阻性材料和源于相同材料（诸如多晶硅）的牺牲栅极，将复合横向电阻器制作与取代栅极晶体管（finFET或平面）工艺集成。通过将牺牲栅极掩模材料和/或轮廓与电阻器掩模材料和/或轮廓进行区分，可以利用栅极取代工艺来利用第二电阻性材料取代第一电阻性材料的仅中心部分。
图2是图示了根据一些实施例的用于形成横向复合电阻器的方法201的流程图。方法201开始于操作205处，在操作205处，在衬底之上形成第一电阻性材料的迹线。在操作210处，沿迹线的纵向中心线取代或修改第一电阻性材料的部分，以形成第二电阻性材料。然后在操作230处通过形成第一和第二电阻器接触部来完成横向复合电阻器，第一和第二电阻器接触部可以与在衬底的其他区中形成的IC的其他无源和/或有源组件电互连。
图3A是根据一些实施例的可遵循方法201而制作的横向复合电阻器301的平面图。图3B是根据一些实施例的沿图3A中图示的B-B’平面的横向复合电阻器301的横截面视图。图3C是根据一些实施例的沿图3A中图示的C-C’平面的横向复合电阻器301的横截面视图。
如图3A-3C中所示，复合横向电阻器301包括迹线，该迹线包括第一电阻性材料315和第二电阻性材料320二者，第一电阻性材料315横向围绕第二电阻性材料320，两者均设置在衬底105之上。在如所图示的一些实施例中，电阻性材料320设置在衬底隔离电介质106的表面上。在其他实施例中，电阻性材料320可以被嵌入电阻性材料315内，且不与设置在电阻性材料315下面的材料层接触。在衬底105具有不充足电阻率的一些示例性实施例中，衬底隔离电介质材料106设置在衬底105与至少第一电阻性材料315之间。电阻器301可以替换地直接沉积在衬底105上，或者衬底可以被定义为包括隔离电介质106（例如，绝缘体上半导体衬底）。除横向复合电阻器301外，一个或多个有源器件（未描绘）（诸如晶体管（例如，金属氧化物半导体场效应晶体管）、光电检测器（例如，P-i-N光电二极管）、激光器、调制器等等）可以类似地设置在衬底105中、上或之上。除横向复合电阻器301外，一个或多个其他无源器件（诸如电容器、电感器、光波导等等）也可以设置在衬底105中、上或之上。
衬底105可以是适于形成单片集成的电气、光学或微机电（MEM）器件（本文中一般称为IC）的任何衬底。示例性衬底包括半导体衬底、绝缘体上半导体（SOI）衬底、绝缘体衬底（例如，蓝宝石）等等和/或其组合。在一个示例性实施例中，衬底105包括基本上单晶的半导体，诸如但不限于硅。示例性半导体衬底成分还包括：锗或IV族合金系，诸如SiGe；III-V族系，诸如GaAs、InP、InGaAs等等；或者III-N族系，诸如GaN。
衬底隔离电介质106可以是本领域中已知的适于将电阻器301与衬底105电隔离的任何电介质材料。示例性材料包括但不限于氧化硅（SiO）、氮化硅（SiN）、氮氧化硅（SiON）、碳氮化硅（SiCN）和低k材料（例如碳掺杂二氧化硅（SiOC）、多孔电介质等）。
电阻性材料315、320可以在衬底105的区之上形成电阻性线或焊盘等。电阻性材料315、320均可以是具有合适电阻率的任何材料，该合适电阻率用于在以横向长度L间隔开的一对电阻器接触部330之间提供具有预定并联电阻（R1||R2）的导电路径。在一些实施例中，电阻性材料315、320二者均具有比针对耦合到电阻器接触部330的导电通孔和/或迹线而采用的材料的薄层电阻大的薄层电阻。在一些示例性实施例中，电阻性材料320比电阻性材料315具有更低的电阻率。在一些实施例中，电阻性材料315、320中的至少一个是掺杂或非掺杂半导体和/或金属复合物。示例性半导体包括硅、锗和硅锗。尽管半导体材料可以是单晶的或非晶的，但在一些实施例中，半导体是多晶的。电阻性材料315、320的掺杂可以取决于所利用的半导体材料系，且可以使每一个材料为n型的或p型。在电阻性材料315、320中的至少一个是多晶硅的一个示例性实施例中，杂质是p型的（例如，硼）。杂质掺杂剂水平是期望薄层电阻的函数，且可以例如小于1017/cm3。在电阻性材料315、320中的至少一个是金属复合物的其他实施例中，可以利用已知适于薄膜电阻器应用的任何金属或金属合金，诸如但不限于钽、钨、铝、镍、钛、钴、它们的合金、以及其氮化物、硅化物和碳化物。
在电阻性材料315是第一半导体材料的一些示例性实施例中，电阻性材料320是相同的第一半导体材料，但被掺杂到与电阻性材料315不同（例如，比电阻性材料315更高）的杂质浓度。在电阻性材料315是第一半导体材料的一些示例性实施例中，电阻性材料320是第二不同半导体材料。例如，在电阻性材料315是多晶硅的一些实施例中，电阻性材料320是除多晶硅外的半导体，诸如多晶Ge或多晶SiGe。在电阻性材料315是第一半导体材料的一些示例性实施例中，电阻性材料320是金属复合物。在电阻性材料320是第一半导体材料的一些示例性实施例中，电阻性材料315是金属复合物。
如图3B中所示，因为电阻性材料315被设置成邻近于电阻性材料320的相对侧壁，所以电阻器301也可以被视为在电阻性迹线长度L之上并联（R1,1||R2||R1,2）延伸的三个电阻器。与电流流动正交的电阻性线的横截面包括电阻性材料320的截面积以及电阻性材料315的两个截面积。因此，电阻贡献R2是横向宽度w2和z高度h2的函数。电阻贡献R1是w1和z高度h1（R1,1）以及w3和z高度h3（R1,2）的函数，对于w1=w3并且h1=h3的示例性实施例，这简化成2w1和h1的函数。电阻器301具有近似L*(2w1+w2)的横向尺寸，这定义了横向占地面积（即，衬底面积）。如图3C中所图示，电阻性材料315不在电阻性材料320的沿纵向长度（例如，y轴）的端部的侧壁。有利地，长度L被最小化以减小电阻器占地面积。在示例性实施例中，根据针对给定材料层的设计规则，对长度L调整大小以仅容纳最小接触尺寸和最小节距的两个电阻器接触部330。由于接触尺寸和接触节距随技术而扩缩，因此可以期望这些值随时间改变，其中示例性范围是10-30 nm。有利地，宽度w1和w2被最小化以减小占地面积。在示例性实施例中，宽度w2被调整大小以仅容纳具有最小接触尺寸的接触部330，或稍微更大以容纳配准不良等。如下面进一步描述的那样，宽度2w1+w2可以是通过非光刻手段而分割成分离材料的某个目标光刻印刷的尺寸。
如图3B和3C中所示，电阻性材料320具有z高度h2，该高度可以仅部分地取决于与电阻性材料315相关联的高度h1和/或h3。如下面进一步描述的那样，z高度h1和/或h3可以被确定为沉积膜厚度的函数。例如，在电阻性材料315是多晶硅的情况下，h1和/或h3可以在10和500 nm沉积的多晶硅膜厚度之间变化。z高度h2可以被进一步确定为附加参数的函数，例如，被确定为如下各项的函数：沉积膜厚度、与周围材料的平面化和/或选择性凹陷蚀刻的程度。在使电阻性材料与周围ILD 350平面化的说明性实施例中，h2等于z高度h1和与设置在电阻性材料315之上的硬掩模材料340相关联的z高度h4之和。由此，电阻性材料320的顶表面基本上与硬掩模材料340和ILD 350的顶表面共平面。ILD 350和硬掩模材料340均可以是已知适于它们的功能的任何材料，诸如但不限于SiO、氮化硅（SiN）、氮氧化硅（SiON）、碳氮化硅（SiCN）和低k材料（例如碳掺杂二氧化硅（SiOC）、多孔电介质等）。在一些示例性实施例中，硬掩模材料340具有与ILD 350的成分不同的成分。例如，在ILD 350是低k电介质（例如，SiOC）的一个实施例中，硬掩模材料340是具有更高相对介电常数的材料（例如SiO、SiON、SiN、SiCN等）。
如图3A-3C中所图示，电阻性材料150设置在电阻性材料320的沿横向长度（例如，x轴）的相对侧上。堆叠在电阻性材料315顶上的硬掩模材料340同样形成邻近于电阻性材料320的侧壁。在图3B和3C中图示的示例性实施例中，硬掩模材料340与电阻性材料320的侧壁部分直接接触。然而在例如电阻性材料320具有更小z高度h2的其他实施例中，硬掩模材料340可以在凹陷的任一侧上形成脊部，电阻性材料320设置在所述凹陷中。要注意的是，结合硬掩模材料340在电阻性材料320的顶表面之上的不存在，设置在电阻性材料315的顶表面之上的硬掩模材料340的存在指示被采用以制作电阻器301的技术，如下面进一步描述的那样。
电阻器接触部330可以直接（即，直接接触）或间接（即，通过一个或多个居间材料）耦合到电阻性材料315和320中的一个或多个。在电阻性材料320具有更大z高度（h2>h1）的示例性实施例中，电阻器接触部330与电阻性材料320直接接触，而电阻性材料315仅通过电阻性材料320间接耦合到接触部330。电阻器接触部330可以是有利地向电阻性材料320提供欧姆接触的（一个或多个）任何已知材料。电阻器接触部330可以具有已知适于晶体管接触部的任何金属化部（金属或金属合金）。第二ILD 355进一步设置在复合电阻器301之上，例如覆盖电阻性材料320的顶表面。第二ILD 355可以与ILD 350具有相同或不同成分，诸如但不限于SiO、SiN、SiO、SiC，和低k材料（例如SiOC、多孔电介质等）。
图4A是图示了根据一些实施例的用于形成横向复合电阻器的方法401的流程图。方法401图示了一种用于执行方法201（图2）的示例性技术，方法201在上面被引入以得到图3A-3C中图示的复合横向电阻器结构。
方法401开始于操作406处，在操作406处，在衬底的区之上形成电阻器堆叠。在示例性实施例中，电阻器堆叠至少包括设置在第一电阻性材料之上的硬掩模材料。第一电阻性材料可以被沉积到适于期望电阻值的预定膜厚度。可以利用任何沉积工艺（诸如但不限于化学气相沉积（CVD）、等离子体增强CVD（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）等等）来沉积第一电阻性材料。在一些实施例中，通过CVD将多晶硅沉积到20-500 nm的厚度。
在操作411处，在电阻器堆叠之上对电阻器掩模进行图案化。在电阻器掩模不可光电定义的一些实施例中，操作411需要对电阻器掩模的掩蔽蚀刻。电阻器掩模可以具有任何合适材料，诸如但不限于基于碳的材料（例如，无定形或钻石状碳）。在一些有利实施例中，基于电阻器硬掩模材料的成分来选择电阻器掩模的成分，使得后续干蚀刻工艺在电阻器掩模与电阻器硬掩模材料之间具有低蚀刻选择性（例如，1:1）。在一些另外实施例中，在操作411处可以以物理方式腐蚀电阻器掩模（例如，通过物理干蚀刻工艺），以在电阻器堆叠的后续蚀刻之前使掩模特征的侧壁拐角变圆。
在操作412处，蚀刻电阻器堆叠并且移除电阻器掩模。在操作412处可以采用在电阻器掩模与电阻器硬掩模之间具有低蚀刻选择性（例如，1:1）的蚀刻工艺（例如，干蚀刻），从而确保在电阻器堆叠蚀刻操作期间消耗电阻器掩模的大部分。在有利实施例中，低蚀刻选择性和/或物理密集蚀刻工艺（例如，在大溅射组件情况下）在操作412期间引发显著电阻器掩模消耗和/或拐角变圆。在完成操作412时，已经清除第一电阻性材料的未掩蔽区并且已经将电阻器掩模的变圆特征轮廓转化成下层硬掩模材料。然后，可以对第一电阻性材料的线进行后续蚀刻，以定义电阻器堆叠的纵向长度。
在操作413处，在经图案化的电阻器堆叠周围对ILD进行沉积和平面化。可以通过任何已知技术来沉积任何传统ILD，诸如但不限于SiO、SiN、SiON、SiCN和低k材料（例如SiOC、多孔电介质等）。在示例性实施例中，ILD的平面化具有对电阻器硬掩模的高选择性，使得ILD的顶表面与电阻器硬掩模的具有最大膜厚度的部分平面化。因为电阻器硬掩模具有变圆的拐角轮廓，所以将使ILD与电阻器硬掩模的仅沿电阻器特征的纵向中心线暴露的部分平面化。
在操作414处，移除电阻器硬掩模的所暴露的部分，例如利用已知适于电阻器硬掩模材料的任何各向异性干蚀刻工艺。在完成硬掩模蚀刻操作414时，在被限于沿电阻器特征的纵向中心线的区的硬掩模的开口内暴露第一电阻性材料。
在操作416处，使第一电阻性材料的所暴露的部分凹陷，例如利用已知用于所利用的特定电阻性材料的任何各向异性蚀刻工艺。在一些实施例中，在操作416处蚀刻第一电阻性材料的整个膜厚度，以暴露衬底的下层表面（例如，衬底隔离电介质）。在其他实施例中，移除第一电阻性材料的仅部分厚度。
在操作420处，利用第二电阻性材料回填第一电阻性材料中的凹陷，例如利用已知合适的任何沉积工艺。在一些实施例中，通过CVD将多晶硅、Ge或SiGe或者金属复合物沉积到在操作416处蚀刻的凹陷中。然后使与第二电阻器材料的沉积相关联的过度沉积与周围ILD和/或剩余电阻器硬掩模材料平面化。在一些实施例中，在平面化后，使回填的电阻性材料凹陷低于周围ILD和/或电阻器硬掩模。在操作440处，遵循任何传统技术，形成接触部，例如穿过覆盖第二电阻性材料的第二ILD。在一些实施例中，使电阻器接触部落在第二电阻性材料上。对于使电阻性材料凹陷低于电阻器硬掩模的一些实施例，上层ILD回填要邻近于电阻器硬掩模而设置的凹陷。
图5A是根据一些实施例的包括横向复合电阻器502和晶体管503的IC结构501的平面图。图5B是根据一些实施例的沿图5A中图示的B-B’平面的IC结构501的横截面视图。图5C是根据一些实施例的沿图5A中图示的C-C’平面的IC结构501的横截面视图。
在图5A中，以虚线描绘了示例性非平面晶体管主体560。晶体管互连金属化部530在栅极堆叠的相对侧上与半导体鳍560的源极/漏极区耦合，该栅极堆叠至少包括设置在栅极电介质（未描绘）之上的栅极电极570。电介质间隔部565设置在源极/漏极区与栅极电极570之间。电介质间隔部565进一步沿电阻性材料315的外侧壁而设置。在示例性实施例中，电介质间隔部565还沿电阻器硬掩模材料340的至少下部设置。如图5B中进一步图示，半导体鳍560在衬底隔离电介质106上面延伸z高度。晶体管互连金属化部530落在接触金属化部555上，接触金属化部555设置于两个邻近电介质间隔部565之间。接触金属化部555进一步设置在电阻性材料320上，并且电阻器互连金属化部330落在接触金属化部555上。在一些示例性实施例中，接触金属化部555的顶表面与ILD 350的顶表面共平面，且与电阻器硬掩模材料340的顶表面共平面。电阻性材料320具有z高度（例如，h2），该z高度比栅极电极570的z高度hg大，如从隔离电介质106与电阻性材料320之间的界面所测量的。如图5C中进一步图示，沿超出接触金属化部555的平面，电阻性材料320的顶表面与ILD 350的顶表面共平面，且与电阻器硬掩模材料340的顶表面共平面。
图6是图示了根据一些实施例的形成图5A-5C中图示的IC结构501的方法的流程图。图7A-7H是根据一些另外实施例的随着图6中描绘的方法中的所选操作被执行而演进的IC结构501的横截面视图。
首先参照图6，方法601以在衬底之上形成非平面半导体主体开始。可以在鳍形成操作650处采用（一个或多个）任何已知制作工艺。尽管示例性实施例包括非平面（“finFET”）架构，但要注意的是，还可以基于由图6和图7A-7H图示的技术将根据本文描述的实施例的复合横向电阻器与平面晶体管架构集成。
在操作655处，沉积单个材料堆叠以用作电阻器堆叠和牺牲栅极堆叠二者。在操作655处可以采用任何已知的沉积和平面化技术。方法601在操作660处继续形成电阻器堆叠掩模和晶体管栅极掩模二者。在示例性实施例中，电阻器堆叠掩模与晶体管栅极掩模相区别，使得电阻器堆叠掩模的后续腐蚀比晶体管栅极掩模的后续腐蚀快。堆叠区别可能例如需要针对电阻器堆叠和栅极堆叠掩模沉积和图案化不同的材料。
在例如图7A中图示的结构中，将电阻性材料315沉积在衬底隔离电介质106和非平面半导体主体560之上，非平面半导体主体560从衬底105延伸到衬底隔离电介质106上面z高度。半导体主体560可以具有与衬底105相同的基本上单晶的半导体（例如，硅）。对电阻性材料315进行平面化并且将硬掩模材料340沉积在电阻性材料315之上，以完成电阻器堆叠和牺牲栅极电极堆叠。在硬掩模材料340之上对电阻器掩模772（例如，包括基于碳的材料，诸如无定形碳）和牺牲栅极掩模773（例如，包括不基于碳的电介质）进行图案化。在所图示的示例中，电阻器掩模772比栅极掩模773显示更大程度的拐角变圆。可以例如利用受控制的灰化工艺执行这种选择性掩模轮廓处理，从而为后续硬掩模材料蚀刻作准备。
返回到图6，方法601继续在堆叠蚀刻操作665处与牺牲栅极堆叠同时对电阻器堆叠进行图案化。在操作665处可以采用任何合适蚀刻工艺。遵循电阻器和栅极电极堆叠的描绘，通过任何已知手段（例如，共形电介质膜沉积后跟各向异性蚀刻）来形成电介质间隔部。在图7B中图示的示例性实施例中，电阻器掩模772经历显著横向腐蚀，这有利地在硬掩模材料340的蚀刻期间发生。与硬掩模材料340的同时蚀刻耦合的横向掩摸腐蚀导致下层硬掩模材料340的圆角轮廓。相比而言，由于由针对掩模773而采用的（非碳）材料提供的更高蚀刻选择性，以更高保真度维持设置在栅极掩模773之下的硬掩模材料。电阻性材料315的蚀刻可以具有对硬掩模材料340的高选择性。然后，后续电阻器/牺牲栅极蚀刻可能需要第二图案化工艺，以定义电阻器堆叠/牺牲栅极的纵向长度。在纵向电阻器长度被单独地定义的情况下，在电阻器的端部处不需要发生硬掩模材料340的圆角化。图7C进一步图示了示例性电介质间隔部565，该示例性电介质间隔部565在包括电阻性材料315、牺牲栅极材料570和硬掩模材料340的所有显著外形周围形成。可以例如在剥去电阻器和栅极掩模772、773之后形成电介质间隔部565。
返回到图6，方法601继续在半导体主体内形成源极/漏极区以及平面化在经图案化的电阻器堆叠和牺牲栅极堆叠周围沉积的第一ILD。可以通过遵循任何已知技术的半导体材料的外延（再）生长和/或杂质掺杂来形成源极/漏极区。可以通过任何已知技术来旋涂和/或沉积和平面化ILD材料。在图7D中图示的示例性实施例中，使ILD 350的顶表面与经图案化的电阻器堆叠和牺牲栅极堆叠二者的顶表面平面化。在平面化之后，由于硬掩模材料340的圆角轮廓，电阻性材料315之上暴露的硬掩模材料340的横向宽度显著小于经图案化的电阻器堆叠的横向宽度。对于与电阻器宽度分别地定义电阻器长度L的实施例，电阻性材料315之上暴露的硬掩模材料340的横向长度与经图案化的电阻器堆叠的横向长度相同，这是因为硬掩模材料340的轮廓在该维度上不是圆角的。相比而言，牺牲栅极材料370之上暴露的硬掩模材料340的表面积（即，长度和宽度二者）基本上等于经图案化的牺牲栅极堆叠的占地面积。
返回到图6，在操作675处，掩蔽经图案化的电阻器堆叠，并且遵循任何已知栅极取代工艺来取代牺牲栅极堆叠。然后移除电阻器掩模，并且对电阻器硬掩模材料的未受平面化的ILD保护的部分进行蚀刻，以使第一电阻性材料的部分凹陷。在图7E中图示的示例性实施例中，将栅极电介质（未示出）、栅极电极570和封盖材料575回填到先前由牺牲栅极堆叠占据的区中。如图7F中进一步图示，将凹陷720各向异性地蚀刻到电阻性材料315中，以暴露下层衬底隔离电介质106的表面。
返回到图6，在操作685处，将第二电阻性材料回填到在凹陷蚀刻操作680期间形成的凹陷中。使第二电阻性材料与周围ILD以及硬掩模材料的剩余部分平面化。在图7G中进一步图示的示例性实施例中，电阻性材料320已经被回填，并且已经使顶表面与硬掩模材料340、ILD 350、电介质间隔部565和栅极封盖材料575的顶表面平面化。
方法601（图6）在操作690处继续，在操作690处，对晶体管和电阻器接触部进行图案化。在一些有利实施例中，同时对定义电阻器接触部和一个或多个晶体管接触部二者的接触开口掩模进行图案化。然后对未掩蔽的ILD进行凹陷蚀刻以暴露晶体管的源极/漏极区。还可以对第二电阻性材料的未掩蔽部分进行凹陷蚀刻。电阻性材料的凹陷蚀刻可以与ILD的凹陷同时进行。如果ILD凹陷是足够选择性的且移除了非常少的所暴露的电阻性材料，则还可以在单独操作期间对电阻性材料进行凹陷蚀刻。然后，在操作695处使用任何已知金属化工艺（例如，毯状沉积和平面化抛光）利用接触金属化回填在操作690处形成的凹陷，以得到基本上如图7H中描绘的IC结构。然后，在操作699处完成方法601（图6），在操作699处，利用任何已知后端金属化和ILD处理完成IC结构，以便例如将横向复合电阻器502与晶体管503互连。
图8图示了根据本发明的一个或多个实施例的系统800，在系统800中移动计算平台805和/或数据服务器机器806采用包括横向复合电阻器的IC结构。服务器机器806可以例如包括任何数目的高性能计算平台，这些高性能计算平台进一步包括设置在机架内且联网在一起以用于电子数据处理的经封装的单片IC 850。移动计算平台805可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每一项的任何便携式器件。例如，移动计算平台805可以是平板、智能电话、膝上型计算机等中的任一个，且可以包括显示屏（例如，电容性、电感性、电阻性或光学触摸屏）、芯片级或封装级集成系统810以及电池815。
不论是设置在扩展视图820中图示的集成系统810内还是作为服务器机器806内的独立封装芯片，经封装的单片IC 850包括采用复合横向电阻器（例如，如本文其他地方所描述）的处理器芯片（例如中央微处理器、图形处理器等等）或存储器芯片（例如，RAM）。单片IC850可以进一步耦合到板、衬底，或者连同如下各项中的一个或多个一起集成到片上系统（SOC）860中：功率管理集成电路（PMIC）830、包括宽带RF（无线）传送器和/或接收器（TX/RX）的RF（无线）集成电路（RFIC）825。RFIC可以包括数字基带和模拟前端模块（进一步包括传送路径上的功率放大器和接收路径上的低噪声放大器）以及控制器835。如进一步图示的那样，在示例性实施例中，RFIC 825具有耦合到天线（未示出）的输出以实现多个无线标准或协议中的任一个，这些无线标准或协议包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、上述各项的衍生物、以及被命名为3G、4G、5G及更多的任何其他无线协议。
PMIC 830可以执行电池功率调节、DC到DC转换等，且因而具有耦合到电池815的输入并具有提供耦合到其他功能模块的电流供给的输出。
在替代实现方式中，这些板级模块中的每一个可以集成到耦合到单片IC 850的封装衬底的分离IC上，或者集成在耦合到单片IC 850的封装衬底的单个IC内。在一些实施例中，处理器IC、存储器IC、RFIC或PMIC中的至少一个包括合并横向复合电阻器的逻辑电路和/或与横向复合电阻器互连的晶体管，从而具有本文其他地方描述的结构特征中的一个或多个。
图9是根据本公开的至少一些实现方式而布置的计算器件900的功能框图。计算器件900可以在例如平台805或服务器机器806内部找到。根据本发明的一个或多个实施例，器件900进一步包括母板902，母板902主控多个组件，这些组件诸如但不限于可进一步合并横向复合电阻器结构的处理器904（例如，应用处理器）和/或晶体管和横向复合电阻器结构。处理器904可以物理耦合和/或电耦合到母板902。在一些示例中，处理器904包括封装在处理器904内的集成电路管芯。一般地，术语“处理器”或“微处理器”可以指代下述任何器件或器件部分：其对来自寄存器和/或存储器的电子数据进行处理，以将该电子数据变换成可进一步存储在寄存器和/或存储器中的其他电子数据。
在各种示例中，一个或多个通信芯片906还可以物理耦合和/或电耦合到母板902。在另外实现方式中，通信芯片906可以是处理器904的一部分。取决于其应用，计算器件900可以包括可以或可以不物理耦合并电耦合到母板902的其他组件。这些其他组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）器件、罗盘、加速度计、陀螺仪、扬声器、摄像机和大容量存储器件（诸如硬盘驱动器、固态驱动器（SSD）、压缩盘（CD）、数字多功能盘（DVD）等等）等等。
通信芯片906可以实现无线通信以用于将数据传送到计算器件900以及从计算器件900传送数据。术语“无线”及其派生词可以用于描述可通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、器件、系统、方法、技术、通信信道等。该术语并不暗示所关联的器件不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实现多个无线标准或协议中的任一个，这些无线标准或协议包括但不限于本文其他地方描述的那些标准或协议。如所讨论的那样，计算器件900可以包括多个通信芯片906。例如，第一通信芯片可以专用于较短距离无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他无线通信。
尽管已经参照各种实现方式描述了本文阐述的某些特征，但该描述不意图在限制意义上理解。因此，本文描述的实现方式的各种修改以及对本公开所属领域技术人员来说显而易见的其他实现方式被视为处于本公开的精神和范围内。
将认识到的是，本发明不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下在具有修改和更改的情况下实践。上面的实施例可以包括特征的具体组合。例如：
在一个或多个第一实施例中，一种集成电路（IC）结构包括在衬底之上横向延伸的电阻器迹线，所述电阻器迹线的长度包括与第二电阻性材料的侧壁接触的第一电阻性材料。所述结构进一步包括：第一电介质材料，设置在所述第一电阻性材料而不是所述第二电阻性材料之上；以及一对电阻器接触部，耦合到以所述长度分离的所述迹线的相对端。
在第一实施例的促进中，所述第一电阻性材料被设置成邻近于所述第二电阻性材料的两个相对侧壁。所述一对电阻器接触部仅通过第二电阻性材料耦合到所述第一电阻性材料。所述结构进一步包括：第二电介质材料，设置在所述第一电阻性材料和所述第一电介质材料二者的外侧壁之上。
在上面紧接的实施例的促进中，所述IC结构进一步包括：第三电介质材料，设置在所述第二电阻性材料之上且与所述第一电介质材料的侧壁接触。
在第一实施例的促进中，所述第一和第二电阻性材料选自由下述各项构成的组：多晶半导体和金属复合物。
在上面紧接的实施例的促进中，所述第一电阻性材料是多晶硅。
在第一实施例的促进中，所述第二电阻性材料的z厚度大于所述第一电阻性材料的z厚度。
在上面紧接的实施例的促进中，所述第一电介质材料的z厚度等于所述第一和第二电阻性材料之间的z高度之差。
在上面紧接的实施例的促进中，所述一对电阻器接触部包括：第一金属化部，具有与所述第一电介质材料共平面的顶表面；以及互连金属化部，设置在所述第一金属化部上。
在上面紧接的实施例的促进中，所述IC结构进一步包括：晶体管，设置在所述衬底之上且邻近于所述电阻器迹线。所述晶体管进一步包括：栅极堆叠，设置在半导体沟道之上，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；一对半导体源极/漏极，设置在所述半导体沟道的相对侧上；以及一对源极/漏极接触部，设置在所述一对半导体源极/漏极上，且通过间隔部电介质材料与所述栅极堆叠分离，所述间隔部电介质材料也设置在第一电介质的侧壁上。
在上面紧接的实施例的促进中，所述一对源极/漏极接触部包括第一金属化部，所述一对电阻器接触部包括所述第一金属化部，并且所述第一金属化部具有与所述第一电介质材料共平面的顶表面。
在上面紧接的实施例的促进中，所述半导体沟道包括：半导体鳍，在隔离电介质材料上面延伸z高度，所述第一和第二电阻性材料设置在所述隔离电介质材料上，并且从所述隔离电介质材料与电阻性材料中的至少一个的界面测量，所述第二电阻性材料具有比栅极电极所具有的z高度大的z高度。
在一个或多个第二实施例中，一种制作集成电路（IC）结构的方法，包括：形成在衬底之上横向延伸的第一电阻性材料的迹线；移除所述第一电阻性材料的沿所述迹线的纵向中心线的部分；利用第二电阻性材料回填所述第一电阻性材料迹线内的空隙；以及形成落在所述第一和第二电阻性材料中的至少一个上的一对电阻器接触部。
在上面紧接的实施例的促进中，形成第一电阻性材料的迹线包括：沉积电阻器堆叠，电阻器堆叠包括设置在所述第一电阻性材料之上的电阻器硬掩模。移除所述第一电阻性材料的沿所述迹线的纵向中心线的部分进一步包括：形成具有变圆的侧壁肩部的电阻器掩模；蚀刻所述电阻器堆叠并将所述变圆的侧壁肩部转化成所述电阻器硬掩模；移除所述电阻器掩模；形成在所述电阻器硬掩模周围平面化的层间电介质（ILD）材料；蚀刻所述电阻器硬掩模的暴露部分以暴露所述第一电阻性材料的部分；以及蚀刻所述第一电阻性材料的所述暴露部分。
在第二实施例的促进中，形成一对电阻器接触部进一步包括：在所述第二电阻性材料之上形成接触部掩模；使所述第二电阻性材料的未受所述接触部掩模保护的部分凹陷；移除所述接触部掩模；沉积第一金属化部；以及使所述第一金属化部与所述ILD材料和所述电阻器硬掩模平面化。
在上面紧接的实施例的促进中，所述方法进一步包括：在所述衬底之上形成邻近于电阻性迹线的晶体管。形成晶体管进一步包括：形成半导体沟道区；形成设置在半导体沟道之上的栅极堆叠，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；形成设置在半导体沟道的相对侧上的一对半导体源极/漏极；以及形成设置在所述一对半导体源极/漏极上的一对源极/漏极接触部。形成一对源极/漏极接触部进一步包括：与将所述第一金属化部沉积到所述第二电阻性材料上同时，将所述第一金属化部沉积到所述半导体源极/漏极上。
在第二实施例的促进中，所述方法进一步包括：在所述衬底之上形成邻近于电阻性迹线的晶体管。形成晶体管进一步包括：形成半导体沟道区；形成设置在半导体沟道之上的栅极堆叠，所述栅极堆叠包括设置在栅极电介质之上的栅极电极。形成栅极堆叠进一步包括：将所述第一电阻性材料沉积在半导体沟道之上；将设置在半导体沟道之上的第一电阻性材料图案化成牺牲栅极电极；在所述牺牲栅极电极周围形成ILD；以及利用栅极电极取代所述牺牲栅极电极。
在第二实施例的促进中，沉积第一电阻性膜或利用第二电阻性膜回填空隙进一步包括：沉积多晶半导体材料。
在一个或多个第三实施例中，一种片上系统（SOC）包括：处理器逻辑电路；存储器电路，耦合到所述处理器逻辑电路；RF电路，耦合到所述处理器逻辑电路且包括无线电传送电路和无线电接收器电路；功率管理电路，包括用于接收DC功率供给的输入和耦合到所述处理器逻辑电路、存储器电路和RF电路中的至少一个的输出。所述处理器逻辑电路、存储器电路、RF电路或功率管理电路中的至少一个包括：在衬底之上横向延伸的电阻器迹线和晶体管二者，所述电阻器迹线的长度包括与第二电阻性材料的侧壁接触的第一电阻性材料；第一电介质材料，设置在所述第一电阻性材料而不是所述第二电阻性材料之上；以及一对电阻器接触部，耦合到迹线的相对端。所述晶体管进一步包括：栅极堆叠，设置在半导体沟道之上，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；一对半导体源极/漏极，设置在所述半导体沟道的相对侧上；以及源极/漏极接触部，设置在所述一对半导体源极/漏极上，且通过间隔部电介质材料与所述栅极堆叠分离，所述间隔部电介质材料也设置在第一电介质的侧壁上。
在第三实施例的促进中，所述第一电阻性材料设置在所述第二电阻性材料的两个相对侧壁上，所述源极/漏极接触部包括第一金属化部，所述一对电阻器接触部包括所述第一金属化部，并且所述第一金属化部具有与所述第一电介质材料共平面的顶表面。在上面紧接的实施例的促进中，所述半导体沟道包括：半导体鳍，在隔离电介质材料上面延伸z高度。所述第一和第二电阻性材料设置在所述隔离电介质材料上。从所述隔离电介质材料与电阻性材料的界面测量，第二金属化部具有比栅极电极所具有的z高度大的z高度。
在一个或多个第三实施例中，一种片上系统（SOC）包括：处理器逻辑电路；存储器电路，耦合到所述处理器逻辑电路；RF电路，耦合到所述处理器逻辑电路且包括无线电传送电路和无线电接收器电路；以及功率管理电路，包括用于接收DC功率供给的输入和耦合到所述处理器逻辑电路、存储器电路和RF电路中的至少一个的输出。所述处理器逻辑电路、存储器电路、RF电路或功率管理电路中的至少一个包括第一实施例中的任一个的集成电路（IC）结构。
在一个或多个第三实施例中，第一实施例中的任一个的IC结构进一步包括：晶体管，设置在所述衬底之上且邻近于所述电阻性迹线，所述晶体管进一步包括设置在半导体沟道之上的栅极堆叠，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；一对半导体源极/漏极，设置在所述半导体沟道的相对侧上；以及一对源极/漏极接触部，设置在所述一对半导体源极/漏极上，且通过也设置在第一电介质的侧壁上的间隔部电介质材料而与所述栅极堆叠分离。
然而，上面的实施例不在这方面受限，并且在各种实现方式中，上面的实施例可以包括仅承担这些特征的子集、承担这些特征的不同次序、承担这些特征的不同组合和/或承担除明确列出的那些特征外的附加特征。因此，本发明的范围应当参照所附权利要求连同这种权利要求有权享有的等同物的完全范围一起确定。

Claims (22)

1.一种集成电路IC结构，包括：
在衬底之上延伸的电阻器迹线，所述电阻器迹线包括与第二电阻性材料的两个相对侧壁横向接触的第一电阻性材料和所述第二电阻性材料，其中所述第二电阻性材料取代所述第一电阻性材料沿所述电阻器迹线的纵向中心线的部分；
第一电介质材料，设置在所述第一电阻性材料而不是所述第二电阻性材料之上；以及
一对电阻器接触部，耦合到所述迹线的相对端。
2.如权利要求1所述的IC结构，其中：
所述一对电阻器接触部仅通过第二电阻性材料耦合到所述第一电阻性材料；并且
所述结构进一步包括：第二电介质材料，设置在所述第一电阻性材料和所述第一电介质材料二者的外侧壁之上。
3.如权利要求2所述的IC结构，进一步包括：
第三电介质材料，设置在所述第二电阻性材料之上且与所述第一电介质材料的侧壁接触。
4.如权利要求1所述的IC结构，其中：
所述第一和第二电阻性材料是金属复合物和/或多晶半导体。
5.如权利要求4所述的IC结构，其中所述第一电阻性材料是多晶硅。
6.如权利要求1所述的IC结构，其中：
所述第二电阻性材料的竖直厚度大于所述第一电阻性材料的竖直厚度。
7.如权利要求6所述的IC结构，其中所述第一电介质材料的竖直厚度等于所述第一和第二电阻性材料之间的竖直高度之差。
8.如权利要求1所述的IC结构，其中
所述一对电阻器接触部包括：第一金属化部，具有与所述第一电介质材料共平面的顶表面；以及互连金属化部，设置在所述第一金属化部上。
9.如权利要求1所述的IC结构，进一步包括：晶体管，设置在所述衬底之上且邻近于所述电阻器迹线，所述晶体管进一步包括：
栅极堆叠，设置在半导体沟道之上，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；
一对半导体源极/漏极，设置在所述半导体沟道的相对侧上；以及
一对源极/漏极接触部，设置在所述一对半导体源极/漏极上，且通过间隔部电介质材料与所述栅极堆叠分离，所述间隔部电介质材料也设置在第一电介质的侧壁上。
10.如权利要求9所述的IC结构，其中：
所述一对源极/漏极接触部包括第一金属化部；
所述一对电阻器接触部包括所述第一金属化部；并且
所述第一金属化部具有与所述第一电介质材料共平面的顶表面。
11.如权利要求9所述的IC结构，其中：
所述半导体沟道包括：半导体鳍，在隔离电介质材料上面延伸竖直高度；
所述第一和第二电阻性材料设置在所述隔离电介质材料上；
从所述隔离电介质材料与电阻性材料中的至少一个的界面测量，所述第二电阻性材料具有比栅极电极所具有的竖直高度大的竖直高度。
12.一种制作集成电路IC结构的方法，所述方法包括：
形成在衬底之上延伸的第一电阻性材料的迹线；
移除所述第一电阻性材料的沿所述迹线的纵向中心线的部分；
利用第二电阻性材料回填所述第一电阻性材料迹线内的空隙，使得所述第一电阻性材料横向接触所述第二电阻性材料的两个相对侧壁；以及
形成落在所述第一和第二电阻性材料中的至少一个上的一对电阻器接触部。
13.如权利要求12所述的方法，其中：
形成第一电阻性材料的迹线包括：沉积电阻器堆叠，所述电阻器堆叠包括设置在所述第一电阻性材料之上的电阻器硬掩模；并且
移除所述第一电阻性材料的沿所述迹线的纵向中心线的部分进一步包括：
形成具有变圆的侧壁肩部的电阻器掩模；
蚀刻所述电阻器堆叠并将所述变圆的侧壁肩部转化成所述电阻器硬掩模；
移除所述电阻器掩模；
形成在所述电阻器硬掩模周围平面化的层间电介质ILD材料；
蚀刻所述电阻器硬掩模的暴露部分以暴露所述第一电阻性材料的部分；以及
蚀刻所述第一电阻性材料的暴露部分。
14.如权利要求13所述的方法，其中形成一对电阻器接触部进一步包括：
在所述第二电阻性材料之上形成接触部掩模；
使所述第二电阻性材料的未受所述接触部掩模保护的部分凹陷；
移除所述接触部掩模；
沉积第一金属化部；以及
使所述第一金属化部与所述ILD材料和所述电阻器硬掩模平面化。
15.如权利要求14所述的方法，进一步包括：在所述衬底之上形成邻近于电阻性迹线的晶体管，其中形成晶体管进一步包括：
形成半导体沟道区；
形成设置在半导体沟道之上的栅极堆叠，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；
形成设置在半导体沟道的相对侧上的一对半导体源极/漏极；以及
形成设置在所述一对半导体源极/漏极上的一对源极/漏极接触部，
其中形成一对源极/漏极接触部进一步包括：
与将所述第一金属化部沉积到所述第二电阻性材料上同时，将所述第一金属化部沉积到所述半导体源极/漏极上。
16.如权利要求13所述的方法，进一步包括：在所述衬底之上形成邻近于电阻性迹线的晶体管，其中形成晶体管进一步包括：
形成半导体沟道区；
形成设置在半导体沟道之上的栅极堆叠，所述栅极堆叠包括设置在栅极电介质之上的栅极电极，其中形成栅极堆叠进一步包括：
将所述第一电阻性材料沉积在半导体沟道之上；
将设置在半导体沟道之上的第一电阻性材料图案化成牺牲栅极电极；
在所述牺牲栅极电极周围形成ILD；以及
利用栅极电极取代所述牺牲栅极电极。
17.如权利要求13所述的方法，其中：
沉积第一电阻性膜或利用第二电阻性膜回填空隙进一步包括：沉积多晶半导体材料。
18.一种片上系统SOC，包括：
处理器逻辑电路；
存储器电路，耦合到所述处理器逻辑电路；
RF电路，耦合到所述处理器逻辑电路且包括无线电传送电路和无线电接收器电路；以及
功率管理电路，包括用于接收DC功率供给的输入和耦合到所述处理器逻辑电路、存储器电路和RF电路中的至少一个的输出，其中所述处理器逻辑电路、存储器电路、RF电路或功率管理电路中的至少一个包括以下全部：
在衬底之上延伸的电阻器迹线，所述电阻器迹线包括与第二电阻性材料的侧壁横向接触的第一电阻性材料和所述第二电阻性材料；
第一电介质材料，设置在所述第一电阻性材料而不是所述第二电阻性材料之上；以及
一对电阻器接触部，耦合到所述迹线的相对端；以及
晶体管，进一步包括：
栅极堆叠，设置在半导体沟道之上，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；
一对半导体源极/漏极，设置在所述半导体沟道的相对侧上；以及
源极/漏极接触部，设置在所述一对半导体源极/漏极上，且通过间隔部电介质材料与所述栅极堆叠分离，所述间隔部电介质材料也设置在第一电介质的侧壁上。
19.如权利要求18所述的SOC，其中：
所述第一电阻性材料形成所述第二电阻性材料周围的周界；
所述源极/漏极接触部包括第一金属化部；
所述一对电阻器接触部包括所述第一金属化部；并且
所述第一金属化部具有与所述第一电介质材料共平面的顶表面。
20.如权利要求19所述的SOC，其中所述半导体沟道包括：半导体鳍，在隔离电介质材料上面延伸竖直高度；
所述第一和第二电阻性材料设置在所述隔离电介质材料上；
从所述隔离电介质材料与电阻性材料的界面测量，第二金属化部具有比栅极电极所具有的竖直高度大的竖直高度。
21.一种片上系统SOC，包括：
处理器逻辑电路；
存储器电路，耦合到所述处理器逻辑电路；
RF电路，耦合到所述处理器逻辑电路且包括无线电传送电路和无线电接收器电路；以及
功率管理电路，包括用于接收DC功率供给的输入和耦合到所述处理器逻辑电路、存储器电路和RF电路中的至少一个的输出，其中所述处理器逻辑电路、存储器电路、RF电路或功率管理电路中的至少一个包括如权利要求1-11中任一项所述的集成电路IC结构。
22.如权利要求1-8中任一项所述的IC结构，进一步包括：晶体管，设置在所述衬底之上且邻近于所述电阻器迹线，所述晶体管进一步包括：
设置在半导体沟道之上的栅极堆叠，所述栅极堆叠包括设置在栅极电介质之上的栅极电极；
一对半导体源极/漏极，设置在所述半导体沟道的相对侧上；以及
一对源极/漏极接触部，设置在所述一对半导体源极/漏极上，且通过间隔部电介质材料与所述栅极堆叠分离，所述间隔部电介质材料也设置在第一电介质的侧壁上。
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