TW201721808A - 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體 - Google Patents

在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體 Download PDF

Info

Publication number
TW201721808A
TW201721808A TW105125787A TW105125787A TW201721808A TW 201721808 A TW201721808 A TW 201721808A TW 105125787 A TW105125787 A TW 105125787A TW 105125787 A TW105125787 A TW 105125787A TW 201721808 A TW201721808 A TW 201721808A
Authority
TW
Taiwan
Prior art keywords
fin
region
forming
gate electrode
gate
Prior art date
Application number
TW105125787A
Other languages
English (en)
Other versions
TWI706514B (zh
Inventor
艾倫 理萊克
史蒂芬 希亞
保羅 費雪
派翠克 摩洛
里沙 梅安卓
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201721808A publication Critical patent/TW201721808A/zh
Application granted granted Critical
Publication of TWI706514B publication Critical patent/TWI706514B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明的實施方式包含垂直定向的長通道電晶體及形成此種電晶體的方法。於一實施方式，形成此種電晶體的方法可包含形成鰭部在半導體基板上。實施方式亦可包含形成間隔物在鰭部的較上部分上方，且不為間隔物覆蓋的鰭部的較下部分可被暴露。實施方式亦可包含形成閘極介電層在暴露的鰭部的部分上方。接著，閘極電極可被沉積，根據一實施方式。實施方式可包含暴露鰭部的頂部分及形成第一源極/汲極(S/D)區在鰭部的頂部分中。藉由移除半導體基板以暴露鰭部的底部分及形成第二S/D區在鰭部的底部分中，第二S/D區可被形成。

Description

在短通道互補金屬氧化物半導體(CMOS)晶片上的用於低洩漏的應用的長通道金屬氧化物半導體(MOS)電晶體
本發明的實施方式一般關於半導體裝置的製造。特別是，本發明的實施方式關於形成在短通道互補金屬氧化物半導體(CMOS)晶片上的長通道金屬氧化物半導體(MOS)電晶體及製造此種裝置的方法。
短通道電晶體適合用於許多不同的應用，例如互補金屬氧化物半導體(CMOS)裝置。唯，當短通道電晶體於關閉狀態時的洩漏電流對於一些應用可能為無法接受的。例如，低洩漏電晶體對於諸如類比/射頻(RF)、嵌入式動態隨機存取記憶體(EDRAM)或類似應用會是想要的。此外，於一些應用中，短通道裝置及長通道裝置兩者皆需要於相同半導體晶片上。唯，兩者電晶體類型的從上而下的足跡不能於單一製程流程中製造。例 如，當類比/RF電晶體需要於與CMOS裝置相同的晶片上時，類比/RF電晶體需要被堆疊在一起以減少總洩漏。對於類比/RF電晶體所需要的堆疊所產生的從上而下的足跡大於對於CMOS電晶體所需的足跡。此外，當洩漏需求特別的低時(例如，動態隨機存取記憶體(DRAM)及EDRAM)，電晶體不能製造於相同晶片上，除非額外的微影操作被包含於製程中。這些額外的製程操作極大地增加晶片的成本且降低產量。
因此，有對於形成長通道及短通道電晶體於相同半導體晶片上的形成的進步的需求。
100‧‧‧電晶體
115‧‧‧S/D區
117‧‧‧S/D接觸區
120‧‧‧通道
132‧‧‧間隔物
134‧‧‧間隔物
140‧‧‧閘極電極
142‧‧‧閘極介電質
145‧‧‧導電通孔
200‧‧‧電晶體
202‧‧‧基板
204‧‧‧溝槽隔離氧化物
208‧‧‧ILD
210‧‧‧鰭部
215‧‧‧S/D區
217‧‧‧S/D接觸區
220‧‧‧通道
232‧‧‧間隔物
234‧‧‧間隔物
240‧‧‧閘極電極
242‧‧‧閘極介電質
245‧‧‧閘極接觸
300‧‧‧裝置
304‧‧‧層
305‧‧‧溝槽隔離材料
308‧‧‧ILD
310‧‧‧鰭部
315‧‧‧S/D區
317‧‧‧S/D接觸區
332‧‧‧間隔物
340‧‧‧閘極電極
342‧‧‧閘極介電質
400‧‧‧中介物
402‧‧‧第一基板
404‧‧‧第二基板
406‧‧‧BGA
408‧‧‧金屬互連
410‧‧‧通孔
412‧‧‧矽穿孔
414‧‧‧嵌入裝置
500‧‧‧電腦裝置
502‧‧‧積體電路晶粒
504‧‧‧中央處理單元
506‧‧‧晶粒上記憶體
508‧‧‧通訊晶片
510‧‧‧揮發性記憶體
512‧‧‧非揮發性記憶體
514‧‧‧圖形處理單元
516‧‧‧數位訊號處理器
520‧‧‧晶片組
522‧‧‧天線
524‧‧‧觸控螢幕顯示器
526‧‧‧觸控螢幕控制器
528‧‧‧電池
532‧‧‧移動共處理器或感測器
534‧‧‧喇叭
536‧‧‧相機
538‧‧‧輸入裝置
540‧‧‧大量儲存裝置
圖1為垂直定向長通道電晶體的截面圖，根據本發明的實施方式。
圖2A為形成於半導體基板上的半導體鰭部的截面圖，根據本發明的實施方式。
圖2B為在溝槽隔離氧化物已形成於鰭部的側壁上後的圖2A的截面圖，根據本發明的實施方式。
圖2C為在溝槽隔離氧化物已被凹陷後的圖2B的截面圖，根據本發明的實施方式。
圖2D為在介電質間隔物形成在鰭部的頂部分上方後的圖2C的截面圖，根據本發明的實施方式。
圖2E為在溝槽隔離氧化物已被移除後的圖2D的截面圖，根據本發明的實施方式。
圖2F為在閘極介電質材料沿著暴露的鰭部的側壁形成後的圖2E的截面圖，根據本發明的實施方式。
圖2G為在閘極電極材料沉積於鰭部周圍後的圖2F的截面圖，根據本發明的實施方式。
圖2H為在閘極電極材料被凹陷後的圖2G的截面圖，根據本發明的實施方式。
圖2I為在層間介電質(ILD)形成於閘極電極及介電質間隔物上方後的圖2H的截面圖，根據本發明的實施方式。
圖2J為在ILD被凹陷以與介電質間隔物的頂表面實質共平面後的圖21的截面圖，根據本發明的實施方式。
圖2K為在介電質間隔物及ILD被蝕刻回去以暴露鰭部的頂表面後的圖2J的截面圖，根據本發明的實施方式。
圖2L為在源極/汲極(S/D)區及S/D接觸區形成於鰭部的頂部中後的圖2K的截面圖，根據本發明的實施方式。
圖2M為在第二ILD生長於暴露的表面上方後的圖2L的截面圖，根據本發明的實施方式。
圖2N為在ILD被移除且閘極接觸形成於暴露的閘極電極上方後的圖2M的截面圖，根據本發明的實施方式。
圖2O為在裝置被翻轉且半導體基板被蝕刻回 去以揭露鰭部的底部分後的圖2N的截面圖，根據本發明的實施方式。
圖2P為在閘極電極的暴露的部分被凹陷且第二間隔物材料形成於閘極電極上方後的圖2O的截面圖，根據本發明的實施方式。
圖2Q為在S/D區及S/D接觸區形成於鰭部中後的圖2P的截面圖，根據本發明的實施方式。
圖3A為在向上延伸至介電質間隔物的側壁的溝槽隔離材料的第二部分形成後的圖2D的截面圖，根據本發明的實施方式。
圖3B為在S/D區及S/D接觸區形成於鰭部的頂部中後的圖3A的截面圖，根據本發明的實施方式。
圖3C為在溝槽隔離氧化物被移除後的圖3B的截面圖，根據本發明的實施方式。
圖3D為在閘極介電質材料形成為沿著鰭部的暴露側壁後的圖3C的截面圖，根據本發明的實施方式。
圖3E為在閘極電極材料被沉積圍繞鰭部後的圖3D的截面圖，根據本發明的實施方式。
圖3F為在閘極電極材料被凹陷後的圖3E的截面圖，根據本發明的實施方式。
圖3G為在ILD生長於暴露的表面上方後的圖3F的截面圖，根據本發明的實施方式。
圖4為實現本發明的一或更多實施方式的中介物的截面圖。
圖5為包含根據本發明的實施方式建構的一或更多電晶體的電腦裝置的架構。
【發明內容及實施方式】
此處所述的為包含半導體裝置的系統及形成此種半導體裝置的方法。於以下的說明書，會使用所屬技術領域中具有通常知識者一般用於傳達它們的工作的要旨予所屬技術領域中其它具有通常知識者的詞語敘述說明性實施例的多樣的態樣。唯，對於所屬技術領域中具有通常知識者而言，明顯地，本發明可僅以敘述的態樣的一些部分實現。為了說明的目的，特定的數字、材料及組態被提出以提供對於說明性實施例的完整理解。唯，對於所屬技術領域中具有通常知識者而言，明顯地，本發明可被實現而無特定的細節。於其它例子，可知的特徵被省略或簡化以不阻礙說明性實施例。
會以最有助於理解本發明的方式依序敘述許多操作為複數離散的操作；然而，敘述的次序不應被解釋為意味著這些操作需要是依次序的。特別是，這些操作不需要以所示的次序進行。
為了允許包含長通道電晶體裝置與短通道CMOS裝置於相同晶片上，本發明的實施方式包含電晶體，其具有於鰭部中垂直定向的通道。如此，用於非平面CMOS電晶體中的垂直鰭部亦可用於長通道裝置。此外，對於長通道裝置的鰭部的使用允許垂直定向的通道為任意 想要的長度(多至接近鰭部的高度)而不佔據昂貴的晶片上的基礎。
現在參照圖1，顯示了垂直定向長通道MOS電晶體100的截面圖，根據本發明的實施方式。根據實施方式，通道120形成於源極/汲極(S/D)區115之間。第一S/D區115可形成於通道120的頂表面之上，且第二S/D可形成於通道120的底表面之下。S/D接觸117可形成於S/D區115的與通道120相對的表面上。根據實施方式，通道120的側壁、S/D區115及S/D接觸117可實質地彼此對齊。這些特徵的對齊的組態是可能的，因為它們從垂直半導體鰭部形成，如於以下更詳細地敘述的。
通道長度L可變化，依電晶體100的想要的電特性而定。根據實施方式，通道長度L可為接近5nm或更大。於其它的實施方式，通道長度L可為大於30nm。其它實施方式允許與通道120形成於其上的鰭部的高度實質相等的通道長度L。例如，通道長度L可為接近150nm。因為S/D區115及通道120堆疊於垂直鰭部中，長通道長度L具有頂上足跡，其實質相似於形成於相同晶片上的其它非平面電晶體裝置(例如，三閘極電晶體)的頂上足跡。
本發明的實施方式包含閘極介電質142，其形成為沿著通道120的側壁，以將通道120自閘極電極140分開。在所示的實施方式中，閘極電極140形成為相鄰於通道120的兩側壁。如此，電晶體100可表示為雙閘極電 晶體。其它實施方式亦可包含完全環繞通道120的閘極介電質142及閘極電極140(即，捲繞於通道120周圍且進入且離開圖1所示的平面的閘極介電質142及閘極電極140)。此實施方式可表示為閘極全環繞(GAA)電晶體、奈米線電晶體、或奈米帶電晶體，依通道120的幾何而定。
根據實施方式，閘極介電質142亦可沿著S/D區115及S/D接觸區117的側壁延伸。在所示的實施方式中，閘極介電質142僅形成為沿著位於通道120之上的S/D區115及S/D接觸區117。因此，本發明的實施方式亦可包含介電質間隔物132，其形成為沿著較下的S/D區115及S/D接觸區117的側壁。間隔物132可從提供至閘極電極140的電連接的導電通孔145分離S/D接觸區117及S/D區115。實施方式亦可包含第二介電質間隔物134，其形成為相鄰於在電晶體100的另一端的接近S/D區115及S/D接觸區117的閘極介電質142，以電隔離閘極電極140的表面。
典型地，當鰭部用於形成三閘極電晶體時，鰭部的底表面(即，在鰭部及下伏基板之間的介面)不曾暴露。如此，沿著鰭部的底表面形成S/D區及S/D接觸的能力是不可能的。因此，電流不能在鰭部的垂直尺度流動。相對地，本發明的實施方式允許鰭部的底表面被暴露。如此，沿著鰭部的底表面的S/D區及S/D接觸可被形成，從而允許垂直定向的電晶體的形成。此外，本發明的 實施方式包含用於形成垂直定向的電晶體而當形成於與例如用於CMOS裝置的其它短通道電晶體相同的晶片上時不需要額外的微影操作的製程操作。
現在參照圖2A至2Q，描述用於形成垂直定向長通道電晶體200的製程，根據本發明的實施方式。從圖2A開始，半導體基板202被圖案化以形成一或更多鰭部210。雖然於圖2A中描述單一鰭部210，但可以理解的是複數鰭部210可形成於基板202上。於一實施方式，一些鰭部210可用以形成垂直定向長通道電晶體200，而其它的鰭部可用以形成短通道電晶體。根據實施方式，半導體基板202可為結晶基板，使用塊狀矽或絕緣覆矽結構形成。於其它實施方式，半導體基板202可使用替代的材料形成，其可或可沒有與矽結合，其包含但不限於，鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或III-V族或IV族材料的其它組合。雖然於此處敘述可由其形成基板的材料的一些例子，可作為其上建構半導體裝置的基礎之任意材料落入本發明的精神及範疇中。
鰭部210可以任意適合垂直定向長通道電晶體200及短通道電晶體的形成的想要的尺度形成。根據本發明的實施方式，鰭部210可為高的高寬比(aspect ratio)鰭部，例如有高度對寬度比為10：1或更大的鰭部。根據本發明的實施方式，鰭部210可具有在約20nm至150nm之間的高度且具有在約5nm至30nm之間的寬度。實施方式亦可包含形成複數鰭部，且有約40nm或更 大的間距。鰭部210可以任意可知的技術形成，例如遮罩或蝕刻。本發明的實施方式包含以於所屬技術領域中可知的濕或乾蝕刻製程形成鰭部210。
現在參照圖2B，溝槽隔離氧化物204可被沉積為沿著鰭部210的側壁。於一實施方式，溝槽隔離氧化物204可填充當複數鰭部210形成時在鰭部210的各者之間的溝槽。根據實施方式，溝槽隔離氧化物204可係任意氧化物，例如二氧化矽。於一些實施方式，化學機械研磨製程可用於平坦化溝槽隔離氧化物204的頂表面與鰭部210的頂表面。
現在參照圖2C，本發明的實施方式包含凹陷溝槽隔離氧化物204的頂表面。溝槽隔離氧化物的凹陷操作可與用於CMOS電晶體的生產的凹陷操作同時實施於半導體基板202上的不同位置。根據實施方式，溝槽隔離氧化物204可以任意適合的蝕刻製程凹陷。溝槽隔離氧化物204可被凹陷至距離R。於一實施方式，距離R可與針對半導體基板202的CMOS區所需的凹陷量相同。或是，凹陷距離R可為與針對CMOS區域所需的量不同的距離。距離R可被緊密地控制以形成想要的閘極長度於完成的垂直定向的電晶體中。於一些實施方式，距離R可接近不同鰭部210而不同。變化在鰭部210之間的距離R允許垂直定向的電晶體的形成，其具有不同的閘極長度，從而允許在完成的裝置的電特性的設計上的更大的彈性。
在凹陷操作後，覆層犧牲閘極氧化物及多晶 沉積及圖案化操作可被實施以為了形成犧牲閘極材料於半導體基板202的CMOS區中。覆層多晶矽沉積及圖案化操作未於此製程流程中描述，因為此用以在CMOS區中形成犧牲閘極材料的圖案化操作亦可用於從半導體基板的垂直定向的電晶體形成的區域完全地移除多晶矽。因此，在於CMOS區中形成犧牲閘極後，垂直定向的電晶體區會顯得實質相似於2C中所示的裝置。
現在參照圖2D，介電質間隔物232形成於鰭部210的暴露的部分上方。於一實施方式，介電質間隔物232以介電質材料的覆層沉積形成，之後為間隔物蝕刻製程。介電質間隔物232的形成可以與用於在CMOS區中用以形成沿著多晶矽替代閘極側的間隔物相同的製程操作做到。本發明的實施方式可使用任意適合的介電質材料，其可對於溝槽隔離氧化物204被選擇性地蝕刻。例如，介電質間隔物232可為諸如氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽或氮氧化矽之材料。用於形成側壁間隔物的製程於所屬技術領域中亦是可知的，且一般包含沉積及蝕刻製程。
於此階段，垂直定向的電晶體的製程可伴隨不同的製程流程繼續，依CMOS電晶體的形成是根據閘極最先製程流程或閘極最後製程流程而定。此外，若沒有CMOS電晶體形成，則製程流程的各者皆可用以形成實質相似的裝置。
現在參照圖2E，製程流程繼續，伴隨當閘極 最先製程用以形成CMOS電晶體時可被使用的製程流程。根據圖2E所示的實施方式，溝槽隔離氧化物204被移除。例如，溝槽隔離氧化物204可以濕蝕刻或各向異性乾蝕刻選擇性地移除。因為介電質間隔物232對於溝槽隔離氧化物204有蝕刻選擇性，故溝槽隔離氧化物204的移除不會顯著地劣化間隔物232的形狀。溝槽隔離氧化物204的移除暴露鰭部210的較下側壁。暴露的側壁的高度依於上在圖2C中描述的製程操作中的凹陷R的距離而定。因此，鰭部210的暴露的高度可接近鰭部210的高度H減去凹陷距離R。
現在參照圖2F，本發明的實施方式可包含沿著鰭部210的暴露的側壁沉積閘極介電質材料242。根據實施方式，閘極介電質242可包含一層或層的堆疊。一或更多的層可包含氧化矽、二氧化矽(SiO2)、及/或高介電常數(high-k)介電質材料。高介電常數介電質材料可包含元素，例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅。可用於閘極介電層中的高介電常數材料的例子，包含但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、氧化鋁、鉛鈧鉭氧化物和鉛鋅鈮酸鹽。於一些實施方式，當使用高介電常數材料時，可對閘極介電層實施退火製程以改善它的品質。閘極介電質材料242的沉積可與閘極介電質材料沉積於半導體基板202的CMOS區同時實施。
現在參照圖2G，本發明的實施方式包含沉積閘極電極240進入鄰接鰭部210的溝槽中。在沉積閘極電極240後，頂表面可被研磨以使閘極電極240的頂表面及介電質間隔物232的頂表面實質彼此共平面。於一實施方式，閘極電極240與閘極介電質242接觸地形成且可由至少一P型功函數金屬或一N型功函數金屬構成，依電晶體要作為PMOS或NMOS電晶體而定。於一些實施方式，閘極電極240可由二或更多金屬層構成，其中一或更多金屬層為功函數金屬層且至少一金屬層為填充金屬層。對於PMOS電晶體，可用於閘極電極240的金屬，包含但不限於，釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如，氧化釕。P型金屬層會致能有於4.9eV至5.2eV之間的功函數的PMOS閘極電極240的形成。對於NMOS電晶體，可用於閘極電極240的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金及這些金屬的碳化物例如碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層會致能有於3.9eV至4.2eV之間的功函數NMOS閘極電極的形成。雖然上述實施方式所述的金屬可用以形成N型或P型裝置，其它實施方式亦可包含中間能隙裝置。於此種實施方式，任意金屬可用以提供為任意想要的值的功函數。例如，所使用之金屬可以允許於接近3.9eV至接近5.2eV之間的功函數。
現在參照圖2H，本發明的實施方式可包含凹陷閘極電極240，使得頂表面在介電質間隔物232的頂表 面之下。閘極電極240可以任意適合的蝕刻製程凹陷，例如濕或乾蝕刻製程。
現在參照圖2I，本發明的實施方式包含沉積層間介電質(ILD)材料208在閘極電極240頂表面上方且在介電質間隔物232上方。ILD 208可使用可知的可應用於積體電路結構中的介電質材料形成，例如低介電常數(low-k)介電質材料。例如，ILD 208可為二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽、有機聚合物例如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)及有機矽酸鹽，例如倍半矽氧烷、矽氧烷或有機矽酸鹽玻璃。ILD 208可包含孔或氣隙，以更減少它們的介電常數。根據實施方式，ILD 208的沉積與將ILD材料沉積於半導體基板的CMOS區中的結構上方同時。
現在參照圖2J，本發明的實施方式包含凹陷ILD 208，使得頂表面與介電質間隔物232的頂表面實質共平面。例如，ILD 208可以乾蝕刻製程蝕刻。於一實施方式，一旦介電質間隔物232的頂表面被暴露，可實施第二蝕刻製程，其蝕刻ILD 208及介電質間隔物232的兩者，直到柱210的頂表面被暴露，如於圖2K中所示。根據實施方式，ILD 208的蝕刻可在具有垂直定向的電晶體的區域中實施，且包含CMOS裝置的半導體基板202的區域可沒有令ILD被蝕刻回去。
現在參照圖2L，本發明的實施方式包含形成第一S/D區215及第一S/D接觸區217在鰭部210的較上 部分中。於一實施方式，S/D區215使用植入/擴散製程或是蝕刻/沉積製程形成。於植入/擴散製程中，摻雜物例如硼、鋁、銻、磷或砷，可被離子植入進入基板中以形成S/D區215。活化摻雜物且造成它們進一步擴散進入基板中的退火製程亦可接在離子植入製程後實施，根據一些實施方式。於蝕刻/沉積製程中，鰭部210可首先被蝕刻以形成在介電質間隔物232之間的凹陷。磊晶沉積製程可之後被實施而以用於製造S/D區215的材料填充凹陷。於一些實施方式，S/D區215可使用矽合金製造，該矽合金諸如矽鍺或碳化矽。於一些實施方式，磊晶地沉積的矽合金可以摻雜物原位摻雜，該摻雜物諸如硼、砷或磷。於進一步的實施方式，S/D區215可使用一或更多替代的半導體材料形成，該材料諸如鍺或III-V族材料或合金。且於進一步的實施方式，一或更多層的金屬及/或金屬合金可用以形成S/D區215。
根據實施方式，S/D接觸區217可為任意適合的導電材料。於一實施方式，導電材料為金屬材料，例如鎢。其它實施方式可包含S/D接觸區217，其包含雙層。例如，雙層可包含接觸金屬與形成於接觸金屬上的導電通孔材料。接觸金屬的例子可包含鈦、鉑、NiSi、Ni、鋁及金、矽化物及自對準矽化物(其亦可被所屬技術領域中具有通常知識者稱為自對準矽化物(salicide))。S/D接觸區217可由凹陷S/D區215且之後沉積導電材料而形成。於其它的實施方式，當S/D區215以磊晶生長製程形成 時，用以形成對於S/D區215的開口的初始蝕刻製程可作成進入鰭部210足夠深，以用於使S/D區215及S/D接觸區217兩者可形成於開口中。
現在參照圖2M，本發明的實施方式亦可包含沉積ILD 208在介電質間隔物232及S/D接觸區217的暴露的頂表面上。例如，ILD 208可為與用以沉積第一ILD層相同的低介電常數(low-k)介電質材料。根據實施方式，ILD 208的沉積可之後接著研磨操作，其研磨新沉積的ILD 208，使得頂表面與先前沉積於矽基板202的其它區域中，例如CMOS區中，的ILD實質共平面。
現在參照圖2N，本發明的實施方式包含蝕刻回去在垂直定向的電晶體200為想要的半導體基板202的區域中的ILD 208。在ILD 208被蝕刻回去後，閘極電極240的頂表面被暴露。根據實施方式，閘極接觸245可形成於暴露的閘極電極240上方。於一些實施方式，閘極接觸245不沿著閘極電極240的整個頂表面形成(即，閘極接觸245可不沿著閘極電極240的整個頂表面延伸入且出圖2N中所示的平面)。於此種實施方式，閘極接觸245可被稱為閘極通孔。
在形成閘極接觸245後，本發明的實施方式可繼續，形成任意額外的可能需要的後端產線(BEOL)金屬互連。為了不要非必要地阻礙實施方式的描述，額外的BEOL互連被從圖中省略。唯，對於所屬技術領域中具有通常知識者而言可以理解的是，一或更多交替的ILD材 料及互連線可由一或更多形成為穿過ILD層的通孔電連耦合至S/D接觸區117及閘極接觸245。
現在參照圖2O，本發明的實施方式包含上下翻轉裝置200，使得先前視為鰭部210的底部之鰭部210的部分現在定向為於結構的頂部。所示的實施方式中，半導體基板210已被蝕刻回去以揭露鰭部210的表面、閘極介電質242的部分及閘極電極240。
現在參照圖2P，本發明的實施方式可包含凹陷閘極電極240。根據實施方式，閘極電極240的凹陷的區域可之後以間隔物材料234填充。於一實施方式，間隔物材料234可為任意適合的間隔物材料234，其對於形成鰭部210的材料有蝕刻選擇性。於一實施方式，間隔物234可為與用於形成介電質間隔物232相同的材料。例如，間隔物234可為材料，例如氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽或氮氧化矽。
現在參照圖2Q，本發明的實施方式包含形成S/D區215及S/D接觸區217在裝置的另一側上。於一實施方式，S/D區215使用植入/擴散製程或是蝕刻/沉積製程形成。於植入/擴散製程中，摻雜物例如硼、鋁、銻、磷或砷，可被離子植入進入基板中以形成S/D區215。活化摻雜物且造成它們進一步擴散進入基板中的退火製程亦可在離子植入製程後實施，根據一些實施方式。於蝕刻/沉積製程中，鰭部210可首先被蝕刻以形成在介電質間隔物232之間的凹陷。磊晶沉積製程可之後被實施而以用於 製造S/D區215的材料填充凹陷。於一些實施方式，S/D區215可使用矽合金製造，該矽合金諸如矽鍺或碳化矽。於一些實施方式，磊晶地沉積的矽合金可以摻雜物原位摻雜，該摻雜物諸如硼、砷或磷。於進一步的實施方式，S/D區215可使用一或更多替代的半導體材料形成，該材料諸如鍺或III-V族材料或合金。且於進一步的實施方式，一或更多層的金屬及/或金屬合金可用以形成S/D區215。
根據實施方式，S/D接觸區217可為任意適合的導電材料。於一實施方式，導電材料為金屬材料，例如鎢。S/D接觸區217可由凹陷S/D區215且之後沉積導電材料而形成。於其它的實施方式，當S/D區215以磊晶生長製程形成時，用以形成S/D區215的開口的初始蝕刻製程可作成進入鰭部210足夠深，以用於使S/D區215及S/D接觸區217兩者可形成於開口中。
根據其它實施方式，在當基板202被蝕刻回去而在鰭部210被暴露後，鰭部210的留下的部分可被蝕刻掉。於此實施方式，磊晶層可被生長以形成通道220。如此，本發明的實施方式亦可允許於垂直定向的電晶體200中的通道220可與在裝置的其它區域中的CMOS電晶體不同的半導體材料。
根據實施方式，於圖2Q中的S/D區215的形成定義通道220。如所示的，通道長度L可由二S/D區215之間的距離定義。此外，可以理解的是，較下S/D區 215、通道220及較上S/D區215為彼此自對準的。自對準允許這些特徵的各者的側壁實質彼此共平面。根據實施方式，S/D接觸217亦可與堆疊自對準且亦包含共平面側壁。自對準特徵是可能的，因為它們都從原本形成於半導體基板202上的鰭部210製造。例如，S/D區215可由摻雜鰭部210形成，及/或由磊晶生長S/D區215在鰭部210上方，使用介電質間隔物232或閘極介電質/間隔物242/234作為自對準遮罩以定義磊晶層的生長。
如上討論的，製程流程可依CMOS裝置是以閘極最先或閘極最後流程生產而變化。現在參照圖3A至3G，本發明的實施方式描述當CMOS裝置以閘極最後製程流程形成時的用於形成垂直定向的電晶體的製程流程。
現在參照圖3A，本發明的實施方式包含裝置，其係與以上對應圖2D所述的裝置實質相似。因此，用以形成圖3A所示的裝置的製程操作不會被詳述。唯，可以理解的是，裝置300包含形成於層304之上的溝槽隔離材料305的額外的部分。根據實施方式，溝槽隔離材料305的額外的部分可在介電質間隔物332形成於鰭部310的頂部分上方後形成。因此，溝槽隔離材料305可向上延伸至介電質間隔物332的表面的側壁，根據一些本發明的實施方式。沉積溝槽隔離材料305的額外的部分在層304之上可允許在介電質間隔物332及溝槽隔離材料304/305之間的蝕刻選擇性的需求降低。例如，在之後的用以暴露鰭部310的頂表面的蝕刻製程，蝕刻可移除介電質間隔物 332及溝槽隔離材料305兩者的部分。為了簡化，且因為溝槽隔離材料304及305可為相同材料，故之後的圖式會以二層作為單一層304描述。
現在參照圖3B，本發明的實施方式包含由蝕刻回去間隔物332暴露鰭部310的頂表面。在鰭部310的頂表面被暴露後，實施方式可包含形成S/D區315及S/D接觸區317在暴露的鰭部310中。於一實施方式，S/D區315被使用植入/擴散製程或蝕刻/沉積製程形成。用以形成S/D區315的製程可與上述用以形成S/D區215的製程操作實質相似，且其不會在此詳述。根據實施方式，S/D接觸區317可為任意適合的導電材料。於一實施方式，導電材料為金屬材料，例如鎢。用以形成S/D接觸區317的製程可與上述用以形成S/D接觸區217的製程實質相似，且其不會在此詳述。
現在參照圖3C，本發明的實施方式可包含移除溝槽隔離氧化物304。例如，溝槽隔離氧化物304可以濕蝕刻或各向異性乾蝕刻選擇性地移除。因為介電質間隔物332對於溝槽隔離氧化物304有蝕刻選擇性，故溝槽隔離氧化物304的移除不會顯著地劣化間隔物332的形狀。溝槽隔離氧化物304的移除暴露鰭部310的較下側壁。暴露的側壁的高度依於上在圖2C中描述的製程操作中的凹陷R的距離而定。因此，鰭部310的暴露的高度可接近鰭部310的高度H減去凹陷距離R。
現在參照圖3D，本發明的實施方式可包含沿 著鰭部310的暴露的側壁沉積閘極介電質材料342。根據實施方式，閘極介電質可包含一層或層的堆疊。一或更多的層可包含氧化矽、二氧化矽(SiO2)、及/或高介電常數(high-k)介電質材料，例如於上列出的用於閘極介電質242的材料。
現在參照圖3E，本發明的實施方式包含沉積閘極電極340進入鄰接鰭部310的溝槽。在沉積閘極電極340後，頂表面可被研磨以使閘極電極340的頂表面及介電質間隔物332的頂表面實質彼此共平面。於一實施方式，閘極電極340與閘極介電質342接觸地形成且可由至少一P型功函數金屬或一N型功函數金屬構成，依電晶體要作為PMOS或NMOS電晶體而定。於上敘述可根據本發明的實施方式使用形成PMOS及NMOS電晶體所用的材料的例子，且因此不在此重覆。
現在參照圖3F，本發明的實施方式可包含凹陷閘極電極340，使得頂表面在介電質間隔物332的頂表面之下。閘極電極340可以任意適合的蝕刻製程凹陷，該蝕刻製程諸如濕或乾蝕刻製程。
現在參照圖3G，本發明的實施方式包含沉積ILD材料308在閘極電極340頂表面上方且在介電質間隔物332上方。ILD 308可使用可知的可應用於積體電路結構中的介電質材料形成，例如低介電常數(low-k)介電質材料。於上敘述可根據本發明的實施方式使用的低介電常數材料的例子，且因此不在此重覆。
在ILD 308形成於圖3G後，垂直定向的電晶體裝置實質相似於於上參照圖2M所述的裝置。因此，完成垂直定向的電晶體裝置的形成所需的製程操作可以與於上對應圖2N至2Q敘述的製程實質相似的製程繼續，且因此不在此重覆。
圖4描述中介物400，其包含本發明的一或更多實施方式。中介物400係用於橋接第一基板402至第二基板404的中介基板。第一基板402可為，例如，積體電路晶粒。第二基板404可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物400的目的是擴展連接至更廣的間距或用以重路由連接至不同的連接。例如，中介物400可耦合積體電路晶粒至球柵陣列(BGA)406，其可接續耦合至第二基板404。於一些實施方式，第一及第二基板402/404附接至中介物400的相對側。於其它實施方式，第一及第二基板402/404附接至中介物400的同一側。且於進一步的實施方式，三或更多基板藉由使用中介物400的方式互連。
中介物400可由，環氧樹脂、玻璃纖維加強環氧樹脂、陶瓷材料或例如聚醯亞胺的聚合物材料形成。於進一步的實施例，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連408及通孔410，包含但不限於矽穿孔(TSV)412。中介物400可進一步包含 嵌入裝置414，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物400上。
根據本發明的實施方式，此處所揭示的包含垂直定向的長通道電晶體或用於形成此種電晶體的製程可用於中介物400的製造。
圖5描述根據本發明的一實施方式的電腦裝置500。電腦裝置500可包含一些組件。於一實施方式，這些組件附接於一或更多主機板。於替代的實施方式，這些組件製造於單系統單晶片(SoC)晶粒上而不是主機板上。電腦裝置500中的組件，包含但不限於，積體電路晶粒502及至少一通訊晶片508。於一些實施例，通訊晶片508被製造作為積體電路晶粒502的部分。積體電路晶粒502可包含中央處理單元(CPU)504，及通常用作快取記憶體的晶粒上記憶體506，其可由例如嵌入DRAM(eDRAM)或自旋轉移矩記憶體(STTM或STTM-RAM)的技術提供。
電腦裝置500可包含其它可能有或可能沒有與主機板實體及電耦合或製造於SoC晶粒中的組件。這些其它組件，包含但不限於，揮發性記憶體510(例如，DRAM)、非揮發性記憶體512(例如，ROM或快閃記憶 體)、圖形處理單元514(GPU)、數位訊號處理器516、密碼處理器542(於硬體中執行密碼演算的特殊處理器)、晶片組520、天線522、顯示器或觸控螢幕顯示器524、觸控螢幕控制器526、電池528或其它電源、功率放大器(未顯示)、全球定位系統(GPS)裝置528、羅盤530、移動共處理器或感測器532(其可包含加速度計、陀螺儀及羅盤)、喇叭534、相機536、使用者輸入裝置538(例如鍵盤、滑鼠、觸控筆及觸控板)及大量儲存裝置540(例如硬碟、光碟(CD)、數位多用光碟(DVD)等)。
通訊晶片508致能用於到達及來自電腦裝置500的資料的傳輸的無線通訊。單詞「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，其經由非固態介質可藉由調變的電磁輻射的使用而通訊資料。此單詞並非暗示相關裝置沒有包含任何線路，雖然於一些實施方式中可能沒有線路。通訊晶片508可實現任意許多無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任意指定用於3G、4G、5G以及更多的其它無線協定。電腦裝置500可包含複數通訊晶片508。例如，第一通訊晶片508可用於較短範圍的無線通訊，例如Wi-Fi及藍芽，且第二通訊晶片508可 用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
電腦裝置500的處理器504包含一或更多裝置，例如垂直定向長通道電晶體，根據本發明的實施方式。單詞「處理器」可表示處理來自暫存器及/或記憶體之電資料以將該電資料轉換成可儲存於暫存器及/或記憶體中的其它電資料的任意裝置或裝置的部分。
通訊晶片508亦可包含一或更多裝置，例如垂直定向長通道電晶體，根據本發明的實施方式。
於更多的實施方式，裝載於電腦裝置500中的其它組件可含有一或更多裝置，例如垂直定向長通道電晶體，根據本發明的實施方式。
於多樣的實施方式，電腦裝置500可為膝上電腦、小筆電、筆記型電腦、超極致筆電、智慧手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦(PC)、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於進一步的實施例中，電腦裝置500可為處理資料的任意其它電子裝置。
上述的本發明的實施例的描述，包含於摘要中敘述的，無意窮盡或限制本發明於特定的揭示的精確形式。雖然本發明的特定實施例及例子於此處為了說明的目的敘述，在本發明的範疇內的多樣的均等修改是可能的，只要可為所屬技術領域中具有通常知識者所理解。
根據上述詳細的敘述，可對本發明作出這些修改。用於之後的申請專利範圍的詞語不應被解釋為限制本發明至揭示於說明書及申請專利範圍中的特定的實施例。而是，本發明的範疇應完全由之後的申請專利範圍決定，其應根據被建立的申請專利範圍解釋原則而解釋。
本發明的實施方式包含一種形成電晶體的方法，包含：形成鰭部在半導體基板上；形成間隔物在該鰭部的較上部分上方，其中該鰭部的較下部分被暴露；形成閘極介電層在暴露的該鰭部的該較下部分上方；形成閘極電極接觸該閘極介電層；暴露該鰭部的頂部分；形成第一源極/汲極(S/D)區在該鰭部的該頂部分中；移除該半導體基板，其中該半導體基板的移除暴露該鰭部的底部分；及形成第二S/D區在該鰭部的該底部分中，其中該第二S/D區的形成定義在該第一S/D區及該第二S/D區之間的通道。
本發明的額外實施方式包含方法，更包含：在形成該間隔物之前，沿著該鰭部的側壁形成溝槽隔離氧化物；及凹陷該溝槽隔離氧化物以暴露該鰭部的該較上部分。
本發明的額外實施方式包含方法，其中該溝槽隔離氧化物被凹陷的距離控制該電晶體的閘極長度。
本發明的額外實施方式包含方法，其中形成該第一S/D區包含摻雜該鰭部。
本發明的額外實施方式包含方法，其中形成 該第一S/D區包含：凹陷該鰭部的該頂部分；及磊晶生長該第一S/D區。
本發明的額外實施方式包含方法，其中在磊晶生長期間，該第一S/D區被原位摻雜。
本發明的額外實施方式包含方法，其中在形成在該鰭部的該較下部分上方的該閘極介電質之前，該鰭部的該頂部分被暴露。
本發明的額外實施方式包含方法，其中在形成在該鰭部的該較下部分上方的該閘極介電質之前，形成該第一S/D區。
本發明的額外實施方式包含方法，更包含：平坦化該閘極電極與該間隔物的頂表面；凹陷該閘極電極以暴露該間隔物的較上部分；及沉積層間介電質(ILD)材料在該閘極電極及該間隔物的該較上部分上方。
本發明的額外實施方式包含方法，更包含：在暴露該鰭部的該頂部分之前，平坦化該ILD材料與該間隔物的該頂表面。
本發明的額外實施方式包含方法，更包含：在形成該第一S/D區後，從該閘極電極上方移除該ILD材料；及形成閘極接觸區在該閘極電極上方。
本發明的額外實施方式包含方法，其中移除該半導體基板暴露該閘極電極的表面。
本發明的額外實施方式包含方法，更包含：凹陷該閘極電極；及形成第二間隔物在該閘極電極上。
本發明的額外實施方式包含方法，更包含：形成第一S/D接觸區在該第一S/D區上方；及形成第二S/D接觸區在該第二S/D區上方。
本發明的額外實施方式包含方法，其中用以形成該電晶體的製程操作亦可用以形成水平非平面電晶體於相同的基板上。
本發明的額外實施方式包含方法，其中該水平非平面電晶體為三閘極電晶體或奈米線電晶體。
本發明的實施方式包含一種非平面電晶體裝置，包含：第一源極/汲極(S/D)區；半導體通道，形成於該第一S/D區上方；第二S/D區，形成於該半導體通道上方，其中該第一S/D區、該通道、及該第二S/D區在垂直方向與實質上共平面的側壁對齊；閘極介電層，沿著該半導體通道的二或更多側壁形成；及閘極電極，藉由該閘極介電層從該半導體通道分開。
本發明的額外實施方式包含非平面電晶體裝置，其中該閘極介電質形成為沿著該通道的所有該側壁，且其中該閘極電極環繞該半導體通道。
本發明的額外實施方式包含非平面電晶體裝置，其中該閘極介電質形成為沿著該第一S/D區的二或更多側壁。
本發明的額外實施方式包含非平面電晶體裝置，更包含間隔物，形成為沿著該第二S/D區的二或更多側壁。
本發明的額外實施方式包含非平面電晶體裝置，更包含閘極接觸，電耦合至該閘極電極，其中該閘極接觸藉由形成為沿著該第二S/D區的該二或更多側壁的該間隔物從該第二S/D區分開。
本發明的額外實施方式包含非平面電晶體裝置，更包含第一S/D接觸區，形成於該第一S/D區上；及第二S/D接觸區，形成於該第二S/D區上，其中該第一S/D區及該第二S/D區的側壁實質共平面於該第一S/D區及該第二S/D區的側壁。
本發明的額外實施方式包含非平面電晶體裝置，其中該通道具有大於接近10nm的長度。
本發明的額外實施方式包含非平面電晶體裝置，其中該第一S/D區及該第二S/D區為磊晶生長的半導體。
本發明的實施方式包含一種形成電晶體的方法，包含：形成鰭部在半導體基板上；形成溝槽隔離氧化物，沿著該鰭部的該側壁；凹陷該溝槽隔離氧化物以暴露該鰭部的較上部分；形成間隔物在該鰭部的該較上部分上方；移除該溝槽隔離氧化物以暴露該鰭部的較下部分；形成閘極介電層在暴露的該鰭部的該較下部分上方；形成閘極電極接觸該閘極介電層；凹陷該閘極電極，其中該閘極電極的較上表面在該間隔物的頂表面之下；暴露該鰭部的頂部分；形成第一源極/汲極(S/D)區及第一S/D接觸區在該鰭部的該頂部分中；形成閘極接觸在該閘極電極的該 較上表面上方；移除該半導體基板，其中該半導體基板的移除暴露該鰭部的底部分；及形成第二S/D區及第二S/D接觸區在該鰭部的該底部分中，其中該第二S/D區的形成定義在該第一S/D區及該第二S/D區之間的通道。
本發明的額外實施方式包含形成電晶體的方法，其中在形成該閘極介電質在該鰭部的該較下部分上方之前，該鰭部的該頂部分被暴露。
本發明的額外實施方式包含形成電晶體的方法，其中在形成該閘極介電質在該鰭部的該較下部分上方之前，該第一S/D區被形成。
本發明的額外實施方式包含形成電晶體的方法，其中用以形成該電晶體的製程操作亦可用以形成水平非平面電晶體在相同基板上。
本發明的額外實施方式包含形成電晶體的方法，其中該水平非平面電晶體為三閘極電晶體或奈米線電晶體。
100‧‧‧電晶體
115‧‧‧S/D區
117‧‧‧S/D接觸區
120‧‧‧通道
132‧‧‧間隔物
134‧‧‧間隔物
140‧‧‧閘極電極
142‧‧‧閘極介電質
145‧‧‧導電通孔

Claims (25)

  1. 一種形成電晶體的方法，包含：形成鰭部在半導體基板上；形成間隔物在該鰭部的較上部分上方，其中該鰭部的較下部分被暴露；形成閘極介電層在暴露的該鰭部的該較下部分上方；形成閘極電極接觸該閘極介電層；暴露該鰭部的頂部分；形成第一源極/汲極(S/D)區在該鰭部的該頂部分中；移除該半導體基板，其中該半導體基板的移除暴露該鰭部的底部分；及形成第二S/D區在該鰭部的該底部分中，其中該第二S/D區的形成定義在該第一S/D區及該第二S/D區之間的通道。
  2. 如請求項第1項的方法，更包含：在形成該間隔物之前，沿著該鰭部的側壁形成溝槽隔離氧化物；及凹陷該溝槽隔離氧化物以暴露該鰭部的該較上部分。
  3. 如請求項第2項的方法，其中該溝槽隔離氧化物被凹陷的距離控制該電晶體的閘極長度。
  4. 如請求項第1項的方法，其中形成該第一S/D區包含摻雜該鰭部。
  5. 如請求項第1項的方法，其中形成該第一S/D區 包含：凹陷該鰭部的該頂部分；及磊晶生長該第一S/D區。
  6. 如請求項第1項的方法，其中在形成在該鰭部的該較下部分上方的該閘極介電質之前，該鰭部的該頂部分被暴露。
  7. 如請求項第6項的方法，其中在形成在該鰭部的該較下部分上方的該閘極介電質之前，形成該第一S/D區。
  8. 如請求項第1項的方法，更包含：平坦化該閘極電極與該間隔物的頂表面；凹陷該閘極電極以暴露該間隔物的較上部分；及沉積層間介電質(ILD)材料在該閘極電極及該間隔物的該較上部分上方。
  9. 如請求項第8項的方法，更包含：在暴露該鰭部的該頂部分之前，平坦化該ILD材料與該間隔物的該頂表面。
  10. 如請求項第9項的方法，更包含：在形成該第一S/D區後，從該閘極電極上方移除該ILD材料；及形成閘極接觸區在該閘極電極上方。
  11. 如請求項第1項的方法，其中移除該半導體基板暴露該閘極電極的表面。
  12. 如請求項第11項的方法，更包含： 凹陷該閘極電極；及形成第二間隔物在該閘極電極上。
  13. 如請求項第1項的方法，更包含：形成第一S/D接觸區在該第一S/D區上方；及形成第二S/D接觸區在該第二S/D區上方。
  14. 如請求項第1項的方法，其中用以形成該電晶體的製程操作亦可用以形成水平非平面電晶體於相同的基板上。
  15. 一種非平面電晶體裝置，包含：第一源極/汲極(S/D)區；半導體通道，形成於該第一S/D區上方；第二S/D區，形成於該半導體通道上方，其中該第一S/D區、該通道、及該第二S/D區在垂直方向與實質上共平面的側壁對齊；閘極介電層，沿著該半導體通道的二或更多側壁形成；及閘極電極，藉由該閘極介電層從該半導體通道分開。
  16. 如請求項第15項的非平面電晶體裝置，其中該閘極介電質形成為沿著該通道的所有該側壁，且其中該閘極電極環繞該半導體通道。
  17. 如請求項第15項的非平面電晶體裝置，其中該閘極介電質形成為沿著該第一S/D區的二或更多側壁。
  18. 如請求項第17項的非平面電晶體裝置，更包含間隔物，形成為沿著該第二S/D區的二或更多側壁。
  19. 如請求項第18項的非平面電晶體裝置，更包含閘極接觸，電耦合至該閘極電極，其中該閘極接觸藉由形成為沿著該第二S/D區的該二或更多側壁的該間隔物從該第二S/D區分開。
  20. 如請求項第19項的非平面電晶體裝置，更包含第一S/D接觸區，形成於該第一S/D區上；及第二S/D接觸區，形成於該第二S/D區上，其中該第一S/D區及該第二S/D區的側壁實質共平面於該第一S/D區及該第二S/D區的側壁。
  21. 如請求項第15項的非平面電晶體裝置，其中該通道具有大於接近10nm的長度。
  22. 一種形成電晶體的方法，包含：形成鰭部在半導體基板上；形成溝槽隔離氧化物，沿著該鰭部的側壁；凹陷該溝槽隔離氧化物以暴露該鰭部的較上部分；形成間隔物在該鰭部的該較上部分上方；移除該溝槽隔離氧化物以暴露該鰭部的較下部分；形成閘極介電層在暴露的該鰭部的該較下部分上方；形成閘極電極接觸該閘極介電層；凹陷該閘極電極，其中該閘極電極的較上表面在該間隔物的頂表面之下；暴露該鰭部的頂部分；形成第一源極/汲極(S/D)區及第一S/D接觸區在該鰭部的該頂部分中； 形成閘極接觸在該閘極電極的該較上表面上方；移除該半導體基板，其中該半導體基板的移除暴露該鰭部的底部分；及形成第二S/D區及第二S/D接觸區在該鰭部的該底部分中，其中該第二S/D區的形成定義在該第一S/D區及該第二S/D區之間的通道。
  23. 如請求項第22項的方法，其中在形成該閘極介電質在該鰭部的該較下部分上方之前，該鰭部的該頂部分被暴露。
  24. 如請求項第23項的方法，其中在形成該閘極介電質在該鰭部的該較下部分上方之前，該第一S/D區被形成。
  25. 如請求項第22項的方法，其中用以形成該電晶體的製程操作亦可用以形成水平非平面電晶體在相同基板上。
TW105125787A 2015-09-25 2016-08-12 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體 TWI706514B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/US15/52465 2015-09-25
PCT/US2015/052465 WO2017052650A1 (en) 2015-09-25 2015-09-25 Long channel mos transistors for low leakage applications on a short channel cmos chip

Publications (2)

Publication Number Publication Date
TW201721808A true TW201721808A (zh) 2017-06-16
TWI706514B TWI706514B (zh) 2020-10-01

Family

ID=58387066

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105125787A TWI706514B (zh) 2015-09-25 2016-08-12 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體

Country Status (4)

Country Link
US (1) US10529827B2 (zh)
DE (1) DE112015006960T5 (zh)
TW (1) TWI706514B (zh)
WO (1) WO2017052650A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829845B (zh) * 2019-02-13 2024-01-21 美商英特爾股份有限公司 自對準區域互連

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020306B2 (en) * 2015-10-12 2018-07-10 International Business Machines Corporation Spacer for trench epitaxial structures
CN112635560B (zh) 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法
US20220199615A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Substrate-less vertical diode integrated circuit structures

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US18206A (en) * 1857-09-15 Belt-tool
US6049106A (en) * 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
US6597203B2 (en) * 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US7271052B1 (en) * 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US7259415B1 (en) * 2004-09-02 2007-08-21 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US20120023806A1 (en) * 2010-07-28 2012-02-02 Henry Jr Troy Dixon Fishing tackle swivel having a knurled outer surface
US8207032B2 (en) * 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8604518B2 (en) 2011-11-30 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-channel transistor and methods for forming the same
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
KR20150142345A (ko) * 2014-06-11 2015-12-22 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치의 제조방법
KR20160006466A (ko) * 2014-07-09 2016-01-19 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9646973B2 (en) * 2015-03-27 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM cell structure with vertical devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829845B (zh) * 2019-02-13 2024-01-21 美商英特爾股份有限公司 自對準區域互連

Also Published As

Publication number Publication date
US20180226492A1 (en) 2018-08-09
TWI706514B (zh) 2020-10-01
WO2017052650A1 (en) 2017-03-30
US10529827B2 (en) 2020-01-07
DE112015006960T5 (de) 2018-06-07

Similar Documents

Publication Publication Date Title
US20210408246A1 (en) Contact resistance reduction in transistor devices with metallization on both sides
KR102604564B1 (ko) 자기 정렬 게이트 에지 트라이게이트 및 finfet 디바이스들
KR102304791B1 (ko) 성능 및 게이트 충전을 위한 게이트 프로파일의 최적화
CN108369957B (zh) 形成用于纳米线设备结构的自对准垫片的方法
TW201724270A (zh) 形成背側自對準通孔的方法及所形成的結構
TW201732947A (zh) 用於改善靜電的非平面ｉｇｚｏ裝置的製造技術
KR102309367B1 (ko) 비대칭 프로파일을 갖는 핀 구조체들을 형성하는 방법 및 장치
JP6529985B2 (ja) 規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造のための処理方法
CN108140724B (zh) 用于磁阻式随机存储器器件的电接触部
KR102351550B1 (ko) 측벽 라이너를 갖는 핀 구조를 형성하는 장치 및 방법
TWI706514B (zh) 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體
US20220102510A1 (en) Dual contact process with stacked metal layers
KR20210142526A (ko) 인 도펀트 농도가 높은 소스 또는 드레인 구조물
TWI778209B (zh) 使用模板之鰭塑形及由其所產生的積體電路結構
TW201733117A (zh) 基於鰭部的ＩＩＩ－Ｖ／Ｓｉ或Ｇｅ的互補金屬氧化物半導體（ＣＭＯＳ）自對準閘極邊緣（ＳＡＧＥ）整合
EP4109523A1 (en) Buried power rail with a silicide layer for well biasing
US20220416027A1 (en) Nanoribbon sub-fin isolation by backside si substrate removal etch selective to source and drain epitaxy
US20220102506A1 (en) Dual contact process with selective deposition
CN115939047A (zh) 自对准栅极切口结构
TW201721758A (zh) 透過用於應力增強及接觸的背側露出而能深度取向生長
US20230197817A1 (en) Low temperature, high germanium, high boron sige:b pepi with titanium silicide contacts for ultra-low pmos contact resistivity and thermal stability
US20220416044A1 (en) Lateral confinement of source drain epitaxial growth in non-planar transistor for cell height scaling
US20220415792A1 (en) Inverse taper via to self-aligned gate contact
US20230087399A1 (en) Low temperature, high germanium, high boron sige:b pepi with a silicon rich capping layer for ultra-low pmos contact resistivity and thermal stability
US11562999B2 (en) Cost effective precision resistor using blocked DEPOP method in self-aligned gate endcap (SAGE) architecture