CN103367164A

CN103367164A - 一种栅极电极及其制备方法

Info

Publication number: CN103367164A
Application number: CN2013102596310A
Authority: CN
Inventors: 刘国友; 覃荣震; 黄建伟; 罗海辉
Original assignee: Zhuzhou CSR Times Electric Co Ltd
Current assignee: Zhuzhou CRRC Times Electric Co Ltd; Zhuzhou CRRC Times Semiconductor Co Ltd
Priority date: 2013-06-26
Filing date: 2013-06-26
Publication date: 2013-10-23
Anticipated expiration: 2033-06-26
Also published as: CN103367164B

Abstract

本发明提供了一种栅极电极及其制备方法，该栅极电极包括形成在多晶硅层的第一区域上方的金属硅化物层，该金属硅化物层至少包括两个子区域。该金属硅化物层在功能上作为栅极电极的栅极电阻，该金属硅化物层的每个子区域相当于栅极电阻的一个分电阻，本发明将至少两个子区域并联起来从而实现了在主栅极区和栅极条之间形成由多个分电阻并联形成栅极电阻的目的。该栅极电极能够克服单个电阻串联在栅焊盘区和栅汇流条所带来的缺点：栅极电阻损坏，整个芯片就可能损坏的风险。同时，该栅极电极能够改善芯片间的均流特性和开关控制特性。

Description

一种栅极电极及其制备方法

技术领域

本发明涉及半导体器件领域，特别涉及一种栅极电极及其制备方法。

背景技术

目前，功率半导体芯片上的栅极电极的栅焊盘区和每个栅汇流条之间只设置有一个栅极电阻，该栅极电阻串联在栅焊盘区和栅汇流条之间。当串联在栅焊盘区和栅汇流条的栅极电阻损坏时，在栅焊盘区和栅汇流条之间就不能进行信号的传递，因而影响芯片的正常工作，甚至会导致整个芯片的损坏。另外，单个电阻的误差较大，当多个芯片并联时，对于不同芯片间的相同的栅焊盘区信号，在栅汇流条上的信号差异很大，容易导致芯片间的开关速度不均匀及不均流的技术问题。

发明内容

有鉴于此，本发明提供了一种栅极电极及其制备方法，以克服上述技术问题。

为了解决上述技术问题，本发明采用了如下技术方案：

一种栅极电极，包括衬底、依次位于所述衬底之上的栅氧化层、多晶硅层，所述多晶硅层包括第一区域和第二区域，所述多晶硅层第二区域至少包括包围所述多晶硅层第一区域的子区域；

所述栅极电极还包括，

位于所述多晶硅层第一区域之上的金属硅化物层，所述金属硅化物层至少包括两个子区域，每个所述子区域包括主体区域和位于所述主体区域两端的第一端头区域和第二端头区域；

位于所述多晶硅层的第二区域之上的绝缘层，所述绝缘层包括第一区域和包围所述第一区域的第二区域；

覆盖在所述绝缘层和所述金属硅化物层的主体区域之上的钝化层；

位于第一部分所述绝缘层第一区域之上的钝化层之上的第一金属化层、位于第二部分所述绝缘层第二区域之上的钝化层之上的第二金属化层，所述第一金属化层和所述第二金属化层不连接；

位于所述第一端头区域之上的第一金属化端子和位于所述第二端头区域之上的第二金属化端子，所述第一金属化端子和所述第二金属化端子填充位于所述第一端头区域和所述第二端头区域之上的通孔，并且所述第一金属化端子与所述第一金属化层相连，所述第二金属化端子与所述第二金属化层相连，

其中，所述第二金属化层包围所述第一金属化层、所述第一金属化端子和所述第二金属化端子。

较优地，所述栅极电极还包括位于第三部分所述绝缘层第一区域之上的钝化层之上的金属连线，所述第一金属化端子和/或所述第二金属化端子通过所述金属连线与所述第一金属化层和/或所述第二金属化层相连。

较优地，所述第一金属化端子和/或所述第二金属化端子的形状与所述第一端头区域和/或所述第二端头区域的形状相似。

较优地，所述第一金属化端子和/或所述第二金属化端子的面积比所述端头区域的面积大20～50%。

较优地，所述金属连线的宽度小于所述主体区域的宽度。

较优地，所述主体区域的形状为长条形，所述端头区域的形状为圆形或正多边形。

较优地，所述端头区域的直径或宽度大于所述主体区域的宽度。

较优地，所述端头区域的直径或宽度是所述主体区域的1～2倍。

较优地，所述端头区域的直径或宽度小于所述金属硅化物层的子区域的两个所述端头区域之间的距离。

较优地，所述栅极电极包括栅电阻，所述栅电阻的阻值由金属硅化物层的子区域的个数和/或子区域的长宽比确定。

一种栅极电极的制备方法，包括，

提供一衬底，所述衬底正面具有第一扩散阱；

在所述衬底正面上方依次形成栅氧化层、多晶硅层和绝缘层；

依据预定光刻图案对所述绝缘层进行刻蚀，直至刻穿所述绝缘层并露出所述多晶硅层，以在所述多晶硅层的上方形成刻蚀窗口，所述刻蚀窗口至少包括两个子窗口；

在所述刻蚀窗口底部的多晶硅层的上方形成金属硅化物层，所述金属硅化合物层至少包括两个子区域，每个所述子区域包括主体区域和位于所述主体区域两端的第一端头区域和第二端头区域；

在所述绝缘层以及所述金属硅化物层的主体区域的上方形成钝化层；

进行金属化，以在第一部分和第二部分所述绝缘层之上的所述钝化层的上方形成不相连的第一金属化层和第二金属化层、并在所述第一端头区域和所述第二端头区域之上形成第一金属化端子和第二金属化端子；

其中，所述第一金属化端子和所述第二金属化端子填充位于所述第一端头区域和所述第二端头区域之上的通孔，并且所述第一金属化端子与所述第一金属化层相连，所述第二金属化端子与所述第二金属化层相连；

所述第二金属化层包围所述第一金属化层、所述第一金属化端子和所述第二金属化端子。

较优地，所述金属化，还包括，在第三部分所述绝缘层之上的所述钝化层的上方形成金属连线，所述第一金属化端子和/或所述第二金属化端子通过所述金属连线与所述第一金属化层和/或所述第二金属化层相连。

较优地，所述在所述刻蚀窗口底部的多晶硅层的上方形成金属硅化物层，具体包括，

在所述刻蚀窗口底部的多晶硅层的上方淀积一层预定金属材料层；

对所述预定金属材料层进行退火处理，以使所述预定金属材料层与位于其下方的多晶硅层反应，生成金属硅化物层。

较优地，所述退火处理的温度范围在700～900°C之间。

较优地，所述预定金属材料为Ti、Co或Ni。

本发明的有益效果：

本发明提供的栅极电极的多晶硅层的第一区域之上的金属硅化物层在功能上作为栅极电极的栅极电阻，由于该金属硅化物层至少包括两个子区域，每个子区域相当于栅电阻的子电阻，并且每个子区域的一端与第一金属化层相连，另一端与第二金属化层相连，其中，第一金属化层对应的区域相当于栅极电极的主栅极区，第二金属化层对应的区域相当于栅极电极的栅极条（栅极圈），因而实现了在主栅极区与栅极条之间的多个子电阻的并联连接，从而使得栅极条与主栅极区形成多个子电阻的并联连接成为可能。

该设置有并联栅电阻结构的栅极电极的多个子电阻并联在主栅极区和栅极条之间，当其中一个子电阻发生损坏时，其它子电阻仍能连通主栅极区和栅极条，避免了现有技术中的栅极区通过一个串联电阻与主栅极区相连接的情形的不足之一：当串联在栅焊盘区和栅汇流条的栅极电阻损坏时，在栅焊盘区和栅汇流条之间就不能进行信号的传递，因而影响芯片的正常工作，甚至会导致整个芯片的损坏。

此外，多个子电阻并联在主栅极区和栅极条之间，由于并联的总电阻作为栅极电阻，从主栅极区发出的信号通过该栅极电阻后，传递到栅极条上的信号基本是相同的，因而克服了现有技术中由于单个电阻串联在栅焊盘区和栅汇流条之间的另一不足：由于单个电阻的误差较大，芯片内部的不同栅极条之间所接收到的来自主栅极区的信号差异大，导致芯片内部并联元胞的开关特性不均匀，且当多个芯片并联时，容易导致芯片间的开关速度不均匀及不均流程度严重。

此外，使用金属硅化物作为电阻，降低了金属电极与多晶硅的连接电阻，在相同阻值下能够减小栅极电阻的面积，同时也提高了电阻精度。

附图说明

为了清楚地理解现有技术或本发明实施例的技术方案，下面将对现有技术或本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一的栅极电极的俯视图；

图2是本发明实施例一的栅极电极沿A-A方向的剖面图；

图3本发明实施例一的金属硅化物层的子区域的结构示意图；

图4是本发明实施例一的金属硅化物层的子区域的分布示意图；

图5是本发明实施例一的栅极电阻与金属化层的连接俯视示意图；

图6是本发明实施例二的栅极电极制备方法流程图；

图7（1）至图7（8b）是本发明实施例的栅极电极制备方法的一系列制程对应的结构剖面图。

附图标记：

100：衬底，200：栅氧化层，300：多晶硅层，400：金属硅化物层，500：绝缘层，600：钝化层，401：主体区域，402：第一端头区域，402’：第二端头区域，701：第一金属化层，702：第二金属化层，7031：第一金属化端子，7032：第二金属化端子，704：金属连线，707：通孔。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法或功能上的变换均包含在本发明的保护范围内。

实施例一

结合图1至图2对本发明实施例一的栅极电极的结构进行描述。图1是栅极电极的俯视图，图2是栅极电极沿A-A方向的剖面图。

该栅极电极包括衬底100，依次位于衬底100之上的栅氧化层200、多晶硅层300，其中，多晶硅层300包括第一区域和第二区域，该第一区域和第二区域的划分是根据位于多晶硅层300上方的层结构确定的，并且第二区域至少包括包围第一区域的子区域。也可以这么理解，第一区域镶嵌在第二区域内。该第一区域至少包括两个间断的子区域。

该栅极电极还包括位于多晶硅层300第一区域之上的金属硅化物层400。由于多晶硅层300的第一区域至少包括两个子区域，所以形成在多晶硅层300第一区域之上的金属硅化物层400也至少包括两个子区域，并且金属硅化物层400的每个子区域包括主体区域401和分别位于主体区域401两端的第一端头区域402和第二端头区域402’，该子区域的结构示意图如图3所示。该主体区域401的形状可以为长条形或矩形，该第一端头区域402和/或第二端头区域402’的形状可以为圆形或正多边形，也可以为其他形状。在栅极电极中，该金属硅化物层400的功能作为栅极电极的栅极电阻，其中，金属硅化物层400的每个子区域相当于栅极电阻的一个分电阻。其中，子区域的主体区域401是对电阻阻值有贡献的部分，第一端头区域402和第二端头区域402’用来实现金属硅化物层400与栅极电极表面的第一金属化层701和第二金属化层702的连接。主体区域401的宽度范围在20～200μm之间。为了保证金属硅化物层400的子区域（子电阻）与第一金属化层701和第二金属化层702具有良好的接触，该端头区域的宽度比主体区域401设置的更大一些。进一步优选地，该第一端头区域402和第二端头区域402’的直径或边长是主体区域401的直径或边长的1～2倍。进一步优选地，每个子区域的第一端头区域402和第二端头区域402’之间的距离大于第一端头区域402或第二端头区域402’的直径或边长。

需要说明的是，该栅极电极上的金属硅化物层400是一层由金属材料钛、钴或镍等与多晶硅材料反应形成的金属硅化物层，如上所述，该金属硅化物层400可以作为栅极电极的栅极电阻，并且由于金属硅化物能够降低栅极电极的金属化层与电阻连接处的电阻，能够使得栅极电阻和金属化层的连接更加稳定可靠，从而使栅极电阻阻值控制更准确。由于该金属硅化物层400至少包括两个子区域，每个子区域均可以作为栅极电阻的一个子电阻，将金属硅化物层400上的子区域并联连接就能够实现由多个子电阻并联连接的栅极电阻。该由多个子电阻并联连接的栅极电阻能够减小由于单个栅极电阻误差范围大造成的不同芯片间的开关特性和均流特性不均匀的可能。同时还能避免由于栅极电阻损坏整个芯片就面临损坏的风险。

此外，本实施例所述的金属硅化物层400可以原位生成。具体如下：首先在多晶硅层300的第一区域上方淀积一层钛、钴或镍金属层，然后采用高温退火处理，使淀积的钛、钴或镍金属层与多晶硅层300反应，从而在多晶硅层300的第一区域上方形成一层金属硅化物层400。当金属硅化物层400采用原位生成方法形成时，由于金属原子和硅原子的相互扩散，使得最终形成的金属硅化物层400的下表面延伸到多晶硅层300的内部，使得多晶硅层300的第一区域的上表面低于第二区域的上表面。

该栅极电极还包括，位于多晶硅层300第二区域之上的绝缘层500。其中，金属硅化物层400的厚度小于绝缘层500的厚度，或者说，金属硅化物层400的上表面低于所述绝缘层500的上表面。该绝缘层500包括第一区域和包围该第一区域的第二区域。图4示例出多晶硅层300上方的金属硅化物层400和绝缘层500之间的位置关系。从该图中可以看出，多晶硅层300的上方被金属硅化物层400和绝缘层500共同覆盖，设置有绝缘层500的区域，没有设置金属硅化物层400，设置有金属硅化物层400的区域，没有设置绝缘层500，并且金属硅化物层400镶嵌在绝缘层500的内部。

该栅极电极还包括覆盖在绝缘层500和金属硅化物层400的主体区域401之上的钝化层600、位于第一部分所述绝缘层500第一区域之上的钝化层600之上的第一金属化层701、位于第二部分所述绝缘层500第二区域之上的钝化层600之上的第二金属化层702，所述第一金属化层701和所述第二金属化层702不连接。并且第一金属化层701被第二金属化层702包围。该第一金属化层701以及其下方的结构所在的区域相当于栅极电极的主栅极区，第二金属化层702以及其下方的结构所在的区域相当于栅极电极的栅极条。该第一金属化层701可以位于绝缘层500第一区域之上的任意位置，只要能够保证第一金属化层701被第二金属化层702包围即可。该第一金属化层701的形状可以为圆形、方形或其它不规则图形。综合考虑栅极尽量减少芯片有源区的面积和外部电极连接的需要，该第一金属化层的总面积范围在0.5～2mm²之间。

为了实现金属硅化物层400的每个子区域并联连接在第一金属化层701和第二金属化层702之间，该栅极电极还进一步包括位于第一端头区域402之上的第一金属化端子7031和位于所述第二端头区域402’之上的第二金属化端子7032，所述第一金属化端子7031和所述第二金属化端子7032填充位于所述第一端头区域402和所述第二端头区域402’之上的通孔，并且如图1所示，所述第一金属化端子7031与所述第一金属化层701相连，所述第二金属化端子7032与所述第二金属化层702相连。其中，所述第二金属化层702包围所述第一金属化层701、所述第一金属化端子7031和所述第二金属化端子7032。

通过第一金属化端子7031和第二金属化端子7032实现了金属硅化物层400的子区域的一端与第一金属化层701连接，另一端与第二金属化层702连接。这样在第一金属化层701和第二金属化层702之间就实现了多个子电阻的并联。

为了实现金属硅化物层400与第一金属化层701和/或第二金属化层702的良好接触，形成在第一端头区域402和第二端头区域402’上方的第一金属化端子7031和第二金属化端子7032的形状与第一端头区域402和第二端头区域402’的形状相似，即当第一端头区域402和/或第二端头区域402’为正方形时，第一金属化端子7031和第二金属化端子7032的形状也为正方形。进一步地，覆盖在第一端头区域402和第二端头区域402’上方的第一金属化端子7031和第二金属化端子7032的面积大于第一端头区域402和第二端头区域402’的面积，金属化端子的面积比端头区域的面积大20～50%。

当第一金属化端子402与第一金属化层701不直接接触时、和/或第二金属化端子402’与第二金属化层702不直接接触时，为了实现其之间的连接，如图5所示，该栅极电极还包括位于第三部分所述绝缘层500第一区域之上的钝化层600之上的至少两条金属连线704：第一金属连线7041和第二金属连线7042。第一金属化端子402通过第一金属连线7041与第一金属化层701，第二金属化端子402’通过第二金属连线7042与第二金属化层702连接。优选，金属连线704的宽度小于金属硅化物层400的主体区域401的宽度。此外，还可以通过金属连线实现至少两个子区域的串联连接，图5未示出。

需要说明的是，在栅极电极所在的栅极区内，第一金属化层701及其下方的结构所在的区域相当于栅极区的主栅极区，第二金属化层702及其下方的结构所在的区域相当于栅极区的栅极条，除了这两个区域以外的区域为栅极区的栅极电阻区。从上述描述可知，在栅极电阻区内，除了第一金属化端子7031和第二金属化端子7032以及可能存在的金属连线704的以外的其它区域不存在金属。在本实施例中，第一金属化层701、第二金属化层702以及金属化端子703和金属连线704优选采用导电性能良好的铜或铝等金属导电材料。

本实施例所述的衬底可以为普通的硅半导体材料或碳化硅、氮化硅及金刚石等宽禁带半导体材料，厚度范围在50～800μm之间。

在本实施例的衬底100正面的内部靠近栅氧化层的一侧还具有第一扩散阱101，该第一扩散阱101的导电类型与衬底的导电类型相反。

本实施例所述的栅极电极具体可以为MOSFET芯片栅极电极，也可以为IGBT芯片栅极电极，还可以为逆导IGBT芯片栅极电极。不同的芯片结构，在衬底的背面也具有相对应的结构。当为MOSFET芯片栅极电极时，在衬底的背面下方还可以包括缓冲层102。当为IGBT芯片极栅极电极时，还可以包括位于缓冲层102下方的第一扩散层103，该第一扩散层103的导电类型与衬底100的导电类型相反。当为逆导IGBT芯片栅极电极时，在衬底100的背面还包括第二扩散层104，该第二扩散层104和第一扩散层103共同覆盖在缓冲层102的表面的下方。该第二扩散层104的导电类型与第一扩散层103的导电类型相反，且第二扩散层104的掺杂浓度大于第一扩散层103的掺杂浓度。

相应地，本发明实施例还提供了一种栅极电极的制备方法，具体参见实施例二。

实施例二

结合图6至图7（8b）来描述本发明实施例提供的栅极电极的制备方法。该栅极电极的制备方法包括以下步骤，

S61、提供一衬底：

提供一衬底100。参见图7（1），该衬底100的材料可以为普通的硅半导体材料，也可以为碳化硅、氮化镓或金刚石等宽禁带半导体材料。该衬底的厚度范围在50～800μm之间。该衬底材料正面具有一个第一扩散阱101，该第一扩散阱的宽度不小于栅极电极的宽度。该第一扩散阱101的导电类型与衬底100的导电类型相反，该第一扩散阱用来保护并防止栅极电极区域在反向耐压时的耗尽甚至反型，并有利于降低器件的反向漏电流。

S62、在所述衬底正面上方依次形成栅氧化层、多晶硅层和绝缘层：

采用本领域熟知的技术手段在衬底100的正面上方依次形成栅氧化层200、多晶硅层300以及绝缘层500。该制程结束后对应的结构如图7（2）所示。

S63、在所述绝缘层的上方形成第一预定光刻图案，并依据所述第一预定光刻图案刻蚀所述绝缘层直至所述绝缘层刻穿露出所述多晶硅层，形成第一刻蚀窗口，所述第一刻蚀窗口至少包括两个子窗口：

利用具有第一预定图案的光刻板在绝缘层500的上方形成第一预定光刻图案，并依据该第一预定光刻图案刻蚀绝缘层500，直至刻穿第一预定图案对应的绝缘层500并露出下方的多晶硅层300才停止刻蚀，这样在绝缘层500上形成了第一刻蚀窗口，该制程对应的结构俯视图如图7（3a）所示，该制程对应的结构剖面图如图7（3b）所示。

需要说明的是，在绝缘层500上形成的第一刻蚀窗口至少包括两个子窗口。每个子窗口的形状可以是相同的。

此外，作为本发明的另一实施例，还可以在第一预定图案对应的绝缘层500刻穿后，不停止刻蚀，继续对其下方的多晶硅层300进行刻蚀，但是仅刻蚀掉预定厚度的多晶硅层300，并不把第一刻蚀窗口对应的多晶硅层300全部刻蚀掉。该刻蚀的多晶硅层300的预定厚度控制在0.1～0.5μm之间。

S64、在所述第一刻蚀窗口底部的多晶硅层的上方形成金属硅化物层，所述金属硅化物层至少包括两个子区域：

采用本领域熟知的技术手段在刻蚀窗口底部的多晶硅层的上方形成一层金属硅化物层400，对应的结构俯视图如图7（4a）所示，对应的结构剖面图如图7（4b）所示。由于该金属硅化物层400是形成在第一刻蚀窗口底部的多晶硅层300的上方，所以，金属硅化物层400的子区域的数目与第一刻蚀窗口的子窗口的数目相同，有多少个子窗口，在多晶硅层300的上方就形成了多少个金属硅化物层的子区域。

如图7（4a）所示，每个子区域包括主体区域401和位于主体区域401两端的第一端头区域402和第二端头区域402’。本实施例优选子区域的主体区域401的形状为长条形或矩形，第一端头区域402和第二端头区域402’的形状呈圆形或正多边形，为了实现金属硅化物层400与金属化层700的可靠连接，同时也为了能够更好地调整主体区域401的宽度以实现更大范围的阻值调节，所述第一端头区域402和第二端头区域402’的直径或宽度大于主体区域401的宽度，进一步地，第一端头区域402和第二端头区域402’的直径或宽度是主体区域401宽度的1～2倍。更进一步地，第一端头区域402和第二端头区域402’的直径或宽度小于主体区域401的长度，即第一端头区域402和第二端头区域402’的直径或宽度小于子区域的两端头区域之间的距离。

更具体地说，该金属硅化物层400是由金属硅化物组成的材料层。本实施例可以直接在第一刻蚀窗口的多晶硅层300的上方直接淀积一层金属硅化物层400。也可以采用以下方法：

首先，采用上述所述的具有第一预定图案的光刻板为掩模板，在第一刻蚀窗口底部的多晶硅层的上方淀积一层钛、钴或镍等金属层；

然后，再对该淀积的金属层进行高温退火处理，在高温退火过程中，金属层和其下方的多晶硅层300由于分子的扩散会发生双向扩散，在高温条件下，金属层中金属原子和多晶硅层300中的多晶硅原子会发生反应生成一层金属硅化合物层，该金属硅化物层即为本实施例所述的金属硅化物层400。其中，高温退火采用的温度范围在700～900°C之间。形成的金属硅化物层400的厚度小于绝缘层500的厚度，或者说，形成的金属硅化物层400的上表面低于绝缘层500的上表面。

需要说明的是，本实施例在多晶硅层上方形成金属层的材料不限定为上述所述的钛、钴或镍，还可以为其它金属材料，如钨等。

另外，还可以不采用光刻板做掩膜，直接在第一刻蚀窗口底部的多晶硅层300上方和绝缘层500上方淀积一层平整的钛、钴或镍等金属层，然后进行高温退火处理，位于多晶硅层300上方的金属层会与多晶硅层300发生反应生成一层金属硅化物层。而位于绝缘层500上方的金属层在高温退火过程中不会发生反应，最后利用金属硅化物层400自身的特性进行选择性刻蚀，刻蚀掉第一刻蚀窗口外的金属层，在第一刻蚀窗口内的多晶硅层300的上方形成了一层金属硅化物层400。该金属硅化物层400的厚度小于绝缘层500的厚度，或者金属硅化物层400的上表面低于绝缘层500的上表面。

S65、在所述绝缘层以及所述金属硅化物层的上方形成钝化层：

采用本领域熟知的技术手段在绝缘层500以及金属硅化物层400的上方形成一层覆盖绝缘层500和金属硅化物层400的钝化层600。该钝化层600具体可以由BPSG（硼磷硅玻璃）、BSG（磷硅玻璃）或PSG（硼硅玻璃）等组成。对应的结构剖面图如图7（5）所示。

S66、在所述钝化层的上方形成第二预定光刻图案，并依据所述第二预定光刻图案刻蚀位于所述端头区域上方的所述钝化层，以在所述端头区域的上方形成通孔：

利用具有第二预定图案的光刻板，在钝化层600的上方形成第二预定刻蚀图案，并依据该第二预定光刻图案刻蚀位于端头区域402上方的钝化层600，直至刻穿该钝化层600，露出底部的端头区域402，这样就在端头区域402的上方形成了通孔707。对应的俯视图如图7（6a）所示，对应的剖面结构示意图如图7（6b）所示。

S67、进行金属化，形成初始金属化层：

对步骤S66形成的结构在其表面上进行金属化形成初始金属化层70，该初始金属化层70覆盖在钝化层600的上方，并且该初始金属化层70填充上述形成的位于端头区域上方的通孔707。对应的剖面结构示意图如图7（7）所示。该金属化步骤采用的金属优选采用铝、铜等优良导体材料。

S68、对所述初始金属化层进行刻蚀，以形成具有预定金属图案的金属化层:

采用本领域熟知的技术手段对初始金属化层70进行刻蚀，形成具有预定金属图案的金属化层700，该具有预定金属图案的金属化层700包括位于第一部分绝缘层500之上的钝化层之上的第一金属化层701、位于第二部分绝缘层500之上的钝化层之上的第二金属化层702以及分别位于第一端头区域402和第二端头区域402’之上的的第一金属化端子7031和第二金属化端子7032。其中，第一金属化层701与第二金属化层702隔离不连接，并且第二金属化层702包围第一金属化层701。第一金属化端子7031与第一金属化层701连接，第二金属化端子7031与第二金属化层702连接。

当第一金属化端子402与第一金属化层701不直接接触时、和/或第二金属化端子402’与第二金属化层702不直接接触时，为了实现其之间的连接，如图5所示，该栅极电极还包括位于第三部分所述绝缘层500第一区域之上的钝化层600之上的至少两条金属连线704：第一金属连线7041和第二金属连线7042，第一金属化端子402通过第一金属连线7041与第一金属化层701，第二金属化端子402’通过第二金属连线7042与第二金属化层702连接。优选，金属连线704的宽度小于金属硅化物层400的主体区域401的宽度。

此外，当金属硅化物层400包括3个以上的子区域时，还可以通过金属连线将多个子区域先串联连接形成串联子区域，然后将该串联子区域并联在第一金属化层701和第二金属化层702之间。因此，金属连线还可以实现不同子区域之间的串联连接。

第一金属化端子7031和第二金属化端子7032填充通孔707，并且为了提高连接的可靠性，该第一金属化端子7031和第二金属化端子7032的面积比707通孔的面积大20～50%。进一步地，该金属化端子的形状与通孔的形状相似。对应的俯视图如图7（8a）所示，对应的剖面图如图7（8b）所示。其中，第一金属化层701及其下方的结构所在的区域相当于栅极电极的主栅极区，第二金属化层702及其下方的结构所在的区域相当于栅极电极的栅极条。

从上述的结构中可以看出，金属硅化物层400的每个子区域的第一端头区域402和第二端头区域402’通过覆盖在其上方的第一金属化端子7031和第二金属化端子7032分别与第一金属化层701和第二金属化层702连接起来。由于金属硅化物层400至少包括两个子区域，所以金属硅化物层400的各个子区域并联连接在第一金属化层701和第二金属化层702之间。

以上为本实施例提供的栅极电极的制备方法。

通过上述制备方法得到的栅极电极中，金属硅化物层在功能上作为栅极电极的栅极电阻。如上所述，金属硅化物层400至少包括两个子区域，本实施例在制备栅极电极的过程中将各个子区域之间并联连接。由于每个子区域均可以作为栅极电阻的一个子电阻，将这些子区域并联连接在第一金属化层701（主栅极区金属层）和第二金属化层702（栅极条金属化层）之间相当于将多个子电阻并联连接在主栅极区金属化层和栅极圈金属化层之间，所以本实施例制备的栅极电极实现了多个电阻的并联，能够克服单个电阻串联在栅焊盘区和栅汇流条所带来的技术问题，能够改善芯片间的均流特性和开关控制特性。

此外，本实施例形成的金属硅化物的电阻率小于多晶硅的电阻率，在相同电阻值的情况下，使用金属硅化物作为电阻，能够减小栅极电阻的面积。同时也提高了电阻精度。

此外，本发明提供的栅极电极的制备方法通过调整金属硅化物层400的子区域的主体区域401的尺寸或子区域的数量可以实现对栅极电极的栅极电阻值的调节。该调节方法简单易行。

具体的调节方法如下：

为了描述方便，把金属硅化物层400的一个子区域看作栅极电阻的一个子电阻。

由于每个子电阻的电阻值取决于子电阻的主体区域的长宽比，按照主体区域的长宽比例对栅极电阻缩小，这样能够在维持栅极电阻阻值不变的前提下，缩小栅极电阻所占的面积，有利于增大芯片元胞区的面积。

对于由多个子电阻并联的栅极电阻来说，该栅极电阻的阻值还取决于所并联的栅极电阻的个数。假定所并联的多个子电阻的阻值相等，为R₀，并联的子电阻的个数为N（N≥2，N为正整数），则栅极电阻的总电阻值为R₀/N。

如果需要任意改变栅电阻的总阻值，可以改变子电阻的宽度，具体改变位于两个子电阻端头区域之间的主体区域的宽度，保持端头区域的位置和形状不变，当子电阻主体区域的宽度变化为x%，则子电阻阻值变化为x%，在并联的子电阻的个数不变的情况下，栅电阻的总阻值亦变化x%。在变化过程中，子电阻的主体区域的边缘始终不超出端头区域的边缘。

特别地，如果栅电阻总阻值变化率为n/N*(N+1)（n为自然数；N≥2，正整数）或者其倍数，则可通过改变并联电阻的个数来实现。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明。他们并非用以限制本发明的保护范围，凡未脱离本发明构思所做的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims

1.一种栅极电极，包括衬底、依次位于所述衬底之上的栅氧化层、多晶硅层，其特征在于，所述多晶硅层包括第一区域和第二区域，所述多晶硅层第二区域至少包括包围所述多晶硅层第一区域的子区域；

所述栅极电极还包括，

2.根据权利要求1所述的栅极电极，其特征在于，所述栅极电极还包括位于第三部分所述绝缘层第一区域之上的钝化层之上的金属连线，所述第一金属化端子和/或所述第二金属化端子通过所述金属连线与所述第一金属化层和/或所述第二金属化层相连。

3.根据权利要求1或2所述的栅极电极，其特征在于，所述第一金属化端子和/或所述第二金属化端子的形状与所述第一端头区域和/或所述第二端头区域的形状相似。

4.根据权利要求1或2所述的栅极电极，其特征在于，所述第一金属化端子和/或所述第二金属化端子的面积比所述端头区域的面积大20～50%。

5.根据权利要求2所述的栅极电极，其特征在于，所述金属连线的宽度小于所述主体区域的宽度。

6.根据权利要求1或2所述的栅极电极，其特征在于，所述主体区域的形状为长条形，所述端头区域的形状为圆形或正多边形。

7.根据权利要求6所述的栅极电极，其特征在于，所述端头区域的直径或宽度大于所述主体区域的宽度。

8.根据权利要求7所述的栅极电极，其特征在于，所述端头区域的直径或宽度是所述主体区域的1～2倍。

9.根据权利要求1或2所述的栅极电极，其特征在于，所述端头区域的直径或宽度小于所述金属硅化物层的子区域的两个所述端头区域之间的距离。

10.根据权利要求1所述的栅极电极，其特征在于，所述栅极电极包括栅电阻，所述栅电阻的阻值由金属硅化物层的子区域的个数和/或子区域的长宽比确定。

11.一种栅极电极的制备方法，其特征在于，所述制备方法包括，

提供一衬底，所述衬底正面具有第一扩散阱；

12.根据权利要求11所述的制备方法，其特征在于，所述金属化，还包括，在第三部分所述绝缘层之上的所述钝化层的上方形成金属连线，所述第一金属化端子和/或所述第二金属化端子通过所述金属连线与所述第一金属化层和/或所述第二金属化层相连。

13.根据权利要求11或12所述的制备方法，其特征在于，所述在所述刻蚀窗口底部的多晶硅层的上方形成金属硅化物层，具体包括，

14.根据权利要求13所述的制备方法，其特征在于，所述退火处理的温度范围在700～900°C之间。

15.根据权利要求13所述的制备方法，其特征在于，所述预定金属材料为Ti、Co或Ni。