CN102779756A - 半导体功率装置的制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 239000002019 doping agent Substances 0.000 claims abstract description 7
- 230000002262 irrigation Effects 0.000 claims description 28
- 238000003973 irrigation Methods 0.000 claims description 28
- 238000005516 engineering process Methods 0.000 claims description 19
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 62
- 230000002093 peripheral effect Effects 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000007704 transition Effects 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012940 design transfer Methods 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000004224 protection Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种半导体功率装置的制作方法。首先，提供一基底，其上包括有至少一半导体层以及一衬垫层。接着，在衬垫层及半导体层内蚀刻出至少一沟渠，并于沟渠内及衬垫层上形成一掺质来源层。进行一热驱入工艺，将掺质来源层的掺质扩散到半导体层，并进行一抛光工艺，去除衬垫层上的掺质来源层。接着，进行一热氧化工艺，用来消除抛光工艺造成的微刮痕。最后，去除衬垫层，用来暴露出半导体层。
Description
技术领域
本发明涉及一种半导体功率装置的制作方法，特别是涉及一种可消除微刮痕的半导体功率装置的制作方法。
背景技术
功率半导体装置常常被应用在电源管理的领域，例如，切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器或马达控制等等用途，其种类包括有绝缘栅双极性晶体管(insulated gate bipolar transistor，IGBT)、金氧半场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)与双载子接面晶体管(bipolar junction transistor，BJT)等装置。其中，由于金氧半场效晶体管可以节省电能而且可以提供比较快的装置切换速度，所以被广泛地应用各领域中。
在功率装置中，基底是P型外延层与N型外延层交替设置，所以在衬底中会有许多个垂直于衬底表面的PN接面，而且这些PN接面互相平行，所以又被叫做超级接面结构。现有技术制作超级接面结构的技术，包括先在一第一导电型基底(例如：N型基底)上成长一第一导电型外延层(例如：N型外延层)和一硬掩模，然后利用一第一掩模，在第一导电型外延层及硬掩模蚀刻出多个沟渠。接着，在各个沟渠内形成一第二导电型外延层(例如：P型外延层)，并进行抛光工艺和回蚀刻工艺，使第二导电型外延层的上表面与第一导电型外延层的上表面切齐。到现在，各个沟渠内已经填满了第二导电型外延层并且被第一导电型外延层包围。而多个第二导电型外延层和第一导电型外延层的接触面会形成超级接面结构。
但是，上述的现有技术仍有问题需要被解决。举例来说，上述技术是藉由一抛光工艺，使第二导电型外延层的上表面与硬掩模的表面对齐。因为抛光包括有物理作用力，所以一定会对第二导电型外延层的上表面产生微刮痕(micro scratch)，而所述的微刮痕会影响金属导体和外延层接面间的电流传输，所以降低了功率装置的电性表现和工艺良率。可知，仍然需要一种超级接面的功率半导体装置的制作方法，用来制作具有较少微刮痕的功率半导体装置，提升功率半导体装置的良率，这是业界想要努力达到的目标。
发明内容
本发明的主要目的在于提供一种功率半导体装置的制作方法，能够提升功率半导体装置的电性及良率。
本发明提供一种半导体功率装置的制作方法。首先，提供一衬底，其上包括有至少一半导体层和一衬垫层。接着，在衬垫层及半导体层内蚀刻出至少一沟渠，并在沟渠内及衬垫层上形成一掺质来源层。进行一热驱入工艺，将掺质来源层的掺质扩散到半导体层，并进行一抛光工艺，去除衬垫层上的掺质来源层。接着，进行一热氧化工艺，用来消除抛光工艺造成的微刮痕。最后，去除衬垫层，用来暴露出半导体层。
本发明提供一热氧化工艺(thermal oxidation process)，用来消除因为抛光工艺而产生在掺质来源层表面的微刮痕，可以帮助金属导体和掺质来源层接面间的电流传输，并且提升功率半导体装置的良率。
附图说明
图1到图11是一种半导体功率装置的制作方法示意图。
其中，附图标记说明如下：
12 第一导电型基底 14 晶胞区
16 外围耐压区 15 过渡区
18 半导体层 20 衬垫层
20a 上层衬垫层 20b 下层衬垫层
24、26 沟渠 30 掺质来源层
34 基体掺质区 32 氧化层
48 栅极氧化层 40 场氧化层
50 栅极导电层 50a 栅极图案
50b 栅极图案 51 光致抗蚀剂图案
52 离子井 53 光致抗蚀剂图案
53a 开口 54 源极掺杂区
56 衬垫层 58 绝缘层
60 接触洞开口 62 接触洞开口
66 掺杂区 68 接触插塞
74a 栅极导线 74b 源极电极
76 保护层
具体实施方式
图1到图10是制作一种功率装置的方法示意图，其中的功率装置可以包括沟渠式的功率晶体管，而附图中相同的装置或部位是使用相同的标记。需要注意的是，附图是用来说明是目的，并没有按照原尺寸作图。
请参考图1，首先提供一第一导电型基底12，第一导电型基底12可以是N型掺杂硅基底，可以当作功率晶体管的一漏極。第一导电型基底12上定义有一晶胞区(cell region)14、一围绕晶胞区14的外围耐压区(terminationregion)16、和一设置在晶胞区14和外围耐压区16间的过渡区(transitionregion)15，其中晶胞区14用于设置具有开关功能的晶体管装置，而外围耐压区16包括用来阻挡晶胞区14的高强度电场向外扩散的耐压结构。接着，可以利用外延工艺于第一导电型基底12上形成一第一导电型半导体层18。根据本发明的优选实施例，半导体层18可以是一N型外延层，例如，可以利用一化学气相沉积工艺或其它适合的方法形成，而半导体层18同时可作是所想要形成的功率装置的飘移层(drift layer)。接着，于半导体层18上形成一衬垫层20，此衬垫层20可以包括上、下两部分，上层衬垫层20a的组成可以是氮化硅(Si3N4)，而下层衬垫层20b的组成可以是硅氧层(SiO2)。
接着，利用光刻和蚀刻工艺，于衬垫层20和半导体层18中形成至少一沟渠24、26，其中，沟渠24位于晶胞区域14内，而沟渠26位于外围耐压区16内。沟渠24、26的形成方式，举例来说，可以先在衬垫层20上涂上一光致抗蚀剂层(图未示)，接着利用具有沟渠图案的光掩模当作曝光掩模，对光致抗蚀剂层(图未示)进行一光刻工艺，再利用图案化的光致抗蚀剂层当作蚀刻掩模，对衬垫层20进行一各向異性蚀刻工艺，将光罩上的沟渠图案转移到衬垫层20，接下来，去除图案化的光致抗蚀剂层，再进行干蚀刻工艺，将沟渠图案转移到半导体层18中。当然，上述形成沟渠的方法只是范例，沟渠24、26也可以利用其它方法形成。本发明沟渠的形状、位置、深度、宽度、长度与数量等特征不用受到图1的沟渠24、26所局限，而且可以根据实际的产品设计需求或工艺特性而调整，例如沟渠24、26的布局可以是具有条状(strip)、六边形(hexagonal)或螺旋状(spiral)等图案。
请参考图2，接着，形成一掺质来源层30于沟渠24、26内和衬垫层20上，其中掺质来源层30具有一第二导电型，例如P型，而且掺质来源层30的材料包括外延硅、多晶硅或非晶硅，但不限于此。然后，进行一热驱入工艺，将掺质来源层30的掺质扩散到半导体层18中，所述的掺质可包括有磷。到目前为止，沟渠24、26周围和底部的半导体层18内已经形成具有一第二导电型基体掺质区34，其中第二导电型基体掺质区34与半导体层18间具有垂直PN接面，也就是超级接面。
然后，参考图3，进行一抛光工艺，去除衬垫层20上的掺质来源层30，直到暴露出衬垫层20的上表面，其中，抛光工艺是一化学机械抛光工艺(chemical mechanical polishing，CMP)。在现有技术中，因为化学机械抛光同时包括化学蚀刻反应用和物理抛光作用，此物理抛光作用一定会对掺质来源层30的上表面产生微刮痕(micro scratch)，而且所述的微刮痕会影响金属导体和掺质来源层30间的电流传输，降低功率装置的电性表现和工艺良率。因此，根据本发明的优选实施例，提供一热氧化工艺(thermal oxidation process)，用来消除抛光工艺所造成的掺质来源层30表面的微刮痕。接着，进行一热氧化工艺，形成一氧化层32位于掺质来源层30的上半部，其中，所述的热氧化工艺温度在800℃到1200℃间。
接着，参考图4，进行一蚀刻工艺，此蚀刻可以是一酸液蚀刻，用来同时去除半导体层18上方的衬垫层20(图未示)和沟渠24、26内部的氧化层32(图未示)，暴露出半导体层18的上表面。这个时候，沟渠24、26内的掺质来源层30的上表面大概与半导体层18的上表面对齐。
参考图5，于晶胞区14和过渡区15内的半导体层18的上表面形成一栅极氧化层48，接着于外围耐压区16的沟渠26上方形成一场氧化层40，其中场氧化层40的组成可包括氧硅化物。
参考图6，接着，全面沈积一栅极导电层50。根据本发明的优选实施例，栅极导电层50可以包括掺杂多晶硅(doped poly-silicon)。并且进行一光刻工艺，形成一光致抗蚀剂图案51，其包括多个开口(图未示)，暴露出一部分的栅极导电层50。光致抗蚀剂图案51的用途是用来转移其图形到栅极导电层50。
参考图7，进行一蚀刻工艺，经由开口51a(图未示)蚀刻部分的栅极导电层50(图未示)，形成栅极图案50a、50b，其中栅极图案50b位于外围耐压区16内的场氧化层40上方。然后，去除光致抗蚀剂图案51(图未示)。接下来，进行一自我对准离子注入工艺，于沟渠24、26旁的导体层18中形成一第二导电型离子井52，例如，P型井。接下来，可以继续进行一热驱入工艺，用来活化第二导电型离子井52内的掺质。
参考图8，进行一光刻工艺，形成一光致抗蚀剂图案53，其包括一开口53a，暴露出晶胞区14。再进行另一离子注入工艺，于晶胞区14内的第二导电型离子井52内形成一第一导电型源极掺杂区54。于此离子注入工艺中，因为过渡区15和外围耐压区16受到光致抗蚀剂图案53保护，所以不会产生掺杂区。然后，去除光致抗蚀剂图案53。接下来，可继续进行一热驱入工艺。
参考图9，于晶胞区14、过渡区15和外围耐压区16的上表面全面沈积一衬垫层56和一绝缘层58。根据本发明的优选实施例，绝缘层58的组成可以包括硼磷硅玻璃(BPSG)。然后，可以继续进行一回流(reflow)工艺和/或回蚀刻工艺，使绝缘层58表面平坦化。
参考图10，蚀刻晶胞区14、过渡区15和外围耐压区16内的部分绝缘层58和衬垫层56，使晶胞区14内的各个沟渠24上方形成一接触洞开口60，暴露出沟渠24内的掺质来源层30表面及一部分的第一导电型源极掺杂区54。同时，于过渡区15和外围耐压区16分别形成至少一接触洞开口62，用来暴露出部分离子井52和部分栅极图案50b的表面。接下来，进行一离子注入工艺，在晶胞区14内的掺质来源层30表面形成一第二导电型掺杂区66并同时于过渡区15内的离子井52表面形成一第二导电型掺杂区66。经由所述的离子注入工艺，可以增加半导体层18于后续工艺中和金属的导电性。
参考图11，然后，全面形成一导电层(图未示)，导电层可以包括金属材料，例如钛、铝等，所述的导电层覆盖于绝缘层58上方并且填入接触洞开口60、62内，并且在填入金属材料前，可以于接触洞开口60、62中先形成黏合层或/与阻挡层。接着，再利用另一道光刻和蚀刻工艺去除外围耐压区16内的部分的导电层(图未示)，用来形成至少一栅极导线74a与至少一源极电极74b。其中，栅极导线74a直接接触栅极图案50b的表面，而且源极电极74b直接接触并覆盖于晶胞区域14和过渡区15的绝缘层58和部分半导体层18上。接下来，于过渡区15和外围耐压区16内形成一层保护层76，保护层76覆盖住栅极导线74a，但暴露出源极电极74b，用来形成本发明的功率装置。
本发明提供一热氧化工艺(thermal oxidation process)，用来消除抛光工艺所造成的掺质来源层表面的微刮痕，帮助金属导体和掺质来源层接面间的电流传输，进一步地提升功率半导体装置的良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (11)
1.一种半导体功率装置的制作方法，其特征在于包括有：
提供一基底，其上包括有至少一半导体层用以及一衬垫层；
于所述的衬垫层及所述的半导体层内蚀刻出至少一沟渠；
于所述沟渠内及所述衬垫层上形成一掺质来源层；
进行一热驱入工艺，将所述的掺质来源层的掺质扩散到所述的半导体层；
进行一抛光工艺，去除所述衬垫层上的所述掺质来源层；
进行一热氧化工艺，用来消除所述抛光工艺造成的微刮痕；以及
去除所述的衬垫层，用来暴露出所述的半导体层。
2.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的抛光工艺是化学机械抛光工艺。
3.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的热氧化工艺的温度在800℃到1200℃间。
4.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的衬底及所述的半导体层具有一第一导电型。
5.根据权利要求5所述的半导体功率装置的制作方法，其特征在于所述的第一导电型是N型。
6.根据权利要求5所述的半导体功率装置的制作方法，其特征在于所述的掺质来源层具有一第二导电型。
7.根据权利要求6所述的半导体功率装置的制作方法，其特征在于所述的第二导电型是P型。
8.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的掺质来源层包括有外延硅、多晶硅或非晶硅。
9.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的掺质包括有磷。
10.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的衬垫层包括有氮化硅层或硅氧层。
11.根据权利要求1所述的半导体功率装置的制作方法，其特征在于所述的半导体层是一外延层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100116806A TWI441261B (zh) | 2011-05-13 | 2011-05-13 | 半導體功率元件的製作方法 |
| TW100116806 | 2011-05-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102779756A true CN102779756A (zh) | 2012-11-14 |
| CN102779756B CN102779756B (zh) | 2014-12-31 |
Family
ID=47124625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110170133.XA Expired - Fee Related CN102779756B (zh) | 2011-05-13 | 2011-06-21 | 半导体功率装置的制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8536004B2 (zh) |
| CN (1) | CN102779756B (zh) |
| TW (1) | TWI441261B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748973B2 (en) * | 2011-05-19 | 2014-06-10 | Anpec Electronics Corporation | Super junction transistor and fabrication method thereof |
| TW201334036A (zh) * | 2012-02-02 | 2013-08-16 | Anpec Electronics Corp | 降低擴散摻雜區之表面摻雜濃度之方法、超級介面結構之製作方法以及功率電晶體元件之製作方法 |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| WO2015008444A1 (ja) * | 2013-07-16 | 2015-01-22 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| WO2016028944A1 (en) | 2014-08-19 | 2016-02-25 | Vishay-Siliconix | Super-junction metal oxide semiconductor field effect transistor |
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Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8314002B2 (en) * | 2000-05-05 | 2012-11-20 | International Rectifier Corporation | Semiconductor device having increased switching speed |
| US6660571B2 (en) * | 2000-06-02 | 2003-12-09 | General Semiconductor, Inc. | High voltage power MOSFET having low on-resistance |
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| TW201246542A (en) * | 2011-05-02 | 2012-11-16 | Anpec Electronics Corp | Power element having super interface |
| TW201239995A (en) * | 2011-03-30 | 2012-10-01 | Anpec Electronics Corp | Production method of power transistor with super junction |
| CN102760662B (zh) * | 2011-04-29 | 2014-12-31 | 茂达电子股份有限公司 | 半导体功率装置的制作方法 |
| US8766325B2 (en) * | 2011-10-17 | 2014-07-01 | Rohm Co., Ltd. | Semiconductor device |
| TWI462295B (zh) * | 2011-11-15 | 2014-11-21 | Anpec Electronics Corp | 溝渠型功率電晶體元件及其製作方法 |
-
2011
- 2011-05-13 TW TW100116806A patent/TWI441261B/zh not_active IP Right Cessation
- 2011-06-21 CN CN201110170133.XA patent/CN102779756B/zh not_active Expired - Fee Related
- 2011-08-17 US US13/211,312 patent/US8536004B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI441261B (zh) | 2014-06-11 |
| US8536004B2 (en) | 2013-09-17 |
| TW201250848A (en) | 2012-12-16 |
| CN102779756B (zh) | 2014-12-31 |
| US20120289037A1 (en) | 2012-11-15 |
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| CN104916671A (zh) | 半导体装置 |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
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