CN103022104B - 沟槽型功率晶体管组件及其制作方法 - Google Patents

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Abstract

本发明公开了一种沟槽型功率晶体管组件，包含有一半导体衬底、至少一晶体管单元、一栅极金属层、一源极金属层以及一第二栅极导电层。半导体衬底具有至少一个第一沟槽。晶体管单元包含有一设置在第一沟槽内的第一栅极导电层。栅极金属层与源极金属层设置在半导体衬底上。第二栅极导电层设置在第一栅极导电层与源极金属层之间。第二栅极导电层电性连接第一栅极导电层与栅极金属层，且第二栅极导电层与源极金属层以及半导体衬底电性绝缘。借此，各晶体管单元的各栅极的电阻可被降低，且沟槽型功率晶体管组件的栅极输入电阻也可被缩小。

Description

沟槽型功率晶体管组件及其制作方法
技术领域
本发明涉及一种沟槽型功率晶体管组件及其制作方法，特别是涉及一种具有低栅极输入电阻的沟槽型功率晶体管组件及其制作方法。
背景技术
功率晶体管组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有金氧半导体场效晶体管(metal-oxide-semiconductor thin filmtransistor，MOSFET)与绝缘栅双极性晶体管(insulated gate bipolar transistor，IGBT)等组件。为了降低功率上的损耗，目前已发展出沟槽式功率晶体管组件。
在现有沟槽型功率晶体管组件中，栅极导电层是设置在基板的多个沟槽内，且基体掺杂区是设置在沟槽的一侧。并且，源极区设置在基体掺杂区中，使信道可垂直形成在源极区与基板之间。由此可知，沟槽型功率晶体管组件的信道宽度是取决于沟槽的数量。再者，沟槽型功率晶体管组件的导通电阻是取决于信道宽度，因此可通过增加沟槽的数量来提升导通电阻。此外，用于将源极区电性连接至外界的源极金属层是设置于有源区内，且用于将栅极导电层电性连接至外界的栅极金属层是设置于围绕有源区的周边区内。因此，栅极导电层是通过延伸沟槽至周边区使栅极金属层位于栅极导电层上，才能与栅极金属层电性连接。
然而，一般沟槽型功率晶体管组件的尺寸是固定的，因此当沟槽数量增加时各沟槽的宽度会降低。当沟槽宽度降低时，栅极导电层填入沟槽中的数量会降低，使得位于各长条型沟槽中间区域的栅极导电层与栅极金属层之间的电阻增加。因此，沟槽型功率晶体管组件的输入电阻会随之增加，进而延长电阻与电容所产生的延迟效应的时间。
有鉴于此，在降低沟槽宽度的情况下，降低沟槽型功率晶体管组件的栅极输入电阻实为业界努力的目标之一。
发明内容
本发明的主要目的之一在于提供一种沟槽型功率晶体管组件及其制作方法，以降低栅极的输入电阻。
为达上述的目的，本发明提供一种沟槽型功率晶体管组件，包含有一半导体衬底、至少一晶体管单元、一栅极金属层、一源极金属层以及一第二栅极导电层。半导体衬底具有一第一导电类型，且半导体衬底具有一有源区以及一周边区，并具有至少一个第一沟槽。晶体管单元设置在有源区内，且晶体管单元包含有一第一栅极导电层、一第一栅极绝缘层、一基体掺杂区以及一源极掺杂区。第一栅极导电层设置在第一沟槽内。第一栅极绝缘层设置在第一沟槽内，并介于第一栅极导电层与半导体衬底。基体掺杂区具有一第二导电类型，且设置在第一沟槽的一侧的半导体衬底中。源极掺杂区具有第一导电类型，且设置在基体掺杂区。栅极金属层设置在周边区的半导体衬底上，且源极金属层设置在有源区的半导体衬底上。第二栅极导电层设置在第一栅极导电层与源极金属层之间，其中第二栅极导电层电性连接第一栅极导电层与栅极金属层，且第二栅极导电层与源极金属层以及半导体衬底电性绝缘。
为达上述的目的，本发明提供一种沟槽型功率晶体管组件的制作方法。首先，提供具有一第一导电类型的一半导体衬底，其中半导体衬底具有一有源区以及一周边区。然后，于半导体衬底上形成至少一个沟槽。接着，于有源区中形成至少一晶体管单元，且晶体管单元包含有一第一栅极导电层、一第一栅极绝缘层、一基体掺杂区以及一源极掺杂区。第一栅极导电层设置在沟槽内，且第一栅极绝缘层设置在沟槽内，并介于第一栅极导电层与半导体衬底之间。基体掺杂区具有一第二导电类型，且设置在沟槽的一侧的半导体衬底中。源极掺杂区具有第一导电类型，且设置在基体掺杂区中。随后，于第一栅极导电层上形成至少一栅极引脚，其中栅极引脚与半导体衬底电性绝缘。其后，于有源区的栅极引脚上形成一源极金属层，以及于周边区的栅极引脚上形成一栅极金属层，其中栅极引脚电性连接第一栅极导电层与栅极金属层，且栅极引脚与源极金属层电性绝缘。
本发明将第二栅极导电层设置于源极金属层与第一栅极导电层之间，以将第一栅极导电层电性连接到栅极金属层，进而缩短远离第三沟槽的第一栅极导电层与栅极金属层之间的距离，借此各晶体管单元的各栅极的电阻可被降低，且沟槽型功率晶体管组件的栅极输入电阻也可被缩小。
附图说明
图1所示为本发明一第一优选实施例的一沟槽型功率晶体管组件的上视示意图。
图2与图3分别为图1沿着剖视线A-A’与剖视线B-B’的剖视示意图。
图4所示为本发明第一优选实施例的沟槽型功率晶体管组件的另一变化型的上视示意图。
图5到图11所示为本发明第一优选实施例的沟槽型功率晶体管组件的制作方法示意图。
图12到图18所示为本发明一第二优选实施例的沟槽型功率晶体管组件的制作方法示意图。
其中，附图标记说明如下：
100    沟槽型功率晶体管组件       102    半导体衬底
102a   第一沟槽                   102b   第三沟槽
104    晶体管单元                 106    有源区
108    周边区                     110    基材
112    磊晶层                     114    第一方向
116    第一栅极导电层             118    栅极绝缘层
120    基体掺杂区                 122    源极掺杂区
124    第一绝缘层                 124a   开口
126    第二栅极导电层             126a   栅极引脚
128    第二绝缘层                 130    源极金属层
132    栅极金属层                 134    漏极金属层
136    第二方向                   138    第一接触插塞
140    第二接触插塞               142    第三接触插塞
144    光阻图案层                 200    沟槽型功率晶体管组件
202    第二沟槽                   204    晶体管单元
300    沟槽型功率晶体管组件       302    掩模
302a   开口
具体实施方式
请参考图1到图3，图1所示为本发明一第一优选实施例的一沟槽型功率晶体管组件的上视示意图，且图2与图3分别为图1沿着剖视线A-A’与剖视线B-B’的剖视示意图。如图1到图3所示，沟槽型功率晶体管组件100包含有具有一第一导电类型的一半导体衬底102以及多个晶体管单元104。半导体衬底102具有一有源区106以及一围绕有源区的周边区108。其中，有源区106是用于制作晶体管单元104，且周边区108是用于制作用来承受从晶体管单元104所传来的高电压的终端结构。在本实施例中，第一导电类型为N型，但不限于此。并且，N型半导体衬底102可包含有一N型基材110，例如：硅芯片，以及一N型磊晶层112，且N型磊晶层112设置在N型基材110上，但本发明不以此为限。并且，N型半导体衬底102的一上表面具有多个第一沟槽102a以及一第三沟槽102b。第一沟槽102a为长条形状，且各长条形状的第一沟槽102a是分别沿着一第一方向114设置，使第一沟槽102a彼此相互平行。第三沟槽102b是设置于周边区108内，且各长条形状的第一沟槽102a横跨有源区106并延伸到周边区108内，以与第三沟槽102b连接。本发明第一沟槽102a的数量并不限于上述，而也可以仅为单一个。
另外，晶体管单元104是设置于有源区106内，且各晶体管单元104包含有一第一栅极导电层116、一栅极绝缘层118、一具有一第二导电类型的基体掺杂区120、以及一N型源极掺杂区122。在本实施例中，第二导电类型为P型。本发明并不限于此，且第一导电类型与第二导电类型也可以分别为P型与N型。栅极绝缘层118是设置于各第一沟槽102a内，且覆盖各第一沟槽102a的表面。第一栅极导电层116可视为各晶体管单元104的一栅极，且设置于各第一沟槽102a以及第三沟槽102b内，并填满各第一沟槽102a与第三沟槽102b，使得各晶体管单元104的栅极可通过从各第一沟槽102a延伸到第三沟槽102b的第一栅极导电层116电性连接到周边区108。在各第一沟槽102a中，栅极绝缘层118是设置在第一栅极导电层116与N型半导体衬底102之间。各P型基体掺杂区120是设置在各第一沟槽102a一侧的N型半导体衬底102中，且各N型源极掺杂区122可视为各晶体管单元104的一源极，并设置在邻近各第一沟槽102a的各P型基体掺杂区120中。N型半导体衬底102可视为各晶体管单元104的一漏极，因此位于各N型源极掺杂区122与N型半导体衬底102之间并邻近各第一沟槽102a的各P型基体掺杂区120可视为各晶体管单元104的一信道。本发明晶体管单元104的数量并不限于上述，且晶体管单元104的数量是取决于第一沟槽102a的数量，因此晶体管单元104的数量也可仅有单一个。
此外，沟槽型功率晶体管组件100还包含有一第一绝缘层124、一第二栅极导电层126、一第二绝缘层128、一源极金属层130、一栅极金属层132、以及一漏极金属层134。第一绝缘层124设至于N型半导体衬底102上，且第一绝缘层124具有多个开口124a。各开口分别暴露出各第一沟槽102a。本发明开口124a的数量并不限有多个，且开口124a的数量也取决于第一沟槽102a的数量，因此开口124a的数量也可以仅为单一个。第二栅极导电层126设置于第一绝缘层124上，且第二栅极导电层126填入开口124a内，以与各第一沟槽102a中的各第一栅极导电层116相接触。借此，第二栅极导电层126可电性连接到第一栅极导电层116，且第二栅极导电层126可通过第一绝缘层124与N型半导体衬底102电性绝缘。在本实施例中，第二栅极导电层126包含有多个栅极引脚126a，且各栅极引脚为长条形状，并沿着一不同于第一方向114的第二方向136设置。第二方向136优选垂直于第一方向114，但本发明不限于此。并且，各栅极引脚126a横跨于第一沟槽102a上，并从有源区106延伸到周边区108内。栅极引脚126a在垂直半导体衬底102的方向上与第一栅极导电层116以及源极金属层130重叠。第二绝缘层128覆盖在第二栅极导电层126上，且第二绝缘层128还填入位于任两相邻栅极引脚126a之间的开口124a内，而位于任两相邻的栅极引脚126a之间。此外，源极金属层130设置于有源区106内的第二绝缘层128上，且第二绝缘层128设置于第二栅极导电层126与源极金属层130之间，以电性绝缘第二栅极导电层126与源极金属层130。栅极金属层132设置于第二绝缘层128上，并直接设置于周边区108的第三沟槽102b上，以电性连接第三沟槽102b内的第一栅极导电层116，且栅极金属层132还延伸到周边区108的第二栅极导电层126上，以电性连接到栅极引脚126a。漏极金属层134设置于N型半导体衬底102的下方，并与N型半导体衬底102相接触，使作为晶体管单元104的漏极的N型半导体衬底102可电性连接到外界。
值得注意的是，远离第三沟槽102b的第一栅极导电层116可通过沿着不同于第一方向114的第二方向136设置的各栅极引脚126a电性连接至栅极金属层132，因此介于远离第三沟槽102b的第一栅极导电层116与栅极金属层132之间的距离可被缩短。借此，各晶体管单元104的各栅极的电阻可被降低，进而使沟槽型功率晶体管组件100的栅极输入电阻也可被减少。在本实施例中，各第一接触插塞138设置于两相邻的栅极引脚126a之间，使各第一接触插塞138沿着第一方向114的宽度限制在两相邻栅极引脚126a之间的间隙，且各第一接触插塞138沿着第一方向114的宽度可依据两相邻栅极引脚126a之间的间隙大小来作相对应调整。
沟槽型功率晶体管组件100还包含有多个第一接触插塞138、至少一第二接触插塞140、以及至少一第三接触插塞142。各第一接触插塞138是设置于两相邻第一沟槽102a之间，并位于有源区108的各栅极引脚126a的一侧，且贯穿第二绝缘层128与第一绝缘层124，以电性连接源极金属层130与各N型源极掺杂区122。值得注意的是，位于两相邻第一沟槽102a之间的第一接触插塞138被栅极引脚126a隔开，使至少两第一接触插塞138分别设置于各栅极引脚126a的两侧。此外，第二接触插塞140贯穿第二绝缘层128与第一绝缘层124，以电性连接栅极金属层132与第三沟槽102b内的第一栅极导电层116。第三接触插塞142贯穿第二绝缘层128，以电性连接栅极金属层132与周边区108的第二栅极导电层126。在本发明的其它实施例中，各晶体管单元104还可包含有一P型接触掺杂区，设置于P型基体掺杂区中，并与N型源极掺杂区以及第一接触插塞相接触，以用于降低第一接触插塞与N型源极掺杂区之间的电阻值。
本发明的沟槽型功率晶体管组件并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。
本发明的各第一沟槽形状并不限于上述的长条形状，而第一沟槽也可以是其它形状。请参考图4，图4所示为本发明第一优选实施例的沟槽型功率晶体管组件的另一变化型的上视示意图。如图4所示，相较于上述实施例，此变化型的沟槽型功率晶体管组件200的N型半导体衬底102还具有多个第二沟槽202，位于有源区106内，且各第二沟槽202连接两相邻第一沟槽102a。各P型基体掺杂区120是设置于由两相邻第一沟槽102a与其间的两相邻第二沟槽202所围绕出的一区域内，且各N型源极掺杂区122是设置于此区域的各P型基体掺杂区120中，因此两相邻第一沟槽102a与其间的两相邻第二沟槽202定义出一晶体管单元204。在本实施例中，设置于任两相邻第一沟槽102a之间的第二沟槽202是沿着第一方向114排列，并彼此相互平行，使各晶体管单元204为一矩形。并且，第二沟槽202构成多个长条形状的沟槽，使晶体管单元204可以一矩阵形状排列。本发明第二沟槽202并不限为构成长条形状的沟槽，也可以彼此未相连接。
另外，本发明还提供一种沟槽型功率晶体管组件的制作方法。请参考图5到图11，且一并参考图2与图3。图5到图11所示为本发明第一优选实施例的沟槽型功率晶体管组件的制作方法示意图，其中图10为图1的沟槽型功率晶体管组件沿着剖视线A-A’的制作步骤的剖视示意图，且图11为图1的沟槽型功率晶体管组件沿着剖视线B-B’的制作步骤的剖视示意图。如图5所示，提供一N型半导体衬底102，然后于N型半导体衬底102上形成第一绝缘层124，例如：氧化物或氮化硅。接着，图案化第一绝缘层124以具有开口124a，并暴露出N型半导体衬底102。随后，以第一绝缘层124作为掩模，进行一蚀刻工艺，以移除暴露出的N型半导体衬底102，进而形成第一沟槽102a与第三沟槽102b。
如图6所示，接下来，进行一热氧化工艺，以在第一沟槽102a内的N型半导体衬底102上形成栅极绝缘层118，例如：氧化物。本发明的栅极绝缘层118并不限于利用热氧化工艺所形成，且可以由其它工艺所形成，例如：结合沉积工艺与回蚀刻工艺。
如图7所示，然后进行一沉积工艺，以形成第一栅极导电层116，例如：多晶硅，且第一栅极导电层116覆盖N型半导体衬底102，并填满第一沟槽102a与第三沟槽102b。接着，进行一回蚀刻工艺，以移除第一栅极导电层116直到第一栅极导电层116的一上表面与N型半导体衬底102的上表面位于同一平面上或第一栅极导电层116的一上表面位于N型半导体衬底102的上表面下即停止。也就是说，当位于第一沟槽102a与第三沟槽102b外的第一栅极导电层116被移除时，即停止回蚀刻工艺。
如图8所示，接着，进行一P型离子植入工艺，以在各第一沟槽102a两侧的N型半导体衬底102中植入P型离子，例如：硼离子，然后进行一热趋入工艺，以扩散P型离子，进而形成P型基体掺杂区120。随后，进行一N型离子植入工艺，以于P型基体掺杂区120中植入N型离子，例如：砷离子或磷离子，然后进行另一热趋入工艺，以扩散N型离子，进而形成N型源极掺杂区122。
如图9所示，进行一沉积工艺，以在第一绝缘层124与第一栅极导电层116上形成第二栅极导电层126，且第二栅极导电层126填入开口124a中。
如图10与图11所示，于第二栅极导电层126上形成一光阻图案层144，以定义出栅极引脚126a的位置，接着图案化第二栅极导电层126，以形成栅极引脚126a，并暴露出第一绝缘层124与第一栅极导电层116。
如图2与图3所示，移除光阻图案层144，然后于第二栅极导电层126与暴露出的第一绝缘层124以及第一栅极导电层116上形成第二绝缘层128。接着，进行一光刻工艺，以于有源区106中形成多个第一接触洞以及于第三沟槽102b上形成一第二接触洞。各第一接触洞贯穿第二绝缘层128、第一绝缘层124与N型源极掺杂区122，并暴露出P型基体掺杂区120，且第二接触洞贯穿第二绝缘层128与第一绝缘层124，并暴露出第一栅极导电层116。随后，于第一接触洞中形成第一接触插塞138，以与N型源极掺杂区122相接触，且同时于第二接触洞中形成第二接触插塞140，以与第一栅极导电层116相接触。随后，形成一第三接触洞，贯穿第二绝缘层128，并暴露出周边区108的第二栅极导电层126，接着在第三接触洞中形成第三接触插塞142，以与第二栅极导电层126相接触。由于第一接触插塞138、第二接触插塞140与第三接触插塞142是位于不同位置，因此形成第一接触插塞138的步骤、形成第二接触插塞140的步骤与形成第三接触插塞142的步骤可依据实际需求而彼此互换并作相对应调整，但不限于此。接着，第二绝缘层128上形成一金属层，随后进行一光刻工艺，以图案化金属层，进而形成源极金属层130与栅极金属层132。源极金属层130是与第一接触插塞138相接触，且栅极金属层132是与第二接触插塞140以及第三接触插塞142相接触。最后，于N型半导体衬底102下方形成漏极金属层134，至此已完成本实施例的沟槽型功率晶体管组件100。在本发明的其它实施例中，第二沟槽202可以与第一沟槽102a在同一步骤中同时形成。
本发明的沟槽型功率晶体管组件的制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。
请参考图12到图18，且一并参考图1，图12到图18所示为本发明一第二优选实施例的沟槽型功率晶体管组件的制作方法示意图，其中图17为本发明第二优选实施例的沟槽型功率晶体管组件沿着图1的剖视线A-A’的剖视示意图，且图18为本发明第二优选实施例的沟槽型功率晶体管组件沿着图1的剖视线B-B’的剖视示意图。如图12所示，于提供N型半导体衬底102之后，于N型半导体衬底102上形成一掩模302，例如：光阻层。然后，图案化掩模302，以暴露出N型半导体衬底102。接着，移除暴露出的N型半导体衬底102，以形成第一沟槽102a与第三沟槽102b。随后，于第一沟槽102a内的N型半导体衬底102上形成栅极绝缘层118。之后，于掩模302上形成第一栅极导电层116，并于第一沟槽102a、第三沟槽102b与开口302a中填入第一栅极导电层116。然后，进行一回蚀刻工艺，以移除第一栅极导电层116直到第一栅极导电层116的一上表面与掩模302的上表面约略位于同一平面上即停止。也就是说，当位于第一沟槽102a与开口302a外的第一栅极导电层116被移除时，即停止回蚀刻工艺。
如图13所示，接下来，移除掩模302，以暴露出N型半导体衬底102，且第一栅极导电层116突出于第一沟槽102a外。如图14所示，然后，于N型半导体衬底102中形成P型基体掺杂区120。接着，于P型基体掺杂区120中形成N型源极掺杂区122。如图15所示，于N型半导体衬底102与突出于第一沟槽102a外的第一栅极导电层116上形成第一绝缘层124。随后，进行一回蚀刻工艺，以移除位于第一栅极导电层116上的第一绝缘层124，且暴露出第一栅极导电层116。因为第一栅极导电层116突出于第一沟槽102a外，所以第一栅极导电层116可在回蚀刻工艺中作为一蚀刻停止层。第一绝缘层124具有开口124a，对应于第一沟槽102a与第三沟槽102b，且突出于第一沟槽102a外的第一栅极导电层116延伸进开口124a中。于本发明的其它实施例中，移除位于第一栅极导电层116上的第一绝缘层124的步骤也可以使用一化学机械研磨工艺(chemical mechanical polishing，CMP)。
然后，如图16所示，于第一绝缘层124与第一栅极导电层116上形成第二栅极导电层126，且图案化第二栅极导电层126，以形成栅极引脚126a，并暴露出第一绝缘层124与第一栅极导电层116。如图17与图18所示，于第二栅极导电层126、暴露出的第一绝缘层124与暴露出的第一栅极导电层116上形成第二绝缘层128。随后，于第二绝缘层128、第一绝缘层124与N型源极掺杂区122中形成第一接触插塞138，以与N型源极掺杂区122相接触，且同时于第二绝缘层128与第一绝缘层124中形成第二接触插塞140，以与第一栅极导电层116相接触。然后，于第二绝缘层128中形成第三接触插塞142，以与第二栅极导电层126相接触。接着，于有源区106中的第二绝缘层128上形成源极金属层130，且同时于周边区108中的第二绝缘层128上形成栅极金属层132。其中，源极金属层130是与第一接触插塞138相接触，且栅极金属层132是与第二接触插塞140以及第三接触插塞142相接触。最后，于N型半导体衬底102下形成漏极金属层134，至此已完成本实施例的沟槽型功率晶体管组件300。
综上所述，本发明将第二栅极导电层设置于源极金属层与第一栅极导电层之间，以将第一栅极导电层电性连接到栅极金属层，进而缩短远离第三沟槽的第一栅极导电层与栅极金属层之间的距离，借此各晶体管单元的各栅极的电阻可被降低，且沟槽型功率晶体管组件的栅极输入电阻也可被缩小。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种沟槽型功率晶体管组件，其特征在于，包含有：
一半导体衬底，具有一第一导电类型，所述半导体衬底具有一有源区以及一周边区，且所述半导体衬底具有至少一个第一沟槽；
至少一晶体管单元，设置在所述有源区内，且所述晶体管单元包含有：
一第一栅极导电层，设置在所述第一沟槽内；
一第一栅极绝缘层，设置在所述第一沟槽内，并介于所述第一栅极导电层与所述半导体衬底之间；
一基体掺杂区，具有一第二导电类型，且设置在所述第一沟槽的一侧的所述半导体衬底中；以及
一源极掺杂区，具有所述第一导电类型，且设置在所述基体掺杂区中；
一栅极金属层，设置在所述周边区的所述半导体衬底上；
一源极金属层，设置在所述有源区的所述半导体衬底上；以及
一第二栅极导电层，设置在所述第一栅极导电层与所述源极金属层之间，且所述第二栅极导电层在垂直所述半导体衬底的方向上与所述第一栅极导电层以及所述源极金属层重叠，其中所述第二栅极导电层电性连接所述第一栅极导电层与所述栅极金属层，且所述第二栅极导电层与所述源极金属层以及所述半导体衬底电性绝缘。
2.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，所述第一沟槽为长条形状，且所述长条形状的第一沟槽沿着一第一方向设置。
3.如权利要求2所述的沟槽型功率晶体管组件，其特征在于，所述第二栅极导电层包含有至少一条状栅极引脚，从所述有源区延伸到所述周边区，且所述条状栅极引脚沿着一不同于所述第一方向的第二方向设置。
4.如权利要求2所述的沟槽型功率晶体管组件，其特征在于，还包含有至少两个第二沟槽，沿着所述第一方向依序排列，且彼此相互平行，其中所述至少一个第一沟槽包含有两个第一沟槽彼此相互平行，且各所述第二沟槽连接所述第一沟槽。
5.如权利要求4所述的沟槽型功率晶体管组件，其特征在于，所述晶体管单元是由所述第一沟槽与所述第二沟槽所定义出，且为矩形。
6.如权利要求5所述的沟槽型功率晶体管组件，其特征在于，所述至少一个晶体管单元包含有多个晶体管单元，且所述矩形晶体管单元以一矩阵形状排列。
7.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，还包含有一第一绝缘层，设置于所述第二栅极导电层与所述半导体衬底之间。
8.如权利要求7所述的沟槽型功率晶体管组件，其特征在于，所述第一绝缘层具有至少一个开口，对应于所述第一沟槽，且所述第二栅极导电层填入所述开口中。
9.如权利要求7所述的沟槽型功率晶体管组件，其特征在于，所述第一绝缘层具有至少一个开口，对应于所述第一沟槽，且所述第一栅极导电层延伸至所述开口中。
10.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，还包含有一第二绝缘层，设置于所述第二栅极导电层与所述源极金属层之间。
11.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，还包含有至少两个接触插塞分别设置于所述第二栅极导电层两侧的所述晶体管单元上，用以电性连接所述源极掺杂区与所述源极金属层。
12.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，所述第二栅极导电层包含有硅化金属或多晶硅。
13.一种沟槽型功率晶体管组件的制作方法，其特征在于，包含有：
提供具有一第一导电类型的一半导体衬底，其中所述半导体衬底具有一有源区以及一周边区；
于所述半导体衬底上形成至少一个沟槽；
于所述有源区中形成至少一晶体管单元，且所述晶体管单元包含有：
一第一栅极导电层，设置在所述沟槽内；
一第一栅极绝缘层，设置在所述沟槽内，并介于所述第一栅极导电层与所述半导体衬底之间；
一基体掺杂区，具有一第二导电类型，且设置在所述沟槽的一侧的所述半导体衬底中；以及
一源极掺杂区，具有所述第一导电类型，且设置在所述基体掺杂区中；
于所述第一栅极导电层上形成至少一栅极引脚，其中所述栅极引脚与所述半导体衬底电性绝缘；以及
于所述有源区的所述栅极引脚上形成一源极金属层，以及于所述周边区的所述栅极引脚上形成一栅极金属层，其中所述栅极引脚电性连接所述第一栅极导电层与所述栅极金属层，且所述栅极引脚与所述源极金属层电性绝缘，其中所述栅极引脚在垂直所述半导体衬底的方向上与所述第一栅极导电层以及所述源极金属层重叠。
14.如权利要求13所述的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述沟槽的步骤包含有：
于所述半导体衬底上形成一第一绝缘层，且所述第一绝缘层具有至少一个开口，暴露出所述半导体衬底；以及
移除被暴露出的所述半导体衬底，以形成所述沟槽。
15.如权利要求14所述的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述晶体管单元的步骤包含有：
于所述沟槽的一侧壁上形成所述栅极绝缘层；
于所述沟槽与所述开口中以及于所述第一绝缘层上形成所述第一栅极导电层；
移除所述第一栅极导电层至所述第一栅极导电层的一上表面与所述半导体衬底的一上表面位于同一平面上或低于所述半导体衬底的所述上表面；
于所述沟槽一侧的所述半导体衬底中形成具有所述第二导电类型的一基体掺杂区；以及
于所述基体掺杂区中形成具有第一导电类型的所述源极掺杂区。
16.如权利要求15所述的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述栅极引脚的步骤包含有：
于所述第一绝缘层上形成一第二栅极导电层，且所述第二栅极导电层填入所述开口中；以及
图案化所述第二栅极导电层，以形成所述栅极引脚，且暴露出所述第一绝缘层与所述第一栅极导电层。
17.如权利要求14所述的沟槽型功率晶体管组件的制作方法，其特征在于，其中于形成所述栅极引脚的步骤与形成所述源极金属层的步骤之间，所述制作方法还包含有：
于所述栅极引脚、所述第一绝缘层与所述第一栅极导电层上形成一第二绝缘层；以及
于所述栅极引脚的两侧形成至少两个接触插塞，且所述接触插塞贯穿所述第二绝缘层与所述第一绝缘层，以与所述源极掺杂区相接触。
18.如权利要求13所述的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述沟槽的步骤包含有：
于所述半导体衬底上形成一掩模，且所述掩模具有至少一个开口，暴露出所述半导体衬底；以及
移除被暴露出的所述半导体衬底，以形成所述沟槽。
19.如权利要求18所述的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述晶体管单元的步骤包含有：
于所述沟槽的一侧壁上形成一栅极绝缘层；
于所述沟槽与所述开口中以及于所述掩模上形成一第一栅极导电层；
移除所述第一栅极导电层直到所述第一栅极导电层的一上表面与所述掩模的一上表面约略位于同一平面上；
移除所述掩模，以暴露出所述半导体衬底；
于所述沟槽一侧的所述半导体衬底中形成具有所述第二导电类型的所述基体掺杂区；以及
于所述基体掺杂区中形成具有第一导电类型的源极掺杂区。
20.如权利要求19所述的沟槽型功率晶体管组件的制作方法，其特征在于，其中于形成所述源极掺杂区的步骤与形成所述栅极引脚的步骤之间，所述制作方法还包含有：
于所述半导体衬底与所述第一栅极导电层上形成一第一绝缘层；以及
移除位于第一栅极导电层上的所述第一绝缘层。
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