CN103489913A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。该半导体装置具备第一～第四半导体层、栅极、场板电极、绝缘膜、第一、第二主电极及绝缘部。第一、第二半导体层为第一导电型。第二半导体层设置在第一半导体层之上、杂质浓度比第一半导体层低。第三半导体层设置在第二半导体层之上、具有第一部分和第二部分、杂质浓度比第二半导体层低。第四半导体层为第一导电型。栅极从第四半导体层朝第二半导体层延伸、下端处于第二半导体层。场板电极设置在栅极下侧、下端处于第二半导体层。绝缘膜设置在栅极与第四半导体层之间。第一主电极与第一半导体层电连接。第二主电极与第三半导体层及第四半导体层电连接。绝缘部使第一部分与第二部分电绝缘。

Description

半导体装置及其制造方法
关联申请的交叉引用：本申请享受以日本专利申请2012-134117号(申请日：2012年6月13日)为基础申请的优先权。本发明通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
作为在功率电子学(power electronics)领域使用的半导体装置，例如存在功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。在这种半导体装置中，要求降低导通电阻。
发明内容
本发明的实施方式提供导通电阻较低的半导体装置及其制造方法。
根据本发明的实施方式，提供一种半导体装置，具备第一半导体层、第二半导体层、第三半导体层、第四半导体层、栅极、场板电极、绝缘膜、第一主电极、第二主电极以及绝缘部。上述第一半导体层为第一导电型。上述第二半导体层为第一导电型。上述第二半导体层设置在上述第一半导体层。上述第二半导体层所包含的第一导电型的杂质的浓度比上述第一半导体层所包含的第一导电型的杂质的浓度低。上述第三半导体层设置在上述第二半导体层之上，为第二导电型。上述第三半导体层具有第一部分和在垂直于上述第一半导体层与上述第二半导体层的层叠方向的面内包围上述第一部分的第二部分。上述第三半导体层所包含的第一导电型的杂质的浓度比上述第二半导体层所包含的第一导电型的杂质的浓度低。上述第四半导体层设置在上述第一部分之上，为第一导电型。上述栅极从上述第四半导体层朝上述第二半导体层延伸。上述栅极的下端处于上述第二半导体层。上述场板电极设置在上述栅极的下侧。上述场板电极的下端处于上述第二半导体层。上述绝缘膜设置在上述栅极与上述第四半导体层之间、上述场板电极与上述第一部分之间、上述栅极与上述第二半导体层之间、上述栅极与上述场板电极之间以及上述场板电极与上述第二半导体层之间。上述第一主电极与上述第一半导体层电连接。上述第二主电极与上述第三半导体层以及上述第四半导体层电连接。上述绝缘部至少设置在上述第一部分与上述第二部分之间，使上述第一部分与上述第二部分电绝缘。
根据其他的实施方式，提供一种半导体装置的制造方法，具备：在第一导电型的第一半导体基板的主面上形成具有比上述第一半导体基板的杂质浓度低的杂质浓度的第二半导体膜，并在上述第二半导体膜之上通过外延生长来形成第二导电型的第三半导体膜，由此形成包含上述第一半导体基板、上述第二半导体膜、上述第三半导体膜、并具有元件区域以及在与上述主面平行的面内包围上述元件区域的终端区域的加工体的工序；在上述元件区域内形成贯通上述第三半导体膜而到达上述第二半导体膜的一部分的栅极用沟道、以及在上述元件区域和上述终端区域的边界形成贯通上述第三半导体膜而到达上述第二半导体膜的一部分的终端用沟道的工序；在上述栅极用沟道以及上述终端用沟道的内壁面上形成第一绝缘层的工序；通过在上述栅极用沟道内的剩余空间中埋入导电材料，由此在上述栅极用沟道中的比上述第三半导体膜靠下方的部分形成场板电极的工序；除去上述第一绝缘层的比上述场板电极靠上侧的部分的工序；在上述栅极用沟道内的上述场板电极之上、以及比上述场板电极靠上侧的上述栅极用沟道的上述内壁面上形成第二绝缘层，并在上述栅极用沟道的剩余空间中埋入导电部件，由此形成栅极的工序；以及向上述第三半导体膜的上述元件区域的上侧部分选择性地导入第一导电型的杂质的工序。
根据实施方式，能够提供导通电阻低的半导体装置及其制造方法。
附图说明
图1A以及图1B是例示第一实施方式的半导体装置的结构的示意图。
图2是例示第一实施方式的半导体装置的杂质浓度分布的曲线图。
图3A～图3C是例示第一实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
图4A～图4C是例示第一实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
图5A～图5D是例示第一实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
图6A～图6C是例示第一实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
图7是例示第一实施方式的半导体装置的制造方法的流程图。
图8是例示第一实施方式的其他半导体装置的结构的示意剖视图。
图9是例示第二实施方式的半导体装置的结构的示意剖视图。
图10A～图10D是例示第二实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
图11A以及图11B是例示第二实施方式的半导体装置的其他制造方法的工序步骤的示意剖视图。
具体实施方式
以下，参照附图对各实施方式进行说明。
另外，附图只是示意性或者概念性的图，各部分的厚度与宽度之间的关系、各部分之间的大小比率等，不一定限于与现实的相同。并且，即使在表示相同部分的情况下，根据附图的不同有时也使彼此的尺寸、比率不同而进行表示。
另外，在本申请的说明书和各附图中，关于已经出现的附图，对于与已经说明了的要素相同的要素标注相同的标号而适当省略详细说明。
(第一实施方式)
图1A以及图1B是例示第一实施方式的半导体装置的结构的示意图。
图1A是半导体装置110的示意剖视图。图1B是半导体装置110的示意平面图。图1A例如示意地表示图1B的A1-A2线剖面。
如图1A以及图1B所示，半导体装置110具备：第一半导体层11、第二半导体层12、第三半导体层13、第四半导体层14、第一主电极21、第二主电极22、栅极30、场板电极35、绝缘膜30i、以及绝缘部40。半导体装置110例如是沟道栅型构造的MOSFET。
第一半导体层11例如为第一导电型。第一半导体层11具有主面11a。第一导电型可以是n型，也可以是p型。以下，在该例中，将第一导电型设定为n型而进行说明。第一半导体层11例如是n+漏极层。此处，将与主面11a垂直的方向设定为Z轴方向。将与Z轴方向垂直的一个方向设定为X轴方向。将与Z轴方向以及X轴方向垂直的方向设定为Y轴方向。
第二半导体层12设置在主面11a上。第二半导体层12例如为第一导电型。第二半导体层12的杂质浓度低于第一半导体层11的杂质浓度。第二半导体层12例如是n-漂移层。
第三半导体层13设置在第二半导体层12之上。第三半导体层13例如为第二导电型。第二导电型是与第一导电型相反的导电型。在该例中，第二导电型为p型。第三半导体层13例如是p基极层。第三半导体层13具有第一部分13p和包围第一部分13p的第二部分13q。第二部分13q在与第一半导体层11和第二半导体层12的层叠方向(Z轴方向)垂直的面内(X-Y平面)包围第一部分13p。换言之，第二部分13q将Z轴方向作为轴而包围第一部分13p。第三半导体层13中含有的第一导电型的杂质的浓度低于第二半导体层12中含有的杂质的浓度。
第四半导体层14设置在第一部分13p之上。第四半导体层14例如为第一导电型。第四半导体层14例如是n+源极层。第四半导体层14的上表面14a在Z轴方向上的位置与第三半导体层13的第二部分13q的上表面13a在Z轴方向上的位置实质上相同。第四半导体层14例如通过对成为第三半导体层13的半导体层的第一部分13p进行离子注入来设置。即，上表面14a的高度(位置)与上表面13a的高度(位置)实质上相同。
第一半导体层11～第四半导体层14例如使用硅。第三半导体层13例如通过在第二半导体层12之上外延生长添加有硼等p型杂质的硅膜来形成。
半导体装置110还包含栅极用沟道31。栅极用沟道31例如从第四半导体层14的上表面14a朝第二半导体层12延伸。栅极用沟道31的下端31a处于第二半导体层12。在该例中，栅极用沟道31的下端31a的位置比主面11a靠上方。栅极用沟道31例如也可以贯通第二半导体层12并到达主面11a。栅极30从第四半导体层14朝第二半导体层12延伸。栅极30的下端30a处于第二半导体层12。
绝缘膜30i包含栅极绝缘膜32和场板绝缘膜36。
栅极绝缘膜32例如设置在第二半导体层12与栅极30之间、第三半导体层13(第一部分13p)与栅极30之间以及第四半导体层14与栅极30之间。栅极30例如通过栅极绝缘膜32而与第二半导体层12、第三半导体层13以及第四半导体层14电绝缘。栅极30例如使用多晶硅等。栅极绝缘膜32例如使用氧化硅(例如SiO2)。
栅极30、栅极用沟道31以及栅极绝缘膜32例如沿着与主面11a平行的第一方向延伸。在该例中，第一方向是Y轴方向。第一方向可以是与主面11a平行的任意方向。
栅极30、栅极用沟道31以及栅极绝缘膜32能够设置多个。多个栅极用沟道31例如在与主面11a平行且与第一方向垂直的第二方向上排列。多个栅极用沟道31在第二方向上的间隔例如是恒定的。在该例中，第二方向是X轴方向。多个栅极30以及多个栅极绝缘膜32分别设置在多个栅极用沟道31的各栅极用沟道中。栅极30、栅极用沟道31以及栅极绝缘膜32也可以分别为一个。
第一主电极21设置在第一半导体层11之下。第一主电极21与第一半导体层11接触。由此，第一主电极21与第一半导体层11电连接。第一主电极21例如是漏极。第一主电极21例如使用V、Ni、Au、Ag或者Sn等金属材料。第一主电极21例如也可以使用包含被层叠的多个金属层的层叠膜。
第二主电极22例如设置在第四半导体层14以及多个栅极30之上。第二主电极22与第四半导体层14接触。由此，第二主电极22与第四半导体层14电连接。在第二主电极22与多个栅极30之间分布设置有层间绝缘膜33。层间绝缘膜33将第二主电极22和栅极30电绝缘。第二主电极22例如是源极。第二主电极22例如使用铝。
在最接近的两个栅极30之间分别设置有第一欧姆接触层34。第一欧姆接触层34例如设置在最接近的两个栅极30之间的X轴方向的中央。在该例中，在栅极30与绝缘部40之间也设置有第一欧姆接触层34。第一欧姆接触层34从第四半导体层14的上表面14a贯通第四半导体层14而到达第三半导体层13。在该例中，第一欧姆接触层34沿Y轴方向延伸。第一欧姆接触层34例如与栅极30平行地设置。第一欧姆接触层34为第二导电型。第一欧姆接触层34的杂质浓度高于第三半导体层13的杂质浓度。第一欧姆接触层34例如是p+层。第一欧姆接触层34的杂质浓度例如在1×1018atoms/cm3以上。
在层间绝缘膜33上设置有多个开口33a。多个开口33a分别使多个第一欧姆接触层34的各个露出。在第二主电极22中，进入开口33a的部分成为接触部37。第二主电极22经由多个接触部37与多个第一欧姆接触层34分别欧姆接触。第二主电极22局部地与通过第一欧姆接触层34而从第四半导体层14的上表面14a露出的第三半导体层13电连接。第一欧姆接触层34将第二主电极22与第三半导体层13电连接。由此，第一欧姆接触层34将第三半导体层13的电位固定在第二主电极22的电位。由此，半导体装置110的阈值电压稳定。并且，在将栅极电压从导通切换至截止的情况下，第一欧姆接触层34成为使少数载流子(例如空穴)从第三半导体层13朝第二主电极22流动的旁通路。由此，例如能够提高由雪崩击穿引起的破坏耐量。
场板电极35在栅极用沟道31内设置在栅极30的下侧。场板电极35的下端35a处于第二半导体层12。在第二半导体层12与场板电极35之间设置有场板绝缘膜36。场板绝缘膜36将第二半导体层12与场板电极35电绝缘。在场板电极35与栅极30之间设置有栅极绝缘膜32。场板电极35通过栅极绝缘膜32而与栅极30电绝缘。在绝缘膜30i所包含的栅极绝缘膜32以及场板绝缘膜36中，存在能够在栅极绝缘膜32与场板电极36之间观察到边界的情况和观察不到边界的情况。
场板电极35与第二主电极22电连接。场板电极35例如被设定为源极电位。场板电极35以及场板绝缘膜36能够分别设置多个。多个场板电极35以及多个场板绝缘膜36分别设置于多个栅极用沟道31的各栅极用沟道中。
场板电极35以及场板绝缘膜36例如沿Y轴方向延伸。场板电极35在Y轴方向上的长度以及场板绝缘膜36在Y轴方向上的长度例如与栅极30在Y轴方向上的长度实质上相同。场板电极35以及场板绝缘膜36设置在栅极30之下，且沿着栅极30在Y轴方向上延伸。场板绝缘膜36的厚度(沿着X轴方向的厚度)比栅极绝缘膜32的厚度(沿着X轴方向的厚度)厚。例如，场板电极35沿着X轴方向的宽度比栅极30沿着X轴方向的宽度大。
场板电极35使栅极-漏极之间的电容降低。场板电极35与第二主电极22(源极)或者栅极30电连接。场板电极35具有将源极电位或者栅极电位压低至栅极用沟道31的下端31a的效果，结果容易扩大在第二半导体层12内形成的耗尽层。由此，场板电极35例如提高半导体装置110的耐压。场板电极35例如使用多晶硅。场板绝缘膜36例如使用SiO2。
在半导体装置110中，例如对栅极30施加正电压，对第一主电极21施加正电压，将第二主电极22接地。由此，在第一主电极21与第二主电极22之间流动电流。当对栅极30、第一主电极21以及第二主电极22施加电压时，在第三半导体层13中的栅极绝缘膜32附近的区域形成反转通道。电流例如从第一主电极21经由第一半导体层11、第二半导体层12、反转通道以及第四半导体层14朝第二主电极22流动。
半导体装置110具有设置有多个栅极30的元件区域50和包围元件区域50的外周的终端区域52。元件区域50对应于第三半导体层13中的第一部分13p。终端区域52对应于第三半导体层13中的第二部分13q。在元件区域50中，第二主电极22和多个栅极30对置。在元件区域50中，第一主电极21和第二主电极22对置。元件区域50是对应于朝栅极30、第一主电极21以及第二主电极22施加电压而在第一主电极21与第二主电极22之间流动电流的区域。
在该例中，第三半导体层13延伸到终端区域52的外周端52s。第二半导体层12具有沿着层叠方向(Z轴方向)的侧面12s(第一侧面)。第三半导体层13的第二部分13q具有沿着层叠方向的侧面13s(第二侧面)。第三半导体层13的外缘的侧面13s处于包含第二半导体层12的外缘的侧面12s的平面内。侧面13s例如与侧面12s处于同一面内。外周端52s例如是切割线。在该例中，第四半导体层14并未延伸到终端区域52的外周端52s。但是，第四半导体层14也可以延伸到终端区域52的外周端52s。即，第四半导体层14也可以进一步设置在第三半导体层13之上(第一部分13p以及第二部分13q之上)。
绝缘部40设置在元件区域50与终端区域52之间。绝缘部40例如是包围元件区域50的环状。绝缘部40例如包含第一终端用电极41、第二终端用电极42、终端用绝缘膜43以及终端用沟道44。终端用沟道44例如从第四半导体层14的上表面14a侧贯通第四半导体层14以及第三半导体层13而使一部分进入第二半导体层12。在该例中，终端用沟道44的下端44a的位置比主面11a稍靠上方。终端用沟道44的下端44a在Z轴方向上的位置与栅极用沟道31的下端31a在Z轴方向上的位置实质上相同。终端用沟道44也可以贯通第二半导体层12而到达主面11a。终端用沟道44的下端44a在Z轴方向上的位置也可以与栅极用沟道31的下端31a在Z轴方向上的位置不同。
第一终端用电极41隔着终端用绝缘膜43设置在终端用沟道44的内部。终端用绝缘膜43设置在第二半导体层12与第一终端用电极41之间、第三半导体层13与第一终端用电极41之间、以及第四半导体层14与第一终端用电极41之间。第一终端用电极41通过终端用绝缘膜43而与第二半导体层12、第三半导体层13以及第四半导体层14电绝缘。
第二终端用电极42在终端用沟道44的内部设置在第一终端用电极41的下侧。终端用绝缘膜43也设置在第二终端用电极42与第二半导体层12之间。第二终端用电极42通过终端用绝缘膜43而与第二半导体层12电绝缘。在第一终端用电极41与第二终端用电极42之间设置有终端用绝缘膜43。第二终端用电极42通过终端用绝缘膜43而与第一终端用电极41隔断。
第一终端用电极41以及第二终端用电极42例如使用多晶硅等。终端用绝缘膜43例如使用氧化硅(SiO2)。第一终端用电极41以及第二终端用电极42例如与第二主电极22电连接。第一终端用电极41以及第二终端用电极42例如被设定为源极电位。第一终端用电极41也可以与栅极30电连接。由此，能够容易地使与绝缘部40邻接的第二半导体层12以及第三半导体层13耗尽化。
第一部分13p是第三半导体层13中的设置于元件区域50的部分。第二部分13q是第三半导体层13中的设置于终端区域52的部分。绝缘部40设置在第一部分13p与第二部分13q之间。绝缘部40至少将第一部分13p与第二部分13q电绝缘。
将第二半导体层12中的设置于元件区域50的部分设定为第三部分12p。将第二半导体层12中的设置于终端区域52的部分设定为第四部分12q。在终端区域52中，通过在芯片的外周端52s的破碎层中流动的电流，而第四部分12q和第二部分13q成为实质上相同电位。侧面12s以及侧面13s是破碎层。绝缘部40将第一部分13p与第三部分12p之间的电位差保持为适当。并且，绝缘部40例如抑制在施加电压时形成的耗尽层到达外周端52s。由此，在第一部分13p以及第三部分12p适当地形成有耗尽层。另外，绝缘部40也可以不设置第一终端用电极41以及第二终端用电极42，而仅由终端用绝缘膜43形成。绝缘部40只要至少具有将第一部分13p和第二部分13q电绝缘的功能即可。
在第二部分13q之上设置有外周电极53。外周电极53例如是包围元件区域50的环状。外周电极53与第一主电极21电连接。外周电极53例如被设定为漏极电位。外周电极53例如与第二部分13q接触。外周电极53与第二部分13q电连接。
在第二部分13q中设置有第二欧姆接触层54。第二欧姆接触层54设置在第三半导体层13的第二部分13q的上表面13a。第二欧姆接触层54例如是沿着绝缘部40的环状。第二欧姆接触层54例如与第三半导体等13相同、为第二导电型，且是被设计成浓度高于第三半导体层13的p+层。第二欧姆接触层54与外周电极53欧姆接触。由此，第二部分13q经由外周电极53以及第二欧姆接触层54与第一主电极21电连接。例如，第二部分13q被设定为漏极电位。经由在外周端52s流动的漏电流，第二部分13q和第四部分12q成为实质上相同电位。第四部分12q被设定为漏极电位。由此，能够提高半导体装置110的耐压。
在第一终端用电极41之上例如设置有层间绝缘膜55。层间绝缘膜55设置在第一终端用电极41与第二主电极22之间以及第一终端用电极41与外周电极53之间。层间绝缘膜55将第一终端用电极41和第二主电极22电绝缘。层间绝缘膜55将第一终端用电极41与外周电极53电绝缘。
图2是例示第一实施方式的半导体装置的杂质浓度分布的曲线图。
图2是例示半导体装置110的第一半导体层11～第四半导体层14的杂质浓度的曲线图。
图2的横轴是Z轴方向(深度方向)上的位置Z。纵轴是杂质浓度N。在横轴上，原点0是第四半导体层14的上表面14a的位置。
在图2中，实现表示n型杂质浓度。虚线表示p型杂质浓度。
如图2所示，第三半导体层13所含的n型杂质的浓度低于第二半导体层12所含的n型杂质的浓度。第三半导体层13所含的n型杂质的浓度低于第四半导体层14所含的n型杂质的浓度。p型杂质浓度相对于Z轴方向的变化率较低的区域、即低变化率区域LA设置在第三半导体层13中。在该例中，低变化率区域LA延伸到第四半导体层14。低变化率区域LA中的p型杂质浓度实质上是恒定的。即，在从第四半导体层14的上表面14a朝向第三半导体层13的深度方向上，半导体装置110中的p型杂质浓度实质上是恒定的。
图2所示的半导体装置110的杂质浓度分布能够通过如下方法来形成：通过外延生长在第二半导体层12之上形成第三半导体层13，并通过离子注入和热扩散在第三半导体层13之上形成第四半导体层14。将表示第一半导体层11以及第二半导体层12侧的n型杂质浓度的第一分布CP1和表示第三半导体层13的p型杂质浓度的第二分布CP2的交点设定为交点PI1。将表示第四半导体层14侧的n型杂质浓度的第三分布CP3与第二曲线CP2的交点设定为交点PI2。在该例中，第二半导体层12与第三半导体层13的界面BF1例如是交点PI1在Z轴方向上的位置上的X-Y平面。并且，第三半导体层13与第四半导体层14的界面BF2例如是交点PI2在Z轴方向上的位置上的X-Y平面。
第一半导体层11的n型杂质例如使用磷(P)、砷(As)以及锑(Sb)中的至少任一种。第二半导体层12的n型杂质例如使用磷等。第三半导体层13的p型杂质例如使用硼(B)等。第四半导体层14的n型杂质例如使用磷以及砷中的至少任一种。
第一半导体层11所含的n型杂质的浓度例如在1×1019atoms/cm3以上。杂质浓度的最佳值根据耐压系统而变化，但是，此处，以30V耐压系统规格的情况为例，第二半导体层12所含的n型杂质的浓度例如在1×1016atoms/cm3以上1×1017atoms/cm3以下。第三半导体层13所含的p型杂质的浓度例如在5×1016atoms/cm3以上且小于1×1018atoms/cm3。第四半导体层14所含的n型杂质的浓度例如在1×1018atoms/cm3以上。第一半导体层11以及第四半导体层14所含的n型杂质的浓度例如在1×1018atoms/cm3以下。但是，第一半导体层11以及第四半导体层14所含的n型杂质的浓度的上限值可以是任意值。并且，第三半导体层13所含的n型杂质的浓度例如在5×1015atoms/cm3以下。此处，第一半导体层11～第四半导体层14的杂质浓度例如是Z轴方向的各位置上的浓度的平均浓度。
将低变化率区域LA内的最高浓度设定为Pmax。将低变化率区域LA内的最低浓度设定为Pmin。此时，Pmax与Pmin的比率Pmax/Pmin在5以下。在低变化率区域LA中杂质浓度实质上恒定是指比率Pmax/Pmin在5以下的状态。例如，将比率Pmax/Pmin设定在3以下。由此，例如能够降低导通电阻。在形成第三半导体层13紧后，比率Pmax/Pmin实质上为1。例如，由于在形成第三半导体层13之后进行的热处理等，而第三半导体层13所含的n型杂质朝第二半导体层12扩散。因此，在形成第三半导体层13之后，伴随着热处理等而比率Pmax/Pmin逐渐变大。在第二分布CP2中，越接近界面BF1则伴随着扩散等的浓度变化越大。因而，在Z轴方向上距离界面BF1为±50nm的范围不包含于低变化率区域LA。由此，能够适当地设定低变化率区域LA。
存在通过离子注入和热扩散来形成第三半导体层13的半导体装置(以下称作参考例)。在参考例的结构中，在从第四半导体层14的上表面14a朝向第三半导体层13的深度方向上，p型杂质浓度逐渐变低。因此，当在参考例的结构中要减薄第三半导体层13的厚度(沿Z轴方向的长度)、并实现短沟道化时，多个栅极30的每个的阈值电压的偏差会变大。并且，在参考例的结构中，当要实现短沟道化时，从第二半导体层12与第三半导体层13的接合界面朝第二主电极22侧延伸的耗尽层容易到达第二主电极22。即，会引起穿通现象，因此无法得到所期望的耐压。这样，在参考例的结构中，难以实现短沟道化。
并且，在参考例的结构中，在第三半导体层13中也含有与第二半导体层12实质上相同浓度的n型杂质。因此，在参考例的结构中，在形成第三半导体层13的情况下，必须注入比n型杂质多的p型杂质。近年来，根据导通电阻的低电阻化、栅极30的微小化的要求，使第二半导体层12的n型杂质成为高浓度的需求变高。然而，在参考例的结构中，当提高第二半导体层12的n型杂质浓度时，与此相应还必须提高第三半导体层13的p型杂质浓度。当提高第三半导体层13的p型杂质浓度时，第三半导体层13中的电子、空穴的迁移率降低，结果导通电阻变高。这样，在参考例的结构中，难以降低导通电阻。
在实施方式的半导体装置110中，在第三半导体层13中设置有p型杂质浓度相对于Z轴方向的变化率较低的低变化率区域LA。由此，例如即使在减薄第三半导体层13的厚度而实现短沟道化时，能够抑制多个栅极30的每个的阈值电压的偏差、且能够抑制耗尽层到达第二主电极22。根据半导体装置110，例如与参考例的结构相比容易实现短沟道化。
在实施方式中，第三半导体层13所含的n型杂质的浓度低于第二半导体层12所含的n型杂质的浓度。在实施方式中，与参考例的结构相比，能够抑制第三半导体层13所含的p型杂质的浓度。由此，例如能够抑制迁移率的降低，能够得到比参考例的结构低的导通电阻。
图3A～图3C、图4A～图4C、图5A～图5D以及图6A～图6C是例示第一实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
如图3A所示，在成为第一半导体层11的第一半导体基板11f的主面11u上形成成为第二半导体层12的第二半导体膜12f。第二半导体膜12f例如通过外延生长来形成。第二半导体膜12例如也可以通过离子注入和热扩散来形成。
如图3B所示，在第二半导体膜12f之上形成成为第三半导体层13的第三半导体膜13f。第三半导体膜13f例如通过外延生长来形成。由此，形成加工体110w，该加工体110w包含第一半导体基板11f、第二半导体膜12f和第三半导体膜13f，且具有元件区域50和在与主面11u平行的面内包围元件区域50的终端区域52。
如图3C所示，在第三半导体膜13f之上形成掩膜56。在掩膜56上设置有与多个栅极用沟道31以及终端用沟道44对应的图案56a。对加工体110w进行各向异性的蚀刻，将掩膜56的图案56a转印至加工体110w。由此，在元件区域50内，在加工体110w上形成多个栅极用沟道31。并且，在元件区域50与终端区域52的边界，在加工体110w上形成终端用沟道44。终端用沟道44与多个栅极用沟道31同时形成。终端用沟道44也可以与多个栅极用沟道31分开形成。
如图4A所示，在加工体110w之上形成作为场板绝缘膜36以及终端用绝缘膜43的第一绝缘层57p。第一绝缘层57p至少形成在栅极用沟道31的内壁面31b上以及终端用沟道44的内壁面44b上。
如图4B所示，通过在栅极用沟道31的剩余空间中埋入导电材料EM1，由此在栅极用沟道31中的比第三半导体膜13f靠下方的部分形成场板电极35。通过在终端用沟道44内的剩余空间中埋入导电材料EM1，由此在终端用沟道44中的比第三半导体膜13f靠下方的部分形成第二终端用电极42。在场板电极35以及第二终端用电极42的形成中，也可以在埋入导电材料EM1之后进行导电材料EM1的蚀刻。第二终端用电极42也可以与场板电极35分开形成。
如图4C所示，在第一绝缘层57p之上形成掩膜58，例如通过蚀刻来转印掩膜58的图案58a，由此将第一绝缘层57p中的比场板电极35靠上方的部分除去。由此，从第一绝缘层57p型成场板绝缘膜36。
如图5A所示，在栅极用沟道31内的场板电极35之上以及比场板电极35靠上侧的栅极用沟道31的内壁面31b上形成第二绝缘层57q。
如图5B所示，在栅极用沟道31内的剩余空间中埋入导电材料EM2。由此，在栅极用沟道31内的场板电极35之上，隔着栅极绝缘膜32形成栅极30。通过在终端用沟道44内的剩余空间中埋入导电材料EM2，由此在第二终端用电极42之上形成第一终端用电极41。
如图5C所示，在加工体110w之上形成设置有使第三半导体膜13f中的元件区域50f的部分露出的图案59a的掩膜59。朝第三半导体膜13f的元件区域50的上侧部分选择性地导入第一导电型的杂质。由此，在第三半导体膜13f的上侧部分形成第四半导体膜14f。
如图5D所示，在将掩膜59除去之后，在加工体110w之上形成层间绝缘层60。在层间绝缘层60的形成中例如使用CVD处理。
如图6A所示，在层间绝缘层60之上形成掩膜62，例如通过蚀刻来转印掩膜62的图案62a，由此将第一绝缘层57p的一部分、第二绝缘层57q的一部分以及层间绝缘层60的一部分除去。由此，从第一绝缘层57p型成终端用绝缘膜43，从第二绝缘层57q形成栅极绝缘膜32，从层间绝缘层60形成层间绝缘膜33以及层间绝缘膜55。由此，形成绝缘部40。
如图6B所示，在第四半导体膜14f的元件区域50的部分形成多个第一欧姆接触层34。在第四半导体膜14f的终端区域52的部分形成第二欧姆接触层54。第二欧姆接触层54与多个第一欧姆接触层34同时形成。第二欧姆接触层54也可以与多个第一欧姆接触层34分开形成。多个第一欧姆接触层34以及第二欧姆接触层54例如通过光刻处理和离子注入来形成。由此，从第一半导体基板11f形成第一半导体层11，从第二半导体膜12f形成第二半导体层12，从第三半导体膜13f形成第三半导体层13，从第四半导体膜14f形成第四半导体层14。
如图6C所示，在第一半导体层11之下形成第一主电极21。在第四半导体层14f之上形成第二主电极22。在第三半导体层13的第二部分13q之上形成外周电极53。外周电极53可以与第二主电极22同时形成，也可以与第二主电极22分开形成。第一主电极21、第二主电极22以及外周电极53例如通过溅射、蒸镀等来形成。
通过以上，制作完成半导体装置110。
图7是例示第一实施方式的半导体装置的制造方法的流程图。
如图7所示，实施方式的半导体装置110的制造方法包含：形成加工体110w的步骤S110；形成栅极用沟道31以及终端用沟道44的步骤S120；形成第一绝缘层57p的步骤S130；形成场板电极35的步骤S140；除去第一绝缘层57p的一部分的步骤S150；形成第二绝缘层57q以及栅极30的步骤S160；以及向第三半导体膜13f导入杂质的步骤S170。
在步骤S110中，例如实施参照图3A以及图3B说明了的处理。在步骤S120中，例如实施参照图3C说明了的处理。在步骤S130中，例如实施参照图4A说明了的处理。在步骤S140中，例如实施参照图4B说明了的处理。在步骤S150中，例如实施参照图4C说明了的处理。在步骤S160中，例如实施参照图5A以及图5B说明了的处理。在步骤S170中，例如实施参照图5C说明了的处理。
由此，制造低导通电阻的半导体装置110。
图8是例示第一实施方式的其他半导体装置的结构的示意剖视图。如图8所示，在半导体装置111中，省略外周电极53。在半导体装置111中，例如将第三半导体层13的第二部分13q设定为浮动电位。这样，第二部分13q的点位也可以是浮动电位。
半导体装置111例如通过对成为半导体装置111的晶片进行切割来形成。半导体装置111的外周端52s(侧面)成为由于切割而形成的破碎层CL。在该情况下，例如容易在第二部分13q与第四部分12q之间流动漏电流。由此，第二部分13q的电位容易成为与第四部分12q的电位相同的电位，动作稳定。
(第二实施方式)
图9是例示第二实施方式的半导体装置的结构的示意剖视图。
如图9所示，半导体装置120的第三半导体层13具有从第一部分13p朝第一半导体层11延伸的柱部80。柱部80在第三半导体层13上设置有多个。多个柱部80分布设置在最接近的两个栅极用沟道31之间。多个栅极用沟道31包含：第一栅极用沟道31p，沿Y轴方向延伸，且在X轴方向上与柱部80分离配置；以及第二栅极用沟道31q，沿Y轴方向延伸，且在X轴方向上在与第一栅极用沟道31p相反侧与柱部80分离配置。柱部80配置在第一栅极用沟道31p与第二栅极用沟道31q之间。柱部80例如设置在第一栅极用沟道31p与第二栅极用沟道31q之间的中央。在该例中，在栅极用沟道31与绝缘部40之间也设置有柱部80。柱部80沿Y轴方向延伸。柱部80与栅极30以及场板电极35平行地设置。
柱部80所含的p型杂质的浓度在第二半导体层12所含的n型杂质的浓度以下。将X-Y平面中的柱部80的每单位面积的第二导电型的杂质的有效剂量(单位：atoms/cm2)设定为N1。将第二半导体层12中的在X轴方向上与柱部80对置的区域设定为对置区域12t。将X-Y平面中的对置区域12t的每单位面积的第一导电型的杂质的有效剂量(单位：atoms/cm2)设定为N2。柱部80与对置区域12t在Y轴方向上的杂质浓度实质上是恒定的。可以将第一栅极用沟道31p与第二栅极用沟道31q之间的两个对置区域12t和柱部80认为是一个单胞。一个柱部80内所含的p型杂质的净剂量为N1，两个对置区域12t内所含的n型杂质的净剂量为(2×N2)。此时，N1与N2的比率例如满足1≤(2×N2)/N1≤1.5的关系。这样，通过提高第二半导体层12的n型杂质的浓度，能够降低导通电阻。例如，使比率成为1.15≤(2×N2)/N1≤1.5。由此，能够更适当地降低导通电阻。此处，所谓“有效剂量”是指从所注入的剂量中除去了受主和施主的抵消量之后的、实质上有助于传导的杂质的剂量。柱部80的杂质浓度例如能够通过变更杂质的剂量、柱部80的宽度(沿着X轴方向的长度)来调整。
这样，通过设置柱部80，而n型的柱部即对置区域12t和p型的柱部80在深度方向接合，由此pn结的耗尽层容易朝基板的横向(沿着X-Y平面的方向)延伸，能够得到超结效应。并且，在通常的超结构造的情况下，单位体积的p型柱与n型柱所含的有效杂质剂量需要在±15%以内的程度取得平衡，但是在本实施方式的构造中，即使在将对置区域12t的剂量提高到15%以上时，也能够通过场板电极构造的作用使对置区域12t全耗尽化。通过该超结构造和场板电极构造的相乘效果，能够实现开关速度的提高和基于n型柱部的高浓度化的导通电阻的降低。
图10A～图10D是例示第二实施方式的半导体装置的制造方法的工序步骤的示意剖视图。
如图10A所示，在第一半导体基板11f之上形成了第二半导体膜12f之后，在第二半导体膜12f之上形成设置有规定图案的掩膜82。
如图10B所示，通过进行蚀刻处理而将掩膜82的图案转印到第二半导体膜12f，由此在第二半导体膜12f上形成柱用沟道80a。
如图10C所示，除去掩膜82。通过外延生长在第二半导体膜12f之上形成第三半导体膜13f，并将第三半导体膜13f的一部分埋入柱用沟道80a的内部。由此，形成朝第一半导体基板11f延伸的柱部80。在如此地形成了柱部80的情况下，柱部80所含的p型杂质的浓度与第三半导体膜13f(第三半导体层13)所含的p型杂质的浓度实质上相同。
如图10D所示，在加工体110w上形成多个栅极用沟道31和终端用沟道44。此时，以柱部80处于最接近的两个栅极用沟道31之间的方式形成多个栅极用沟道31以及终端用沟道44。多个栅极用沟道31的形成包含形成第一栅极用沟道31p和第二栅极用沟道31q。
以下，通过进行参照图4A～图4C、图5A～图5D以及图6A～图6C说明了的处理来形成半导体装置120。
图11A以及图11B是例示第二实施方式的半导体装置的其他制造方法的工序步骤的示意剖视图。
如图11A所示，在第一半导体基板11f之上形成第二半导体膜12f，在第二半导体膜12f之上形成设置有规定图案的掩膜82。
如图11B所示，进行离子注入，根据掩膜82的图案向第二半导体膜12f选择性地导入p型杂质，从而在第二半导体膜12f上形成柱部80。在形成了柱部80的第二半导体膜12f之上，通过外延生长形成第三半导体膜13f。以下，与参照图10D进行的说明同样地进行栅极用沟道31的形成。然后，通过进行参照图4A～图4C、图5A～图5D以及图6A～图6C说明了的处理来形成半导体装置120。这样，也可以通过离子注入来形成柱部80。在如此地形成了柱部80的情况下，柱部80所含的p型杂质的浓度与第三半导体膜13f(第三半导体层13)无关，能够设定成任意值。
根据实施方式，提供一种低导通电阻的半导体装置及其制造方法。
另外，在本申请的说明书中，“垂直”以及“平行”并不仅仅指严格的垂直以及严格的平行，例如也包含制造工序中的偏差等，只要实质上垂直以及实质上平行即可。
以上，参照具体例对本发明的实施方式进行了说明。但是，本发明的实施方式并不限定于这些具体例。例如，关于半导体装置所包含的第一半导体层、第二半导体层、第三半导体层、第四半导体层、第一主电极、第二主电极、栅极用沟道、栅极绝缘膜、栅极、元件区域、终端区域、绝缘部、场板绝缘膜、场板电极以及柱部等各要素的具体结构，本领域技术人员通过从公知的范围中进行适当选择，同样能够实施本发明，只要能够得到同样的效果就包含于本发明的范围。
并且，对于将各具体例的任意两个以上的要素在技术上可能的范围内进行组合而得的发明，只要包含本发明的主旨就包含于本发明的范围。
除此之外，对于基于作为本发明的实施方式而在前面叙述的半导体装置及其制造方法，本领域技术人员能够适当地进行设计变更而加以实施的所有的半导体装置及其制造方法，只要包含本发明的主旨就属于本发明的范围。
除此之外，在本发明的思想范畴中，本领域技术人员能够想到各种变更例以及修正例，应当了解这些变更例以及修正例也属于本发明的范围。
以上对本发明的几个实施方式进行了说明，但上述实施方式只不过是作为例子而加以提示，并非意图限定本发明的范围。这些新实施方式能够以其他各种方式加以实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形均包含于本发明的范围及其主旨，并且包含于专利请求所记载的发明及其等同范围。

Claims (20)

1.一种半导体装置，具备：
第一导电型的第一半导体层；
第二半导体层，是设置在上述第一半导体层之上的上述第一导电型的第二半导体层，上述第二半导体层所含的上述第一导电型的杂质的浓度比上述第一半导体层所含的上述第一导电型的杂质的浓度低；
第三半导体层，是设置在上述第二半导体层之上的第二导电型的第三半导体层，该第三半导体层具有第一部分和第二部分，该第二部分在与上述第一半导体层和上述第二半导体层的层叠方向垂直的面内包围上述第一部分，上述第三半导体层所含的上述第一导电型的杂质的浓度比上述第二半导体层所含的上述第一导电型的杂质的上述浓度低；
设置在上述第一部分之上的第一导电型的第四半导体层；
栅极，从上述第四半导体层朝上述第二半导体层延伸，具有位于上述第二半导体层的下端；
场板电极，设置在上述栅极的下侧，具有位于上述第二半导体层的下端；
绝缘膜，设置在上述栅极与上述第四半导体层之间、上述栅极与上述第一部分之间、上述栅极与上述第二半导体层之间、上述栅极与上述场板电极之间、以及上述场板电极与上述第二半导体层之间；
第一主电极，与上述第一半导体层电连接；
第二主电极，与上述第三半导体层及上述第四半导体层电连接；以及
绝缘部，至少设置在上述第一部分与上述第二部分之间，使上述第一部分与上述第二部分电绝缘。
2.根据权利要求1所述的半导体装置，其中，
还具备上述第二导电型的第一欧姆接触层，该第一欧姆接触层贯通上述第四半导体层而到达上述第三半导体层，并与上述第二主电极欧姆接触。
3.根据权利要求2所述的半导体装置，其中，
上述第一欧姆接触层的杂质浓度比上述第三半导体层的杂质浓度高。
4.根据权利要求1所述的半导体装置，其中，
上述第二部分与上述第一主电极电连接。
5.根据权利要求4所述的半导体装置，其中，
还具备外周电极，该外周电极设置在上述第二部分之上，并与上述第一主电极以及上述第二部分电连接。
6.根据权利要求5所述的半导体装置，其中，
还具备设置于上述第二部分并与上述外周电极欧姆接触的上述第二导电型的第二欧姆接触层，上述第二欧姆接触层的杂质浓度比上述第三半导体层的杂质浓度高。
7.根据权利要求1所述的半导体装置，其中，
上述第三半导体层具有从上述第一部分朝上述第一半导体层延伸的柱部。
8.根据权利要求7所述的半导体装置，其中，
在上述柱部的与上述面平行的平面中的每单位面积的第二导电型杂质的有效剂量为N1，上述第二半导体层中的在与上述面平行的方向上与上述柱部对置的对置区域的与上述面平行的平面中的每单位面积的第一导电型杂质的有效剂量为N2时，上述N1以及上述N2满足1≤(2×N2)/N1≤1.5的关系，其中，有效剂量的单位为atoms/cm2。
9.根据权利要求1所述的半导体装置，其中，
上述第一主电极含有V、Ni、Au、Ag以及Sn中的至少任一种。
10.根据权利要求1所述的半导体装置，其中，
上述第二主电极含有Al。
11.根据权利要求1所述的半导体装置，其中，
还具备层间绝缘膜，该层间绝缘膜设置在上述第二主电极与上述栅极之间，使上述第二主电极与上述栅极电绝缘。
12.根据权利要求1所述的半导体装置，其中，
上述场板电极与上述第二主电极电连接。
13.根据权利要求1所述的半导体装置，其中，
上述第二半导体层具有沿着上述层叠方向的第一侧面，
上述第三半导体层的上述第二部分具有沿着上述层叠方向的第二侧面，
上述第二侧面与上述第一侧面处于同一面内。
14.根据权利要求13所述的半导体装置，其中，
上述第一侧面以及上述第二侧面是破碎层。
15.根据权利要求1所述的半导体装置，其中，
上述第三半导体层包含上述第二导电型杂质的浓度相对于上述层叠方向的变化率低的低变化率区域，
在上述低变化率区域内的最高浓度为Pmax，上述低变化率区域内的最低浓度为Pmin时，上述Pmax与上述Pmin的比率Pmax/Pmin在5以下。
16.根据权利要求15所述的半导体装置，其中，
上述低变化率区域在上述第四半导体层中延伸。
17.根据权利要求1所述的半导体装置，其中，
上述第二部分的电位为浮动电位。
18.一种半导体装置的制造方法，具备：
在第一导电型的第一半导体基板的主面上形成具有比上述第一半导体基板的杂质浓度低的杂质浓度的第二半导体膜，并在上述第二半导体膜之上通过外延生长来形成第二导电型的第三半导体膜，由此形成包含上述第一半导体基板、上述第二半导体膜、上述第三半导体膜、并具有元件区域以及在与上述主面平行的面内包围上述元件区域的终端区域的加工体的工序；
在上述元件区域内形成贯通上述第三半导体膜而到达上述第二半导体膜的一部分的栅极用沟道、以及在上述元件区域和上述终端区域的边界形成贯通上述第三半导体膜而到达上述第二半导体膜的一部分的终端用沟道的工序；
在上述栅极用沟道以及上述终端用沟道的内壁面上形成第一绝缘层的工序；
通过在上述栅极用沟道内的剩余空间中埋入导电材料，由此在上述栅极用沟道中的比上述第三半导体膜靠下方的部分形成场板电极的工序；
除去上述第一绝缘层的比上述场板电极靠上侧的部分的工序；
在上述栅极用沟道内的上述场板电极之上、以及比上述场板电极靠上侧的上述栅极用沟道的上述内壁面上形成第二绝缘层，并在上述栅极用沟道的剩余空间中埋入导电部件，由此形成栅极的工序；以及
向上述第三半导体膜的上述元件区域的上侧部分选择性地导入第一导电型的杂质的工序。
19.根据权利要求18所述的半导体装置的制造方法，其中，
上述第二半导体膜的形成包含：在上述元件区域内的上述第二半导体膜上形成沿与上述主面平行的第一方向延伸的柱用沟道，
上述第三半导体膜的形成包含：在上述柱用沟道的内部埋入上述第三半导体膜，在上述第三半导体膜上形成朝向上述第一半导体基板延伸的柱部，
上述栅极用沟道的形成包含：形成第一栅极用沟道以及第二栅极用沟道，该第一栅极用沟道以及第二栅极用沟道沿上述第一方向延伸、与上述主面平行、并在与上述第一方向垂直的第二方向上与上述柱部分离，上述柱部配置在上述第一栅极用沟道与上述第二栅极用沟道之间。
20.根据权利要求18所述的半导体装置的制造方法，其中，
形成上述加工体的工序包含：在形成了上述第二半导体膜之后，向上述第二半导体膜的上述元件区域的部分选择性地导入第二导电型的杂质，由此形成朝向上述第一半导体基板延伸的柱部，
上述栅极用沟道的形成包含：形成第一栅极用沟道以及第二栅极用沟道，该第一栅极用沟道以及第二栅极用沟道沿上述第一方向延伸、与上述主面平行、并在与上述第一方向垂直的第二方向上与上述柱部分离，上述柱部配置在上述第一栅极用沟道与上述第二栅极用沟道之间。
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