CN104795445A - 一种低损耗的超结功率器件及其制造方法 - Google Patents

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Abstract

本发明属于半导体功率器件技术领域，特别是涉及一种低损耗的超结功率器件及其制备方法。本发明的一种低损耗的超结功率器件采用分栅结构，能够降低超结功率器件的栅漏寄生电容，使得超结功率器件的开关损耗降低和效率提高。本发明的一种低损耗的超结功率器件在使用中，能够方便地在芯片内部集成栅极电阻，抑制超结功率器件的栅极电压震荡和降低电磁干扰。本发明的一种低损耗的超结功率器件的制造方法不需要增加额外的光刻掩膜版，具有工艺过程简单可靠和易于控制等优点。

Description

一种低损耗的超结功率器件及其制造方法
技术领域
本发明属于半导体功率器件技术领域，特别是涉及一种低损耗的超结功率器件及其制造方法。
背景技术
近10多年来，超结功率器件的电荷平衡理论在半导体行业的应用，为高压功率器件市场建立了新的标杆。超结功率器件基于电荷平衡技术，可以降低导通电阻和寄生电容，使得超结功率器件具有极快的开关特性，可以降低开关损耗，实现更高的功率转换效率。现有的超结功率器件的剖面结构示意图如图1a所示，包括第一掺杂类型的漏区100及位于漏区100之上的第一掺杂类型的衬底外延层101；凹陷在衬底外延层101内设有用于和衬底外延层101杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区102；在柱状掺杂区102的顶部设有第二掺杂类型的体区103，体区103超出相对应的柱状掺杂区102两侧并延伸至衬底外延层101内；在体区103的内部两侧分别设有第一掺杂类型的源区106；相邻的体区103之间的衬底外延层101之上设有栅介质层104和栅极105，栅介质层104和栅极105向两侧延伸至相邻的源区104之上，由此每个栅极105可以同时控制两个沟道区的开启或者关断。绝缘介质层107覆盖栅极105、衬底外延层101和体区103；在绝缘介质层107内设有接触孔且在接触孔内填充有金属层108，金属层108覆盖了栅极105并与体区103和源区104形成欧姆接触。
超结功率器件在开关过程中，米勒电容（Crss）及其所对应的栅漏寄生电容（Cgd）对超结功率器件的开关速度起主导作用，若能降低Cgd，就可提高超结功率器件的开关速度、降低开关损耗。如图1a所示的现有技术的超结功率器件， Cgd由栅介质层寄生电容（Cox）和栅极下的衬底外延层内产生的耗尽层的寄生电容（Cgd1）决定，当器件上施加一个较高的漏源电压（Vds）且没有栅源电压（Vgs）时， Cgd 的大小主要由Cgd1 决定；当器件上施加一个Vgs，且Vgs 的值达到或超过器件的阈值电压（Vth）时，器件开始导通，此时Vds 会下降至0V，Cgd 的大小主要由Cox 所决定。中国专利申请201110210968.3提出了“具有超结结构的平面型功率MOSFET器件及其制造方法”，这是一种采用两种厚度的栅介质层结构的超结功率器件，如图1b所示，该超结功率器件可以大大降低超结功率器件的栅介质层电容，从而降低栅漏寄生电容，提高超结功率器件的开关速度和降低开关损耗，但是由于采用了两种厚度的栅介质层结构，厚的栅介质层需要一步光刻工艺定义其位置，不但增加了超结功率器件的制造工艺复杂性，降低了超结功率器件性能的可靠性，而且还增加了超结功率器件的制造成本。
发明内容
本发明的目的是为克服现有技术的不足而提供一种低损耗的超结功率器件及其制造方法，本发明的超结功率器件采用分栅结构，能够降低超结功率器件的栅漏寄生电容，使得超结功率器件的开关损耗降低和效率提高；本发明的超结功率器件的制造方法，具有工艺过程简单可靠和易于控制等优点。
根据本发明提出的一种低损耗的超结功率器件，包括：
在半导体衬底的底部设有第一掺杂类型的漏区，该漏区上部设有第一掺杂类型的衬底外延层；
所述衬底外延层内设有凹陷在该衬底外延层内的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区；
所述柱状掺杂区的顶部分别设有第二掺杂类型的体区，该体区超出相对应的柱状掺杂区两侧并延伸至所述衬底外延层内；
所述体区内部的两侧分别设有第一掺杂类型的源区，该源区与相邻的衬底外延层之间的体区层构成器件的沟道区；
其特征在于还包括：
所述沟道区上部设有栅介质层和栅极，所述栅极之间由绝缘介质层隔离，该绝缘介质层覆盖所述栅极、衬底外延层和体区；
所述绝缘介质层内设有接触孔，该接触孔内填充有金属层，该金属层与所述体区和源区形成欧姆接触。
本发明提出的一种低损耗的超结功率器件的进一步优选方案是：
本发明所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂；或者所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂。
本发明所述衬底外延层的材质为硅。
本发明所述体区和衬垫外延层上部设有栅极电阻，该栅极电阻与所述体区和衬垫外延层之间设有栅介质层，所述栅极通过所述栅极电阻与外部电路连接。
基于上述本发明提出的一种低损耗的超结功率器件的制造方法，其特征在于，具体步骤包括：
步骤一：在第一掺杂类型的漏区上部形成第一掺杂类型的衬底外延层；
步骤二：在所述衬底外延层内形成凹陷在该衬底外延层内的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区；
步骤三：在所述柱状掺杂区的顶部形成第二掺杂类型的体区，所述体区超出相对应的柱状掺杂区两侧并延伸至所述衬底外延层内；
步骤四：在所述体区和衬底外延层的表面形成栅介质层，并在所述栅介质层上部形成多晶硅介质层；
步骤五：刻蚀所述多晶硅介质层和栅介质层，刻蚀后剩余的多晶硅介质层形成器件的栅极,并同时形成位于所述体区和衬底外延层上部的栅极电阻；
步骤六：先自对准地进行低浓度的第一掺杂类型的离子注入,再进行源区光刻；或者直接进行源区光刻，然后进行第一掺杂类型的离子注入，在所述体区内形成器件的源区；
步骤七：覆盖所形成的结构淀积绝缘介质层，之后刻蚀所述绝缘介质层，在所述绝缘介质层内形成接触孔；
步骤八：进行第二掺杂类型的离子注入，在所述体区内形成体区接触区；
步骤九：覆盖所形成结构淀积金属层，所述金属层覆盖所述栅极并填满所述接触孔。
本发明提出的一种低损耗的超结功率器件的制造方法的进一步优选方案是：
本发明步骤四所述栅介质层的材质为氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料。
本发明步骤七所述绝缘介质层的材质为硅玻璃、硼磷硅玻璃或磷硅玻璃。
本发明步骤六所述金属层的材质为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
本发明与现有技术相比其显著优点在于：
1.本发明的低功耗的超结功率器件采用分栅结构，能够降低衬底外延层内产生的耗尽层的寄生电容，从而降低栅漏寄生电容，使得超结功率器件的开关损耗降低和效率提高。
2.本发明的低损耗的超结功率器件在使用中，能够方便地在芯片内部集成栅极电阻，从而有效地抑制超结功率器件的栅极电压震荡和降低电磁干扰。
3.本发明的低损耗的超结功率器件的制造方法不需要增加额外的光刻掩膜版，制造工艺简单可靠、且易于控制，提高了低损耗的超结功率器件性能的可靠性，同时还降低了超结功率器件的制造成本。
附图说明
图1a和1b是现有技术的两种超结功率器件的剖面结构示意图。
图2a是本发明提出的一种低损耗的超结功率器件的一个实施例的俯视示意图，其中：图2b是图2a所示结构沿AA方向的剖面示意图，图2c是本发明提出的一种低损耗的超结功率器件与图1a所示现有技术的超结功率器件的栅漏寄生寄生电容的对比测试曲线示意图。
图3-图7是本发明提出的一种低损耗的超结功率器件的制造方法的一个实施例的工艺流程示意图。
具体实施方式
为清楚地说明本发明的具体实施方式，说明书附图中所列示图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中均以矩形表示。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片。下面结合附图和实施例对本发明的具体实施方式作进一步详细的说明。
图2a是本发明提出的一种低损耗的超结功率器件的一个实施例的俯视示意图，图2a仅示例性的示出了衬底外延层201、体区203、栅极205和源区206的相对位置关系。图2b为图2a所示结构沿AA方向的剖面示意图。如图2a和2b所示，本发明的一种低损耗的超结功率器件包括半导体衬底底部的第一掺杂类型的漏区200和漏区200上部的第一掺杂类型的衬底外延层201；衬底外延层201的材质包括但不局限于为硅。衬底外延层内设有凹陷在该衬底外延层201内的用于与衬底外延层201杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区202；在每个柱状掺杂区202的顶部分别设有第二掺杂类型的体区203，且每个体区203超出相对应的柱状掺杂区202两侧并延伸至衬底外延层201内。
在每个体区203内部的两侧分别设有第一掺杂类型的源区206，每个源区206与相邻的衬底外延层201之间的体区203部分构成器件的沟道区，每个沟道区上部分别设有栅介质层204和栅极205，由此每个栅极205都可以控制一个沟道区的开启或者关断；栅极205之间由绝缘介质层207隔离，绝缘介质层207覆盖栅极205、衬底外延层201和体区203。在绝缘介质层207内还设有接触孔，所述接触孔内填充有金属层208，金属层208覆盖了栅极205并且金属层208同时与体区203和源区206形成欧姆接触。
本发明的所述第一掺杂类型和第二掺杂类型为相反的掺杂类型，即若所述第一掺杂类型为n型掺杂，则所述第二掺杂类型为p型掺杂；若所述第一掺杂类型为p型掺杂，则所述第二掺杂类型为n型掺杂。
图2c是本发明提出的一种低损耗的超结功率器件与图1a所示现有技术的超结功率器件的栅极寄生电容（Cgd）对比测试曲线示意图，其中：曲线2P为本发明提出的一种低损耗的超结功率器件的Cgd测试曲线，曲线2M为现有技术的超结功率器件的Cgd测试曲线，由图2c得知，本发明提出的一种超结功率器件与现有技术的超结功率器件相比，具有更低的栅漏寄生电容的优点。
本发明提出的一种低损耗的超结功率器件的进一步优选方案是，可以在体区203和衬垫外延层201上部设置栅极电阻，使得栅极205通过栅极电阻与外部电路连接；栅极电阻可以在形成栅极205的过程中同步形成，从而在栅极电阻通过栅介质层与体区203和衬垫外延层201隔离。
图3-图7是本发明提出的一种低损耗的超结功率器件的制备方法的一个实施例的工艺流程示意图。
首先，如图3所示，在第一掺杂类型的漏区200上部通过外延工艺形成第一掺杂类型的衬底外延层201，该衬底外延层201的材质通常为硅；之后在衬底外延层201内形成凹陷在衬底外延层201内的多个相互平行的第二掺杂类型的柱状掺杂区202；所述柱状掺杂区202的形成过程具体包括：先在衬底外延层的表面淀积硬掩膜层，再进行光刻和刻蚀以在硬掩膜层内形成多个相互平行的硬掩膜层开口，然后以硬掩膜层为掩膜刻蚀衬底外延层201以在衬底外延层201内形成多个相互平行的柱状凹槽，刻蚀掉硬掩膜层后淀积第二掺杂类型的外延层并使得第二掺杂类型的外延层填满所述柱状凹槽，最后进行平坦化处理。
接下来，如图4所示，先通过光刻工艺定义体区的位置，然后进行第二掺杂类型的离子注入，在每个柱状掺杂区202的顶部形成第二掺杂类型的体区203，体区203超出相对应的柱状掺杂区202两侧以延伸至衬底外延层201内。
接下来，如图5所示，在体区203和衬底外延层201的表面形成栅介质层204，并在栅介质层204上部形成多晶硅介质层；接着进行光刻以定义出超结功率器件的栅极位置，然后刻蚀所述多晶硅介质层和栅介质层204，刻蚀后剩余的多晶硅介质层形成器件的栅极205；栅介质层204的材质为氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料。
本发明与现有技术相比，在形成栅极205时，通过控制光刻掩膜版的栅极图形直接将位于衬底外延层201上部的栅极刻蚀分开，从而不需要增加额外的光刻掩膜版即可形成分栅结构。
本发明在形成栅极205时，还可以通过控制光刻掩膜版的图形同时形成位于衬底外延层和体区之上的栅极电阻，形成该栅极电阻也不需要增加额外的光刻掩膜版。
接下来，如图6所示，进行源区光刻以定义出器件的源区位置，然后进行第一掺杂类型的离子注入，在体区203内部的两侧形成器件的源区206。
优选方案是，在形成源区206前，先自对准地进行低浓度的第一掺杂类型的离子注入，用以调节衬底外延层201表面的杂质掺杂浓度，进而抑制寄生的结型场效应管效应，然后再进行源区光刻和离子注入。
接下来，如图7所示，覆盖所形成的结构淀积绝缘介质层207，之后进行光刻以定义出接触孔的位置，然后刻蚀绝缘介质层207，在绝缘介质层207内形成接触孔，接触孔将体区203和源区206暴露出来。接触孔还应同时将栅极205暴露出来，基于器件剖面的位置选取关系，该结构在本实施例中未示出
绝缘介质层207的材质可以为硅玻璃、硼磷硅玻璃或磷硅玻璃。
最后，进行第二掺杂类型的离子注入，在体区203内形成体区接触区（本实施例中未示出），体区接触区为业界所熟知的结构，用于降低后续形成的欧姆接触的接触电阻；然后覆盖所形成的结构淀积金属层208，使得金属层208覆盖栅极205并在填满所述接触孔，金属层208在接触孔内同时与体区203和源区206形成欧姆接触；金属层208的材质为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
如果在形成栅极205的同时形成栅极电阻，则在形成接触孔时，还需要同时形成栅极电阻的接触孔，使得金属层可以将栅极和栅极电阻连接，从而使栅极通过栅极电阻与外部电路连接，用以改善超结功率器件的栅极电压震荡，降低电磁干扰。
本发明的具体实施方式中凡未涉到的说明属于本领域的公知技术，可参考公知技术加以实施。
以上具体实施方式及实施例是对本发明提出的一种低损耗的超结功率器件及其制造方法技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。

Claims (8)

1.一种低损耗的超结功率器件，包括：
在半导体衬底的底部设有第一掺杂类型的漏区，该漏区上部设有第一掺杂类型的衬底外延层；
所述衬底外延层内设有凹陷在该衬底外延层内的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区；
所述柱状掺杂区的顶部分别设有第二掺杂类型的体区，该体区超出相对应的柱状掺杂区两侧并延伸至所述衬底外延层内；
所述体区内部的两侧分别设有第一掺杂类型的源区，该源区与相邻的衬底外延层之间的体区层构成器件的沟道区；
其特征在于还包括：
所述沟道区上部设有栅介质层和栅极，所述栅极之间由绝缘介质层隔离，该绝缘介质层覆盖所述栅极、衬底外延层和体区；
所述绝缘介质层内设有接触孔，该接触孔内填充有金属层，该金属层与所述体区和源区形成欧姆接触。
2.根据权利要求1所述的一种低损耗的超结功率器件，其特征在于所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂；或者所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂。
3.根据权利要求1所述的一种低损耗的超结功率器件，其特征在于所述衬底外延层的材质为硅。
4.根据权利要求1所述的一种低损耗的超结功率器件，其特征在于所述体区和衬垫外延层上部设有栅极电阻，该栅极电阻与所述体区和衬垫外延层之间设有栅介质层，所述栅极通过所述栅极电阻与外部电路连接。
5.根据权利要求1-4所述的一种低损耗的超结功率器件的制造方法，其特征在于，具体步骤包括：
步骤一：在第一掺杂类型的漏区上部形成第一掺杂类型的衬底外延层；
步骤二：在所述衬底外延层内形成凹陷在该衬底外延层内的用于与衬底外延层杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区；
步骤三：在所述柱状掺杂区的顶部形成第二掺杂类型的体区，所述体区超出相对应的柱状掺杂区两侧并延伸至所述衬底外延层内；
步骤四：在所述体区和衬底外延层的表面形成栅介质层，并在所述栅介质层上部形成多晶硅介质层；
步骤五：刻蚀所述多晶硅介质层和栅介质层，刻蚀后剩余的多晶硅介质层形成器件的栅极,并同时形成位于所述体区和衬底外延层上部的栅极电阻；
步骤六：先自对准地进行低浓度的第一掺杂类型的离子注入,再进行源区光刻；或者直接进行源区光刻，然后进行第一掺杂类型的离子注入，在所述体区内形成器件的源区；
步骤七：覆盖所形成的结构淀积绝缘介质层，之后刻蚀所述绝缘介质层，在所述绝缘介质层内形成接触孔；
步骤八：进行第二掺杂类型的离子注入，在所述体区内形成体区接触区；
步骤九：覆盖所形成结构淀积金属层，所述金属层覆盖所述栅极并填满所述接触孔。
6.根据权利要求5所述的一种低损耗的超结功率器件的制造方法，其特征在于步骤四所述栅介质层的材质为氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料。
7.根据权利要求5所述的一种低损耗的超结功率器件的制造方法，其特征在于步骤七所述绝缘介质层的材质为硅玻璃、硼磷硅玻璃或磷硅玻璃。
8.根据权利要求5所述的一种低损耗的超结功率器件的制造方法，其特征在于步骤六所述金属层的材质为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161491A (zh) * 2015-09-22 2015-12-16 苏州东微半导体有限公司 一种集成栅级驱动功率器件及其制备方法
CN107863378A (zh) * 2017-09-14 2018-03-30 西安华羿微电子股份有限公司 超结mos器件及其制造方法
CN107863343A (zh) * 2017-09-14 2018-03-30 西安华羿微电子股份有限公司 平面mos器件及其制造方法
WO2019000761A1 (zh) * 2017-06-27 2019-01-03 苏州美天网络科技有限公司 开关性能稳定的功率器件
CN113035701A (zh) * 2021-03-12 2021-06-25 重庆万国半导体科技有限公司 一种栅极电阻可调型超结功率器件及其制造方法
CN115050816A (zh) * 2022-08-12 2022-09-13 无锡新洁能股份有限公司 一种高速平面栅功率器件及其制造方法
CN117637607A (zh) * 2024-01-24 2024-03-01 北京智芯微电子科技有限公司 超结半导体的自对准接触槽形成方法及超结半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645624A (zh) * 2003-12-22 2005-07-27 半导体元件工业有限责任公司 具有低栅极电荷和低导通电阻的半导体器件及其制造方法
CN101719516A (zh) * 2009-11-20 2010-06-02 苏州硅能半导体科技股份有限公司 一种低栅极电荷深沟槽功率mos器件及其制造方法
CN102270663A (zh) * 2011-07-26 2011-12-07 无锡新洁能功率半导体有限公司 具有超结结构的平面型功率mosfet器件及其制造方法
CN102956487A (zh) * 2011-08-23 2013-03-06 上海华虹Nec电子有限公司 隔离型功率晶体管的制造方法
US20130334598A1 (en) * 2012-06-13 2013-12-19 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645624A (zh) * 2003-12-22 2005-07-27 半导体元件工业有限责任公司 具有低栅极电荷和低导通电阻的半导体器件及其制造方法
CN101719516A (zh) * 2009-11-20 2010-06-02 苏州硅能半导体科技股份有限公司 一种低栅极电荷深沟槽功率mos器件及其制造方法
CN102270663A (zh) * 2011-07-26 2011-12-07 无锡新洁能功率半导体有限公司 具有超结结构的平面型功率mosfet器件及其制造方法
CN102956487A (zh) * 2011-08-23 2013-03-06 上海华虹Nec电子有限公司 隔离型功率晶体管的制造方法
US20130334598A1 (en) * 2012-06-13 2013-12-19 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161491A (zh) * 2015-09-22 2015-12-16 苏州东微半导体有限公司 一种集成栅级驱动功率器件及其制备方法
CN105161491B (zh) * 2015-09-22 2019-03-15 苏州东微半导体有限公司 一种集成栅极驱动功率器件及其制备方法
WO2019000761A1 (zh) * 2017-06-27 2019-01-03 苏州美天网络科技有限公司 开关性能稳定的功率器件
CN107863378B (zh) * 2017-09-14 2023-06-02 华羿微电子股份有限公司 超结mos器件及其制造方法
CN107863343A (zh) * 2017-09-14 2018-03-30 西安华羿微电子股份有限公司 平面mos器件及其制造方法
CN107863378A (zh) * 2017-09-14 2018-03-30 西安华羿微电子股份有限公司 超结mos器件及其制造方法
CN107863343B (zh) * 2017-09-14 2023-06-02 华羿微电子股份有限公司 平面mos器件及其制造方法
CN113035701A (zh) * 2021-03-12 2021-06-25 重庆万国半导体科技有限公司 一种栅极电阻可调型超结功率器件及其制造方法
WO2022188703A1 (zh) 2021-03-12 2022-09-15 重庆万国半导体科技有限公司 一种栅极电阻可调型超结功率器件及其制造方法
CN113035701B (zh) * 2021-03-12 2024-05-07 重庆万国半导体科技有限公司 一种栅极电阻可调型超结功率器件及其制造方法
CN115050816A (zh) * 2022-08-12 2022-09-13 无锡新洁能股份有限公司 一种高速平面栅功率器件及其制造方法
CN115050816B (zh) * 2022-08-12 2022-10-21 无锡新洁能股份有限公司 一种高速平面栅功率器件及其制造方法
CN117637607A (zh) * 2024-01-24 2024-03-01 北京智芯微电子科技有限公司 超结半导体的自对准接触槽形成方法及超结半导体结构

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