CN105470255B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件及其制造方法。该半导体器件包括半导体主体。半导体主体包括绝缘栅场效应晶体管单元。绝缘栅场效应晶体管单元中的至少一个包括第一传导性类型的源极区域、互补的第二传导性类型的主体区域、第一传导性类型的漂移区域、以及沿着竖直方向通过主体区域延伸到半导体主体中的沟槽栅极结构。沟槽栅极结构包括通过沟槽电介质与半导体主体分隔开的栅极电极。沟槽电介质包括介于栅极电极和源极区域之间的源极电介质部分以及介于栅极电极和主体区域之间的栅极电介质部分。源极电介质部分沿着横向方向的最大厚度与栅极电介质部分沿着横向方向的最小厚度之比为至少1.5。

Description

半导体器件及其制造方法
技术领域
本公开的实施例涉及半导体器件及其制造方法。
背景技术
半导体应用中的关键部件是固态开关。作为示例，开关接通和关断汽车应用或工业应用的负载。固态开关典型地包括多个竖直绝缘栅场效应晶体管(IGFET)单元，以用于切换通过半导体主体的电流。已经证明具有益处的是将例如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)的竖直IGFET单元与另外的电路元件集成在一个功率芯片中。所述另外的电路元件可以包括晶体管(例如互补金属氧化物半导体(CMOS)场效应晶体管)，用于提供被配置为基于例如温度传感器或电流传感器的传感器结构来控制并且/或者监视功率芯片的逻辑电路。
发明内容
本发明的基本目的在于，当带有绝缘栅极的场效应晶体管单元与其他电路元件集成在一起时，改善固体开关的工作特性并提高灵活性。
上述的目的通过独立权利要求的教导来实现。进一步的实施例限定在从属权利要求中。
根据半导体器件的一个实施例，所述半导体器件包括半导体主体。所述半导体主体包括绝缘栅场效应晶体管单元。绝缘栅场效应晶体管单元中的至少一个包括第一传导性类型的源极区域，互补的第二传导性类型的主体区域，第一传导性类型的漂移区域，以及沿着竖直方向通过主体区域延伸到半导体主体中的沟槽栅极结构。所述沟槽栅极结构包括通过沟槽电介质与半导体主体分隔开的栅极电极。所述沟槽电介质包括介于栅极电极和源极区域之间的源极电介质部分以及介于栅极电极和主体区域之间的栅极电介质部分。所述源极电介质部分沿着横向方向的最大厚度与所述栅极电介质部分沿着横向方向的最小厚度之比为至少1.5。
根据制造半导体器件的方法的一个实施例，半导体器件包括半导体主体，半导体主体包括绝缘栅场效应晶体管单元，所述方法包括通过形成第一传导性类型的漂移区域、形成互补的第二传导性类型的主体区域、以及形成第一传导性类型的源极区域来形成绝缘栅场效应晶体管单元中的至少一个。形成绝缘栅场效应晶体管单元中的至少一个进一步包括形成沿着竖直方向通过主体区域延伸到半导体主体中的沟槽栅极结构，以及在所述栅极沟槽结构内形成沟槽电介质以及通过所述沟槽电介质与半导体主体分隔开的栅极电极。所述沟槽电介质包括介于栅极电极和源极区域之间的源极电介质部分以及介于栅极电极和主体区域之间的栅极电介质部分。所述沟槽电介质被形成为使得所述源极电介质部分沿着横向方向的最大厚度与所述栅极电介质部分沿着横向方向的最小厚度之比为至少1.5。
根据制造包括半导体主体的半导体器件的方法的另一个实施例，所述方法包括在半导体主体内形成沟槽，执行第一氧化工艺来形成为沟槽的内壁加衬的氧化物层，利用电极材料填充沟槽，并且在填充沟槽之后执行第二氧化工艺，使得氧化物层具有从沟槽开口到沟槽中呈锥形的鸟嘴式结构。
本领域的技术人员在阅读了下面详细的描述以及对附图进行浏览之后将会认识到附加的特征和优势。
附图说明
附图被包括用以提供对于本发明的进一步的理解并且被并入且构成说明书的一部分。附图图示了本发明的实施例并且连同描述一起用于解释本发明的原理。本发明的其他实施例以及许多预期的优势易于被领会，因为其通过参照以下详细描述而变得更好理解。附图的元素并不必须相对于彼此按照比例。相同的参考标记指代相对应的相似部分。
图1为根据一个实施例的半导体器件的一部分的示意性截面图。
图2A为根据一个实施例的包括绝缘栅场效应晶体管单元的半导体器件的一部分的示意性平面图。
图2B为根据另一个实施例的包括绝缘栅场效应晶体管单元和另外的电路元件的半导体器件的一部分的示意性平面图。
图3为根据一个实施例的沿着图2A和图2B的剖面A-A’截取的半导体器件的一部分的示意性截面图。
图4为示出了根据一个实施例的半导体器件的一部分的截面净掺杂物浓度比对深度的图表。
图5为根据一个实施例的包括绝缘栅场效应晶体管单元的半导体器件的一部分的示意性平面图。
图6为根据一个实施例的沿着图5的剖面B-B’截取的半导体器件的一部分的示意性截面图。
图7为示出了具有均匀沟槽电介质宽度的栅极沟槽结构的图6的示意性截面图的部分C的详细视图。
图8为示出了具有根据一个实施例的沟槽电介质宽度分布的栅极沟槽结构的图6的示意性截面图的部分C的详细视图。
图9为示出了确定沟槽电介质宽度的图示的图8的示意性截面图的部分D的详细视图。
图10为示出了具有不同沟槽栅极结构的不同晶片的漏电流的图表。
图11图示了制造半导体器件的方法的一个实施例。
图12图示了制造半导体器件的方法的另一个实施例。
具体实施方式
在下面详细的描述中，对附图进行参照，附图形成了此处的一部分，并且在其中通过图示的方式示出了可以在其中实践本发明的特定的实施例。应当理解的是可以利用其他的实施例并且可以进行结构和逻辑的改变而不会背离本发明的范围。例如针对一个实施例描述或阐释的特征可以用于他的实施例或者与其他的实施例相结合从而产生进一步的实施例。意在于本发明包括这种修改和变形。使用了特定的语言来描述示例，其不应当被解释成限制权利要求的范围。附图并不成比例并且仅用于描述性的目的。为了清楚起见，相对应的元素在不同的附图中用相同的参考标号来指代，除非另有表述。
术语“具有”、“包含”、“包括”、“包含着”等为开放的，并且术语指示所陈述的结构、元素或特征的存在但是并不排除附加的元素或特征。
术语“一个接着另一个”、“相继地”等指示元素的宽松排序，并不排除在所排序的元素之间放置的附加的元素。
冠词“一”、“一个”以及“该”意在于包括复数形式以及单数形式，除非在上下文中另有指出。
在本说明书中，n型或n掺杂可以指代第一传导性类型而p型或p掺杂指代第二传导性类型。半导体器件可以采用相对的掺杂关系来形成，使得第一传导性类型可以是p掺杂的并且第二传导性类型可以是n掺杂的。此外，一些附图通过在掺杂类型之后指示“-”或“+”来描述相对掺杂浓度。例如，“n-”意味着小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有大于“n”掺杂区域的掺杂浓度。然而，指示出相对掺杂浓度并不意味着具有相同相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度，除非另外有所表述。例如，两个不同的n+区域可以具有不同的绝对掺杂浓度。这同样适用于例如n+和p+区域。只要第二传导性类型为互补型，第一传导性类型可以是n型或p型。
术语“电连接”描述了在电连接的元件之间持久的低欧姆连接，例如在所关注的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。
应当理解的是这里所描述的各种实施例的特征可以彼此结合，除非另外特别地标注。
图1是根据一个实施例的半导体器件100的一部分的示意性截面图。半导体器件100包括半导体主体200。半导体主体200具有第一表面201和与第一表面201相对的第二表面202。第一表面201和第二表面202的法线限定了竖直方向y并且与法线方向正交的方向为横向方向，例如，x。半导体主体200包括绝缘栅场效应晶体管单元300。绝缘栅场效应晶体管单元300中的至少一个包括第一传导性类型的源极区域310，互补的第二传导性类型的主体区域320，第一传导性类型的漂移区域330，以及沟槽栅极结构340。沟槽栅极结构340沿着竖直方向y通过主体区域320延伸到半导体主体200中。沟槽栅极结构340包括通过沟槽电介质344与半导体主体200分隔开的栅极电极342。沟槽电介质包括介于栅极电极342和源极区域310之间的源极电介质部分346以及介于栅极电极342和主体区域320之间的栅极电介质部分348。源极电介质部分346沿着横向方向x的最大厚度a与栅极电介质部分348沿着竖直方向y的最小厚度b之比为至少1.5。
源极电介质部分346的至少一个部分被制作成以至少1.5的因数比栅极电介质部分348的至少一部分厚。由此，由用于形成源极区域310的注入工艺生成的损害可以由比栅极电介质部分348更厚的第一电介质部分346来补偿。由此，可以提供沟槽电介质344的薄的栅极电介质而不会使得源极区域310和栅极电极342之间的漏电流恶化。
栅极电介质部分348的最小厚度b至多为20nm，并且源极电介质部分346的最大厚度a至少为10nm。通过提供具有至多为20nm的最小厚度b的栅极电介质部分348，与栅极电介质部分348邻接的主体区域320的平均净掺杂物浓度相比于与具有例如30nm的最小厚度的栅极电介质部分直接邻接的主体区域的平均净掺杂物浓度可以更高。主体区域320可以具有至少1x 1017cm-3的平均净掺杂物浓度。由此，可以防止可能发生在低掺杂主体区域320中的闩锁效应，其中同时绝缘栅场效应晶体管单元300的阈值电压保持在例如1V至5V的范围内。
图2A为根据一个实施例的包括绝缘栅场效应晶体管单元300的半导体器件100的一部分的示意性平面图。正如可以从图2A中看出，竖直方向y正交延伸到第一表面201(图2A的图像平面)中，其中横向方向x平行于第一表面201。半导体主体200包括绝缘栅场效应晶体管单元300，其中沟槽栅极结构340由虚线指出。沟槽栅极结构340从第一表面201延伸到半导体主体200中。沟槽栅极结构340可以是以规则图案布置的平行条带，如图2A所示。根据其他的实施例，沟槽栅极结构340的横向截面区域可以为圆形、椭圆形、卵形或矩形，例如具有或者不具有圆角或环的方形。沟槽栅极结构340可以形成为所谓针状沟槽栅极结构，其中多个针状沟槽延伸到半导体主体200中。在这个实施例中，沟槽电介质344可以形成围绕着针状栅极电极342的同心环，其中环可以为圆形、椭圆形、卵形或矩形，例如具有圆角的正方形。
图2B为根据另一个实施例的包括绝缘栅场效应晶体管单元300和另外的电路元件400的半导体器件100的一部分的示意性平面图。另外的电路元件400可以形成用于基于如温度传感器或电流传感器的传感器部件来控制和/或监视绝缘栅场效应晶体管单元300的开关行为的逻辑电路，或可以执行进一步的数据处理任务。因此，另外的电路元件的逻辑电路可以包括多个晶体管，例如互补金属氧化物半导体(CMOS)场效应晶体管，从而形成逻辑电路元件。由此，根据一个实施例，半导体器件100为包括绝缘栅场效应晶体管单元300和另外的电路元件400的集成电路，其中另外的电路元件400中的至少一个包括晶体管。晶体管可以具有栅极电介质，栅极电介质具有将栅极电介质部分348的最小厚度b改变至多10％的厚度。由此，栅极电介质部分346和另外的电路元件400的晶体管的栅极电介质可以在相同的氧化工艺中同时形成，具有可比较或者甚至相同的厚度。
图3为根据一个实施例的沿着图2A和图2B的剖面A-A’截取的半导体器件100的一部分的示意性截面图。
半导体器件100包括半导体主体200。半导体主体包括半导体材料，例如硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)或砷化镓(GaAs)。半导体主体200可以包括具有一个或多个半导体层(例如半导体主体上的外延层)的半导体层结构。
半导体主体200具有第一表面201和与第一表面201相对的第二表面202。第一表面201和第二表面202之间的距离选择为达到特定的电压阻挡能力并且可以为至少30μm，例如为至少175μm。其他的实施例可以提供具有几百μm的厚度的半导体主体200。半导体主体200可以具有其边沿长度在几毫米的范围内的矩形形状。
半导体主体200包括绝缘栅场效应晶体管单元300，其顺序布置在横向方向x上。绝缘栅场效应晶体管单元300可以包括如下晶体管单元，诸如例如RC-IGBT(反向导通IGBT)、RB-IGBT(反向阻挡IGBT)的IGBT(绝缘栅双极型晶体管)以及诸如包括MOSFET(金属氧化物半导体场效应晶体管)的IGTEF(绝缘栅场效应晶体管)的。绝缘栅场效应晶体管单元300和/或另外的电路元件400可以为由适当的工艺技术来限定的横向晶体管单元或竖直晶体管单元，适当的工艺技术包括智能功率技术工艺、包括可选的掩埋层和上漏极设计的双极型互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)工艺(BCD工艺)。
在如图3的实施例中，至少一个绝缘栅场效应晶体管单元300形成用于在第一表面201和第二表面202之间切换电流的竖直IGFET。沟槽栅极结构340，其形成在沟槽341内，在竖直方向y上从第一表面201延伸到半导体主体200中。栅极电极342通过沟槽电介质344与半导体主体200分隔开，其中介于栅极电极342和主体区域320之间并且与其相邻接的沟槽电介质344形成为具有较之介于栅极电极342和源极区域310之间并且与其相邻接的沟槽电介质344而言较低的厚度。
在每个绝缘栅场效应晶体管单元300中，主体区域320附加地形成在相邻的沟槽栅极结构340之间的台面区域中。在主体区域320内，源极区域310类似地以邻接沟槽电介质344的方式被提供，源极区域310到达如半导体主体200的第一表面201一般远。主体区域320邻接漂移区域330，漂移区域330引导在源极区域310和在半导体主体200的第二表面202处的公共漏极区域350之间的栅极控制的电流。栅极沟槽结构340从第一表面201通过主体区域320延伸到漂移区域330中。源极区域310、漂移区域330、以及漏极区域350为第一传导性类型，其中主体区域320为第二传导性类型。在第二表面202之上，可以提供漏极电极352从而电接触公共漏极区域350。
正如可以从图3中进一步可见，绝缘栅场效应晶体管单元300可以经由具有图案化的布线结构370和图案化的隔离结构360的布线和绝缘区域600而电连接，其包括一个、两个、三个或甚至更多的例如金属和绝缘层级的布线层级。布线结构370可以包括或者包含作为主要成分的铝Al、铜Cu、或者铝或铜的合金，例如AlSi、AlCu或AlSiCu。根据其他实施例，布线结构370可以包含一个、两个、三个或更多个子层，每个子层包含作为主要成分的镍Ni、钛Ti、银Ag、金Au、铂Pt、钨W和/或钯Pd。例如，子层可以包含金属氮化物或者金属合金，该金属合金包含Ni、Ti、Ag、Au、Pt、W和/或Pd。
布线和绝缘区域600进一步包括形成在布线结构370和隔离结构360之上钝化层380。隔离结构360和钝化层380可以包括任何适于将半导体主体200与布线结构370或者将布线结构370与除了源极端子之外的外部接触隔离的电介质或者电介质的组合。隔离结构360和钝化层380可以例如包括氧化物、氮化物、氮氧化物、高-k材料、氨基化合物、绝缘树脂或诸如原硅酸四乙酯(TEOS)-未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、或磷硼硅酸盐玻璃(BPSG)的玻璃中的一个或者任何组合。
主体区域320和源极区域310通过图案化的布线结构370、通过在第一表面201之上的接触区域和从第一表面210延伸到绝缘栅场效应晶体管单元300的半导体主体200中的沟槽接触375而接触。根据描述的实施例，沟槽接触375到达主体区域320，在距离第一表面201一定距离处，从而使得源极区域310形成在沟槽接触375和沟槽栅极结构340的沟槽电介质344的源极电介质部分346之间的台面部分中。沟槽接触375显著地降低了主体区域320中的总杂质含量。沟槽接触375可以包含高度掺杂的多晶硅或可以包含例如钨W的金属材料。到第一传导性类型的源极区域以及第二传导性类型的主体区域二者的接触可以通过在主体区域320和沟槽接触375内的金属材料之间的接触区域中的硅化物层来实现。
根据另一个实施例，主体区域320还可以延伸向上达到沟槽接触375的区域中的第一表面201，其中到源极区域310和主体区域320的接触设置在第一表面201的区域中。在这个实施例中，源极电介质部分346位于与源极区域310和主体区域320相同的竖直水平。然而，介于栅极电极342和源极区域310之间的源极电介质部分346被理解为作为介于栅极电极342以及源极区域310之间并与其直接邻接的源极电介质部分346。换句话说，源极电介质部分346直接夹设在栅极电极342以及源极区域310之间，在源极电介质部分346和源极区域310或者源极电介质部分346和栅极电极342之间并没有其他的介于其中的区域。
由于根据一个实施例的栅极电介质部分348的最小厚度为至多20nm或至多15nm，或至多10nm，主体区域320的净掺杂物浓度可以较之具有约30nm的栅极电介质厚度的绝缘栅场效应晶体管单元而言得到提高。栅极电介质部分348的最小厚度可以为至少6nm从而防止由于在栅极电介质中的陷阱-陷阱传导机制导致的漏电流。根据一个实施例，栅极电介质部分348的最小厚度可以为至少8nm、10nm、或15nm。源极电介质部分346的最大厚度可以为至少10nm。在另一个实施例中，源极电介质部分346的最大厚度可以为至少15nm、20nm、25nm、30nm或40nm。在一个实施例中，源极电介质部分346的最大厚度可以为最大30nm、40nm、50nm、75nm、100nm、150nm或200nm。
图4为示出了根据一个实施例的半导体器件100的一部分的截面净掺杂物浓度比对沿着竖直方向y的深度的图表。此处，如图1或图3所示的第一表面201位于0nm的深度处。第一净掺杂物浓度分布E图示了适于约30nm的栅极电介质部分348的厚度的净掺杂物浓度，其中第二净掺杂物浓度分布F描述了适于具有沿着横向方向的至多为20nm或者为约10nm的最小厚度的栅极电介质部分348的厚度的净掺杂物浓度分布。
正如从图4中可以看出的，第一净掺杂物浓度分布E形成多达250nm的深度的源极区域310，之后跟随着从250nm到550nm的主体区域320，其后跟随着从550nm处开始的漂移区域330。第二净掺杂物浓度分布F形成多达200nm的深度的源极区域，之后跟随着从深度200nm到1000nm延伸的主体区域320，其后接着跟随着从1000nm处开始并且延伸到公共漏极区域350的漂移区域330。
正如从具有第二净掺杂物浓度分布F的半导体器件100的实施例可以看出，主体区域320可以具有至少为1x 1017cm-3的平均净掺杂物浓度。由此可以防止在低掺杂主体区域320中可能发生的闩锁效应。此外，不再需要会导致进一步的注入步骤的在低掺杂主体区域320中邻接沟槽接触375地提供高度掺杂区域。此处，主体区域320具有沿着竖直方向y的净掺杂物浓度峰值分布，其从峰值P朝向源极区域310而下降，其从峰值P朝向源极区域310而下降，其朝向漂移区域330从峰值P下降并且其具有至少5x 1017cm-3的峰值净掺杂物浓度。净掺杂物浓度分布的最大值或峰值P可以位于沿着竖直方向y主体区域320的中心部分或围绕该中心部分。具有分布F的主体区域320的净掺杂物浓度峰值分布可以是由离子注入之后的热扩散扩展而导致的高斯分布。
尤其取决于例如能量和剂量以及热预算的离子注入参数，具有类似于第二净掺杂物浓度分布F的峰值分布的主体区域320的掺杂物浓度分布考虑到较之第一净掺杂物浓度分布E而言降低的阈值电压变化。此外，主体区域320的相对高的净掺杂物浓度具有两个另外的优势。首先，由碰撞电离生成的空穴在通过主体区域320向接触沟槽375流动时的电压降降低，并且寄生npn双极型晶体管的触发朝向更高的空穴电流漂移。其次，针对更高温度的从源极区域310流向漏极区域320的漏电流(电子电流)针对主体区域320的更高掺杂浓度而降低，并且热耗散向更高温度漂移。
图5为根据一个实施例的包括绝缘栅场效应晶体管单元300并且进一步包括边沿终止结构500的半导体器件100的一部分的示意性平面图。如同从图5可以看出的，半导体器件100可以与图2A所示出的相比较，其中提供了具有边沿终止电极510的进一步的边沿终止结构500。图6为根据一个实施例的沿着图5的剖面B-B’截取的半导体器件100的一部分的示意性截面图。
正如从图6中可见，绝缘栅场效应晶体管单元300的结构与图3所示出的绝缘栅场效应晶体管单元300的示意性截面图可比较。隔离结构360包括在第一表面201之上的第一隔离层362以及在第一隔离层362之上的可选的第二隔离层364。
根据图6的实施例，除了栅极电极342之外，沟槽栅极结构340还包括场电极390。此处，栅极沟槽结构340在较上部分中形成有沟槽电介质344，其在栅极沟槽结构340的较低部分中结合进入场电介质392。场电极390与栅极电极342电分离并且可以电耦合到参考电压，例如源极电势或者不同的参考电压。在边沿终止结构500中，提供边沿终止电极512，其邻接边沿终止沟槽510内的场电介质514。此外，浅沟槽隔离区域或者LOCOS(硅的局部氧化)区域520可以可选地设置在半导体器件100的边沿部分中。
在下面，将在图7和图8的基础上对包括源极电介质部分346以及栅极电介质部分348的沟槽电介质344的详细结构进行描述，其为图6的示意性截面图的部分C的详细视图，其中图8示出了根据一个实施例的沟槽电介质344，并且图7示出了用于与图8的实施例进行比对的具有一致的宽度的沟槽电介质。
正如可以从图8和图7的比对中看出的，在图8中，包括源极电介质部分346和栅极电介质部分348的沟槽电介质344具有从源极电介质部分346向着栅极电介质部分348而呈锥形的鸟嘴式结构，其中在图7中栅极电介质344具有均匀的宽度。根据图8的实施例，源极电介质部分346沿着横向方向x的最大厚度a以至少为1.5的因数比栅极电介质部分348沿着横向方向x的最小厚度b大。正如从图9中可见，最大厚度a通过测量在横向方向x中的所有最短距离来确定，即，平行于第一表面201，在栅极电极342的直接邻接沟槽电介质344的源极电介质部分346的每个点PGE和在源极区域310的直接邻接源极电介质部分346的位于相同深度水平的每个点PSZ之间的距离，其中最大距离为源极电介质部分346的最大厚度。最小厚度b以与最大厚度a相类似的方法来确定。
在一个实施例中，源极电介质部分346沿着横向方向x的最小厚度c与栅极电介质部分沿着横向方向x的最小厚度b之比至少为1.1，或者至少为1.2，或至少为1.5。源极电介质部分346沿着横向方向x的最大厚度a与栅极电介质部分348沿着横向方向x的最小厚度b之比至少为1.5，或者至少为1.7，或至少为2，或至少为3，或至少为5。在一个实施例中，源极电介质部分沿着横向方向x的平均厚度与栅极电介质部分348沿着横向方向x的平均厚度之比可以至少为1.1，或者至少为1.3，或者至少为1.5。在任何情况下，源极电介质部分346都制作成比栅极电介质部分348厚(经受从源极电介质部分346到栅极电介质部分348的过渡，不言而喻，在该处沟槽电介质344具有相同的厚度)。
根据一个实施例，半导体主体包括硅，沟槽电介质344包括氧化硅以及栅极电极342包括多晶硅。此外，第一传导性类型为n型并且第二传导性类型为p型。当通过n源极注入形成n型源极区域310时，沟槽电介质344可能会由于诸如As、P或Sb的注入的离子而受损。约为10nm的薄栅极电介质的损害导致在低电压处高的栅极到源极漏电流。这对于例如汽车应用来说是关于寿命和可靠性要求方面的缺陷。应当强调的是针对p+注入的硼的注入由于其较小的离子质量并不会导致相当的损害。由此，通过提供较之栅极电介质部分348更厚的源极电介质部分346，使得由于n源极注入而损害的沟槽电介质344的区域较厚并且由此从栅极电介质342到源极区域310的漏电流显著地降低，正如可以从图10中可见。
图10示出了具有如图7所示的栅极电介质结构的多个晶片(晶片1到11、15以及16)或者如图8所示的栅极电介质结构的多个晶片(晶片13、14、22、23以及24)。栅极电介质部分346的最小厚度对于所有的晶片来说都是相同的。从图10可以看出具有沟槽栅极结构的半导体器件具有显著降低的在栅极电极342和源极区域310之间的漏电流，在该半导体器件中源极电介质部分348沿着横向方向x的最大厚度a和栅极电介质部分348沿着横向方向x的最小厚度b之比至少为1.5。
图11描述了制造根据一个实施例的半导体器件100的方法的实施例，其中半导体器件100包括半导体主体200，并且半导体主体200包括绝缘栅场效应晶体管单元300。方法包括下面用于形成绝缘栅场效应晶体管单元300中的至少一个的工艺特征。
工艺特征S100包括形成第一传导性类型的漂移区域。
工艺特征S110包括形成互补的第二传导性类型的主体区域。
工艺特征S120包括形成第一传导性类型的源极区域。
工艺特征S130包括形成沿着竖直方向通过主体区域延伸到半导体主体中的沟槽栅极结构。
工艺特征S140包括在栅极沟槽结构内形成沟槽电介质以及通过沟槽电介质与半导体主体分隔开的栅极电极，沟槽电介质包括介于栅极电极和源极区域之间的源极电介质部分以及介于栅极电极和主体区域之间的栅极电介质部分，其中沟槽电介质被形成为使得源极电介质部分沿着横向方向的最大厚度与栅极电介质部分沿着横向方向的最小厚度之比为至少1.5。执行工艺特征S100到S140的顺序可以偏离顺序S100、S110、S120、S140。
根据一个实施例，栅极电介质部分的最小厚度至多为20nm，并且源极电介质部分的最大厚度至少为10nm。根据另一个实施例，方法包括执行湿氧化工艺从而使得源极电介质部分沿着横向方向的最大厚度和栅极电介质部分沿着横向方向的最小厚度之比变为至少1.5。根据另一个实施例，方法包括除了绝缘栅场效应晶体管单元之外，还形成另外的电路元件，其中至少一个电路元件包括具有栅极电介质的晶体管，栅极电介质具有将栅极电介质部分的最小厚度改变至多10％的厚度。
图12描述了制造包括半导体主体的半导体器件的方法的另一个实施例。
工艺特征S200包括在半导体主体内形成沟槽。
工艺特征S210包括执行第一氧化工艺来形成为沟槽的内壁加衬的氧化物层。
工艺特征S220包括利用电极材料填充沟槽。
工艺特征S230包括在填充沟槽之后执行第二氧化工艺使得氧化物层具有从沟槽开口到沟槽中呈锥形的鸟嘴式结构。
根据一个实施例，半导体主体具有硅。根据另一个实施例，电极材料具有多晶硅。在一个实施例中，第二氧化工艺可以是湿氧化工艺。
下面，将在图6和图8的基础上对制造半导体器件100的方法的实施例进行讨论。
首先，在半导体主体200内，例如通过如关于图4所描述的深注入工艺在n型漂移区域330内形成p型主体区域320。
如图6所示，例如通过蚀刻形成了沟槽栅极结构340的沟槽341以及边沿终止沟槽510，其从第一表面201延伸到半导体主体200中。之后，例如通过湿氧化工艺分别在沟槽341和沟槽510内沉积场电介质392和场电介质514。之后，沟槽341和边沿终止沟槽510利用传导性材料填充从而形成场电极390和512。在对绝缘栅场效应晶体管单元300中的场电介质392和场电极390进行回蚀之后，在半导体主体200内形成的沟槽341设置有氧化物层，即沟槽电介质344，其为沟槽341的内壁加衬。正如从介于场电极390和栅极电极342之间的电介质部分394可以看到，多晶硅场电极390的氧化比由硅的半导体主体200形成的沟槽341的内壁的干氧化要快。因此，电介质部分394比为沟槽栅极结构340的沟槽341的内壁加衬的沟槽电介质344厚。之后，沟槽341被多晶硅填充，从而形成通过沟槽电介质344与半导体主体200分隔开的栅极电极342。
在形成沟槽栅极结构340之后，通过n型注入工艺形成源极区域310。此处，诸如As、P或Sb的n掺杂物被注入到半导体主体200中，其中源极区域310从第一表面201延伸到半导体主体中一直到希望的深度，例如为200nm(参照图4)。如上面所描述的，n掺杂物的注入导致根据一个实施例具有至多20nm厚度的沟槽电介质344的损害。这样，在利用栅极电极342填充沟槽341之后，执行湿氧化工艺从而使得氧化物层或沟槽电介质344具有从沟槽开口向沟槽341中呈锥形的鸟嘴式结构，如同从图8可以看见的。湿氧化工艺可以通过LOCOS工艺来实现。湿氧化工艺可以在源极区域310的注入工艺之前或之后执行。附加的湿氧化工艺的氧化物厚度可以与沟槽几何形状以及n源极注入工艺的参数相适配。由湿氧化工艺产生的附加氧化物层厚度根据实施例位于7nm到30nm内。由此，通过提供由干氧化工艺形成的具有例如8nm的厚度的沟槽电介质344，在接近第一表面201的较上部分中沟槽电介质344的厚度比在主体区域320和栅极电极342之间的沟道区域中的沟槽电介质344厚约两倍，并且上至5的因数。如图8所示的鸟嘴式结构是通过执行延伸到受限的电介质结构中的湿氧化工艺而生成的典型结构。
正如上面所强调的，形成源极区域310可以在执行湿氧化工艺之前或者在执行湿氧化工艺之后执行。在任何情况下，在源极区域310和栅极电极342之间的沟槽电介质344中的损害降低，导致了漏电流的显著降低，正如关于图10所讨论的。由此，沟槽电介质344具有如图8所示的鸟嘴式结构，其从源极电介质部分346向栅极电介质部分348呈锥形，其中源极电介质部分346沿着横向方向x的最大厚度a与栅极电介质部分348沿着横向方向x的最小厚度b之比为至少1.5。虽然对于大于8nm的栅极电介质厚度来说通过注入磷来替代砷可以降低薄栅极电介质的损害，但是必须针对低于8nm的栅极电介质部分348的最小厚度执行源极电介质部分346与栅极电介质部分348相比厚度的增加。
虽然已经在此描述并阐释了特定的实施例，但是对于本领域的技术人员来说可以理解的是对于示出并且描述的特定实施例来说可以替换多个备选和/或等效实施而不会背离本发明的范围。本申请意在于覆盖这里所讨论的特定实施例的任何修改或变形。因此，其意在于本发明仅仅由权利要求及其等效物来限定。

Claims (17)

1.一种半导体器件(100)，包括半导体主体(200)，所述半导体主体包括绝缘栅场效应晶体管单元(300)，所述绝缘栅场效应晶体管单元(300)中的至少一个包括
第一传导性类型的源极区域(310)，
互补的第二传导性类型的主体区域(320)，
所述第一传导性类型的漂移区域(330)，以及
沟槽栅极结构(340)，沿着竖直方向通过所述主体区域(320)延伸到所述半导体主体(200)中，并且包括通过沟槽电介质(344)与所述半导体主体(200)分隔开的栅极电极(342)，所述沟槽电介质(344)包括介于所述栅极电极(342)和所述源极区域(310)之间的源极电介质部分(346)以及介于所述栅极电极(342)和所述主体区域(320)之间的栅极电介质部分(348)，
其中所述源极电介质部分(346)沿着横向方向的最大厚度与所述栅极电介质部分(348)沿着所述横向方向的最小厚度之比为至少1.5，
所述主体区域的中心部段的净掺杂物浓度高于所述主体区域的端部部段的净掺杂物浓度，所述中心部段位于所述主体区域的沿着所述竖直方向的中心部分中，所述端部部段位于所述主体区域的沿着所述竖直方向邻接所述源极区域的端部部分中，其中所述净掺杂物浓度从所述中心部段朝向所述源极区域而下降，并且所述净掺杂物浓度从所述中心部段朝向所述漂移区域而下降；并且
介于所述栅极电极与所述主体区域的端部部段之间的栅极电介质部分的沿着所述横向方向的厚度大于介于所述栅极电极与所述主体区域的中心部段之间的所述栅极电介质部分的沿着所述横向方向的厚度，其中所述栅极电介质部分的所述厚度从所述端部部段向所述中心部段减小。
2.根据权利要求1所述的半导体器件(100)，其中所述栅极电介质部分(348)的最小厚度为至多20nm，并且所述源极电介质部分(346)的最大厚度为至少10nm。
3.根据权利要求1或2所述的半导体器件(100)，其中所述沟槽电介质(344)具有从源极电介质部分(346)向栅极电介质部分(348)呈锥形的鸟嘴式结构。
4.根据前述权利要求1或2所述的半导体器件(100)，其中所述沟槽电介质(344)包括氧化硅。
5.根据权利要求1或2所述的半导体器件(100)，其中所述栅极电极(342)包括多晶硅。
6.根据权利要求1或2所述的半导体器件(100)，其中所述主体区域(320)具有至少为1x1017cm-3的平均净掺杂物浓度。
7.根据权利要求1或2所述的半导体器件(100)，其中所述主体区域(320)具有沿着所述竖直方向的净掺杂物浓度峰值分布，所述净掺杂物浓度峰值分布朝向所述源极区域(310)从峰值下降，所述净掺杂物浓度峰值分布朝向所述漂移区域从峰值下降，并且所述净掺杂物浓度峰值分布具有至少为5x1017cm-3的峰值净掺杂物浓度。
8.根据权利要求7所述的半导体器件(100)，其中净掺杂物浓度分布的最大值位于所述主体区域(320)的沿着所述竖直方向的中心部分处。
9.根据权利要求1或2所述的半导体器件(100)，其中所述主体区域(320)沿着所述竖直方向的长度大于500nm。
10.根据权利要求1或2所述的半导体器件(100)，其中所述沟槽栅极结构(340)进一步包括场电极(390)。
11.根据权利要求1或2所述的半导体器件(100)，其中所述半导体器件(100)为集成电路，所述集成电路包括绝缘栅场效应晶体管单元(300)和另外的电路元件(400)，所述另外的电路元件(400)中的至少一个包括具有栅极电介质的晶体管，所述栅极电介质具有将所述栅极电介质部分(348)的最小厚度改变至多10％的厚度。
12.根据权利要求1或2所述的半导体器件(100)，进一步包括与边沿终止沟槽(510)内的场电介质(514)邻接的边沿终止电极(512)。
13.根据前述权利要求1或2所述的半导体器件(100)，其中竖直绝缘栅场效应晶体管单元(300)中的至少一个的阈值电压在1V到5V的范围内。
14.一种制造半导体器件(100)的方法，所述半导体器件(100)包括半导体主体(200)，所述半导体主体(200)包括绝缘栅场效应晶体管单元(300)，所述方法包括通过以下项来形成所述绝缘栅场效应晶体管单元(300)中的至少一个：
形成第一传导性类型的漂移区域(330)，
形成互补的第二传导性类型的主体区域(320)，
形成所述第一传导性类型的源极区域(310)，
形成沿着竖直方向通过所述主体区域(320)延伸到所述半导体主体(200)中的沟槽栅极结构(340)，以及
在所述沟槽栅极结构(340)内形成沟槽电介质(344)以及通过所述沟槽电介质(344)与所述半导体主体(200)分隔开的栅极电极(342)，所述沟槽电介质(344)包括介于所述栅极电极(342)和所述源极区域(310)之间的源极电介质部分(346)以及介于所述栅极电极(342)和所述主体区域(320)之间的栅极电介质部分(348)，
其中所述沟槽电介质(344)被形成为使得所述源极电介质部分(346)沿着横向方向的最大厚度与所述栅极电介质部分(348)沿着所述横向方向的最小厚度之比为至少1.5，
所述主体区域的中心部段的净掺杂物浓度高于所述主体区域的端部部段的净掺杂物浓度，所述中心部段位于所述主体区域的沿着所述竖直方向的中心部分中，所述端部部段位于所述主体区域的沿着所述竖直方向邻接所述源极区域的端部部分中，其中所述净掺杂物浓度从所述中心部段朝向所述源极区域而下降，并且所述净掺杂物浓度从所述中心部段朝向所述漂移区域而下降；并且
介于所述栅极电极与所述主体区域的端部部段之间的栅极电介质部分的沿着所述横向方向的厚度大于介于所述栅极电极与所述主体区域的中心部段之间的所述栅极电介质部分的沿着所述横向方向的厚度，其中所述栅极电介质部分的所述厚度从所述端部部段向所述中心部段减小。
15.根据权利要求14所述的方法，其中所述栅极电介质部分(348)的最小厚度至多为20nm，并且所述源极电介质部分(346)的最大厚度至少为10nm。
16.根据权利要求14或15所述的方法，进一步包括执行湿氧化工艺，使得所述源极电介质部分(346)沿着所述横向方向的最大厚度和所述栅极电介质部分(348)沿着所述横向方向的最小厚度之比变为至少1.5。
17.根据权利要求14或15所述的方法，进一步包括除了所述绝缘栅场效应晶体管单元(300)之外，还形成另外的电路元件(400)，所述电路元件(400)中的至少一个包括具有栅极电介质的晶体管，所述栅极电介质具有将所述栅极电介质部分(348)的最小厚度改变至多10％的厚度。
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