TWI678728B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包含設置於半導體基底之上的磊晶層、設置於磊晶層中且鄰近於磊晶層上表面的漂移區、設置於磊晶層之上的閘極結構、設置於漂移區之外的磊晶層中的源極區、以及設置於漂移區中的汲極區。磊晶層和漂移區具有第一導電類型。此半導體裝置還包含複數個摻雜區對，這些摻雜區對設置於漂移區中且在從源極區朝向汲極區的方向上排列。每一對摻雜區對包含具有第二導電類型的第一摻雜區、以及設置於第一摻雜區之上的第二摻雜區。第二摻雜區具有第二導電類型，第二導電類型與第一導電類型相反。

Description

半導體裝置及其製造方法

本發明是有關於半導體裝置，且特別是有關於具有高崩潰電壓及低導通電阻的半導體裝置及其製造方法。

橫向擴散金屬氧化物半導體(laterally diffused metal-oxide-semiconductor，LDMOS)裝置廣泛地使用於各種應用中。導通電阻(On-resistance)為影響橫向擴散金屬氧化物半導體裝置之耗電量的重要因素，其電阻值直接正比於裝置的耗電量。由於對省電及電子裝置性能需求的增加，製造商不斷地尋求降低橫向擴散金屬氧化物半導體裝置的漏電及導通電阻之方法。然而，導通電阻之降低係直接影響到高關閉狀態崩潰電壓(high off-state breakdown voltage)。詳細而言，導通電阻之降低會導致高關閉狀態崩潰電壓實質地降低。因此，當傳統的橫向擴散金屬氧化物半導體裝置提供高關閉狀態崩潰電壓時，其無法提供低導通電阻。

橫向擴散金屬氧化物半導體裝置包括漂移區及基體區。當漂移區的摻雜濃度提高時，傳統橫向擴散金屬氧化物半導體裝置之導通電阻會降低。然而，漂移區摻雜濃度的提高亦導致橫向擴散金屬氧化物半導體裝置之高關閉狀態崩潰電壓降低。

因此，業界亟須一種具有低導通電阻卻不具有崩潰電壓相關缺陷之改良的半導體裝置及其製造方法。

本發明的一些實施例提供半導體裝置，此半導體裝置包含設置於半導體基底之上的磊晶層、設置於磊晶層中且鄰近於磊晶層上表面的漂移區、設置於磊晶層之上的閘極結構、設置於漂移區之外的磊晶層中的源極區、以及設置於漂移區中的汲極區。磊晶層具有第一導電類型。漂移區具有第一導電類型。閘極結構部分覆蓋漂移區。此半導體裝置還包含複數個摻雜區對，這些摻雜區對設置於漂移區中且在從源極區朝向汲極區的方向上排列。每一對摻雜區對包含具有第二導電類型的第一摻雜區、以及設置於第一摻雜區之上的第二摻雜區。第二摻雜區具有第二導電類型，第二導電類型與第一導電類型相反。

本發明的一些實施例提供半導體裝置的製造方法，此方法包含形成磊晶層於半導體基底之上；形成複數個摻雜區對於磊晶層中；形成漂移區於磊晶層中且鄰近磊晶層的上表面，其中這些摻雜區對位於漂移區中；形成閘極結構於磊晶層之上；形成源極區於漂移區之外的磊晶層中；以及形成汲極區於漂移區中。磊晶層具有第一導電類型。閘極結構部分覆蓋漂移區。漂移區具有第一導電類型。這些摻雜區對在從汲極區朝向源極區的方向上排列。每一對摻雜區對包含具有第二導電類型的第一摻雜區、以及形成於第一摻雜區之上的第二摻雜區。第二摻雜區具有第一導電類型。第一導電類型與第二導電 類型相反。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體裝置

102‧‧‧基底

104‧‧‧絕緣層

106‧‧‧半導體層

108‧‧‧絕緣體上覆矽基底

110‧‧‧第一埋置層

112‧‧‧第二埋置層

114‧‧‧磊晶層

116‧‧‧圖案化遮罩層

117‧‧‧開口

118‧‧‧第一摻雜區

120‧‧‧第二摻雜區

122‧‧‧摻雜區對

124‧‧‧隔離結構

126‧‧‧漂移區

128‧‧‧基體區

130‧‧‧閘極結構

132‧‧‧源極區

134‧‧‧基極區

136‧‧‧汲極區

138‧‧‧層間介電層

140、140a、140b、140c‧‧‧接觸插塞

142‧‧‧源極電極

144‧‧‧汲極電極

D1、D2‧‧‧深度

S‧‧‧間距

W‧‧‧寬度

藉由以下詳細描述和範例配合所附圖式，可以更加理解本發明實施例。為了使圖式清楚顯示，圖式中各個不同的元件可能未依照比例繪製，其中：

第1-8圖是根據本發明的一些實施例，顯示形成半導體裝置在各個不同中間階段的剖面示意圖。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同部件。各組件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一組件形成在第二組件之上，可能包含第一和第二組件直接接觸的實施例，也可能包含額外的組件形成在第一和第二組件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複元件符號及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

儘管一些實施例是以特定的步驟順序進行討論， 但這些步驟可以其他合乎邏輯的方式來進行。在不同實施例中，在本發明所描述的階段前、中、後可以提供額外的步驟。可針對不同實施例將所述的一些階段取代或刪除。額外的部件可以加入本發明實施例的半導體裝置中。可取代或刪除以下所述的一些部件。

本發明實施例提供半導體裝置，此半導體裝置包含設置於漂移區中的複數個摻雜區對，每一對摻雜區對具有第一摻雜區和設置於第一摻雜區之上的第二摻雜區。第一摻雜區具有與漂移區相反的導電類型，而第二摻雜區具有與漂移區相同的導電類型。這些摻雜區對在從汲極區朝向源極區的方向上排列。因此，這些摻雜區在降低半導體裝置的導通電阻的同時，維持半導體裝置的崩潰電壓。

第1-8圖是根據本發明的一些實施例，顯示形成第8圖所示之半導體裝置100在各個不同製程階段的剖面示意圖。請參考第1圖，提供絕緣體上覆矽(semiconductor-on-insulator，SOI)基底108。絕緣體上覆矽基底108包含形成於基底102之上的絕緣層104、以及形成於絕緣層104之上的半導體層106。

在一些實施例中，基底102可以是例如矽(Si)基底的半導體基底。此外，此半導體基底也可包含其他元素半導體，例如鍺(Ge)；化合物半導體，例如GaN、SiC、GaAs、GaP、InP、InAs及/或InSb；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或前述之組合。在一些實施例中，基底102具有第一導電類型。舉例而言，第一 導電類型是N型，並且基底102可以是摻雜磷或摻雜砷的基底。在其他一些實施例中，基底102具有與第一導電類型相反的第二導電類型。舉例而言，第二導電類型是P型，並且基底102可以是摻雜硼的基底。儘管在一些實施例中，第一摻雜類型是N型而第二導電類型是P型，但本發明實施例不限於此。在一些實施例中，絕緣層104可以是埋置氧化(buried oxide，BOX)層。在一實施例中，基底102具有第二導電類型，並且半導體層106具有第一導電類型。

在一些實施例中，可透過植氧分離(separation by implantation of oxygen，SIMOX)技術、晶圓接合製程(wafer bonding process)、磊晶層轉移製程(epitaxial layer transfer process)、其他適合的製程、或前述之組合，形成絕緣體上覆矽基底108。在一些實施例中，半導體層106的厚度範圍在約1微米(μm)至約15微米，並且絕緣層104的厚度範圍在約0.3微米至約5微米。

請參考第2圖，形成第一埋置(buried)層110於半導體層106中且鄰近半導體層106的底面。形成第二埋置層112於半導體層106中的第一埋置層110之上，且鄰近半導體層106的上表面。在一些實施例中，第一埋置層110具有第一導電類型。第一導電類型可以是P型摻雜物，例如硼(B)、鎵(Ga)、鋁(Al)、銦(In)、BF3⁺離子、或前述之組合。第二埋置層112具有與第一導電類型相反的第二導電類型。第二導電類型可以是N型摻雜物，例如磷(P)、砷(As)、氮(N)、銻(Sb)離子、或前述之組合。第一埋置層110和第二埋置層112的摻雜濃度可以是在任何範 圍，可最佳化此範圍以降低背側偏壓效應。如果摻雜濃度太高，則可能惡化崩潰電壓。

請參考第3圖，形成磊晶層114於絕緣體上覆矽基底108之上。在一些實施例中，磊晶層114可由矽(Si)形成。在一些實施例中，磊晶層114具有第一導電類型，例如P型。可透過任何適當製程形成磊晶層114於半導體層106之上，例如分子束磊晶技術(molecular-beam epitaxy，MBE)、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶技術(hydride vapor phase epitaxy，HVPE)、或前述之組合。磊晶層114的厚度範圍可在約2微米至約15微米。

請參考第4圖，形成複數個摻雜區對122於磊晶層114中，這些摻雜區對122所排列的方向係從預定形成的汲極區136(顯示於第8圖)朝向預定形成的源極區132(顯示於第8圖)。這些摻雜區對122的每一對包含一個第一摻雜區118和位於第一摻雜區118之上的一個第二摻雜區120。每一對摻雜區對122的第一摻雜區118和第二摻雜區120彼此垂直對齊。在一些實施例中，每一對摻雜區對122的第一摻雜區118和第二摻雜區120可具有大致相同的寬度W，寬度W的範圍在約0.05微米至約5微米。這些摻雜區對122彼此隔開。在一些實施例中，這些摻雜區對可的等距間隔。舉例而言，任何兩個相鄰的摻雜區對122的間距S可以大致相同，並且其範圍可在約0.05微米至約5微米。在其他一些實施例中，這些摻雜區對122可以不等距間隔。舉例而言，這些摻雜區對122可以從一端至另一端漸增地間隔。這些摻雜區對122的第一摻雜區118大致上位於相同的深度 D1。這些摻雜區對122的第二摻雜區120大致上位於相同的深度D2。

如本文中所使用，「約」、「大約」、「大致上」的用語通常意味著在給定數值或範圍的20%之內，較佳地是在10%之內，並且更好地是在5%、3%或2%、或1%、或0.5%之內。值得注意的是，本文中的數量是大致上的數量，這意味著其中隱含著「約」、「大約」、「大致上」的意思，即使沒有特別提到「約」、「大約」、「大致上」的用語。

在一些實施例中，第一摻雜區118具有第二導電類型，例如N型，而第二摻雜區120具有第一導電類型，例如P型。在一些實施例中，這些摻雜區對122的第一摻雜區118的摻雜濃度可以是大致相同的。在一些實施例中，這些摻雜區對122的第二摻雜區120的摻雜濃度可以是大致相同的。第二摻雜區120具有與磊晶層114相同的導電類型。第一摻雜區118的摻雜濃度可以大於、小於、或等於磊晶層114的摻雜濃度。第一摻雜區118具有與磊晶層114相反的導電類型。

在一些實施例中，形成這些摻雜區對122的步驟可包含形成具有複數個開口117的圖案化遮罩層116(例如，光阻及/或硬遮罩)於磊晶層114的上表面之上，透過離子植入製程通過圖案化遮罩層116的這些開口117形成複數個第一摻雜區118，以及透過另一道離子植入製程通過圖案化遮罩層116的這些開口117形成複數個第二摻雜區120。由於這些第一摻雜區118和這些第二摻雜區120是通過相同的圖案化遮罩層116形成，所以每一對摻雜區對122的第一摻雜區118和第二摻雜區 120彼此垂直對齊，並且具有大致相同的寬度W。儘管第4圖顯示每一對摻雜區對122的第一摻雜區118與第二摻雜區120彼此接觸，但每一對摻雜區120的第一摻雜區118與第二摻雜區120可彼此垂直隔開。

請參考第5圖，形成隔離結構124埋入磊晶層114中且鄰近磊晶層114的上表面。如第5圖所示，隔離結構124延伸於這些摻雜區對122之上，且含蓋所有的摻雜區對122。這些摻雜區對122鄰近隔離結構124的底面。在一些實施例中，一對摻雜區對122可延伸超出隔離結構124的一邊緣。在一些實施例中，隔離結構124可以是場氧化物(field oxide，FOX)。在一些實施例中，隔離結構124可以是局部矽氧化物(local oxide of silicon，LOCOS)或淺溝槽隔離(shallow trench isolation，STI)結構。隔離結構124可以由氧化矽、氮化矽、氮氧化矽、其他適當介電材料、或前述之組合形成。

請參考第6圖，形成基體(body)區128和漂移(drift)區126於磊晶層114中且鄰近磊晶層114的上表面。在一些實施例中，形成基體區128和漂移區126以彼此抵接。這些摻雜區對122完全地排列於漂移區126中，並且可不延伸至基體區128中。基體區128具有第二導電類型，例如N型，並且漂移區126具有第一導電類型，例如P型。基體區128和漂移區126的摻雜濃度可高於半導體層112的摻雜濃度。第二摻雜區120具有與漂移區126相同的導電類型。第一摻雜區118的摻雜濃度可大於、小於、或等於漂移區126的摻雜濃度。因此，其中有形成第一摻雜區118之漂移區126的一些區域的整體濃度大於其中未形 成第一摻雜區118之漂移區126的一些區域的整體濃度。

在一些實施例中，可透過離子植入製程通過獨立的圖案化遮罩來形成基體區128和漂移區126。在一些實施例中，漂移區126可透過一道離子植入製程形成。在其他一些實施例中，漂移區126可透過多道離子植入製程形成。在形成漂移區126的離子植入製程期間，摻雜物可通過隔離部件124，並且可形成漂移區126於隔離部件124下方。

請參考第7圖，形成閘極結構130於磊晶層114之上，並且部分覆蓋基體區128和漂移區126。閘極結構130延伸於隔離結構124上並且部分覆蓋隔離結構124。在一些實施例中，閘極結構130可包含閘極介電層(未顯示)和設置於閘極介電層上的閘極電極層(未顯示)。在一些實施例中，閘極介電層可包含氧化矽、氮化矽、或氮氧化矽。可透過適當氧化製程(例如，乾式氧化製程或濕式氧化製程)、沉積製程(例如，化學氣相沉積製程(CVD))、其他適當製程、或前述之組合，成長閘極介電層。在一些實施例中，在形成閘極電極層之前，可透過熱氧化製程於含氧環境或含氮環境(例如，NO或N₂O)熱成長閘極介電層，以形成閘極介電層。或是閘極介電層可包含高介電常數(high-k，例如介電常數大於3.9)介電層，例如氧化鉿(HfO₂)。或是高介電常數介電層可包含其他高介電常數介電質，例如LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、BaTiO₃、SrTiO₃、Al₂O₃、其他適當的高介電常數介電材料、或前述之組合。可透過熱氧化、沉積製程(例如，化學 氣相沉積(CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、或物理氣相沉積(physical vapor deposition，PVD)製程)、其他適當製程、或前述之組合，形成高介電常數介電層。

在一些實施例中，形成閘極電極層於閘極介電層上。閘極電極層可以是導電材料，例如多晶矽(polysilicon)或金屬(例如，鎢(W)、鈦(Ti)、鋁(Al)、銅(Cu)、鉬(Mo)、鎳(Ni)、鉑(Pt)、類似金屬、或前述之組合)。閘極電極層的形成可透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、電鍍製程、原子層沉積(ALD)製程、其他適當製程、或前述之組合來形成電極材料。接著，透過微影製程和蝕刻製程將電極材料圖案化，以形成閘極電極層。

接著，形成源極區132、汲極區136、和基極(bulk)區134於磊晶層114中且鄰近磊晶層114的上表面。形成源極區132於基體區128中，並且形成基極區134鄰近基體區128中的源極區132。源極區132和基極區134設置於漂移區126之外，並且相對於基極區134，源極區132更靠近漂移區126設置。形成汲極區136於漂移區126中。源極區132和汲極區136具有第一導電類型，例如P型，並且基極區134具有第二導電類型，例如N型。在一些實施例中，可透過離子植入製程形成源極區132、汲極區136、和基極區134。

請參考第8圖，形成層間介電(interlayer dielectric，ILD)層138於磊晶層114之上，且覆蓋閘極結構130和隔離結構124。層間介電層138可包含一或多的單層或多層介電層，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷 (tetraethoxysilane，TEOS)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數(low-k)介電材料、及/或其他適當介電材料。低介電常數(low-k)介電材料可以包含氟化矽酸鹽玻璃(fluorinated silica glass，FSG)、氫矽倍半氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶氟化碳、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)，但不限於此。可透過化學氣相沉積(CVD)，例如，高密度電漿化學氣相沉積(high-density plasma CVD，HDPCVD)製程、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)製程、低壓化學氣相沉積(low-pressure CVD，LPCVD)製程、或電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)製程；旋轉塗佈製程；其他適當製程；或前述之組合，形成層間介電層138。

接著，形成內連線結構。內連線結構包含源極電極142和汲極電極144、以及接觸插塞(contact plug)140，源極電極142和汲極電極144設置於層間介電層138之上，接觸插塞140穿過層間介電層138且落在源極區132、基極區134和汲極區136上。接觸插塞140包含至少三個獨立的接觸插塞140a、140b和140c。在一些實施例中，源極電極142分別透過接觸插塞140a和140b與源極區132和基極區134電性連接，而汲極電極144透過接觸插塞140c與汲極區136電性連接。

在一些實施例中，可透過微影製程(包含例如光阻塗佈、軟烘烤、曝光、曝光後烘烤、顯影等)、蝕刻製程(例如， 濕式蝕刻製程、乾式蝕刻製程、其他適當技術、或前述之組合)、其他適當技術、或前述之組合，形成接觸開口(未顯示)於層間介電層138中。之後，填充導電材料於接觸開口中以形成接觸插塞140。在一些實施例中，接觸插塞140的導電材料包含金屬材料(例如，鎢(W)、鋁(Al)、或銅(Cu))、金屬合金、多晶矽、其他適當導電材料、或前述之組合。接觸插塞140的形成可透過物理氣相沉積(PVD)(例如，蒸鍍(evaporation)或濺鍍(sputtering))、電鍍製程、原子層沉積(ALD)製程、其他適當製程、或前述之組合沉積導電材料，然後可選擇地(optionally)執行化學機械研磨(chemical mechanical polishing，CMP)製程或回蝕刻製程，以移除過量的導電材料來形成接觸插塞140。

在一些實施例中，在填充接觸插塞140的導電材料(未顯示)之前，可形成阻障(barrier)層於接觸開口的側壁上，以防止接觸插塞140的導電材料擴散至層間介電層138中。阻障層也可做為黏著(adhesive)或膠黏(glue)層。阻障層的材料可以是氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、其他適當材料、或前述之組合。可透過物理氣相沉積(PVD)(例如，蒸鍍或濺鍍)、電鍍製程、原子層沉積(ALD)製程、其他適當製程、或前述之組合，沉積阻障層材料來形成阻障層。

在一些實施例中，形成源極電極142和汲極電極144於層間介電層138之上。在一些實施例中，源極電極142和汲極電極144可包含銅(Cu)、鎢(W)、銀(Ag)、錫(Sn)、鎳(Ni)、鈷(Co)、鉻(Cr)、鈦(Ti)、鉛(Pb)、金(Au)、鉍(Bi)、銻(Sb)、鋅(Zn)、鋯(Zr)、鎂(Mg)、銦(In)、碲(Te)、鎵(Ga)、其他適當 金屬材料、前述之合金、或前述之組合。在一些實施例中，源極電極142和汲極電極144可包含TiN/AlCu/TiN的堆疊結構。在一些實施例中，透過物理氣相沉積(PVD)(例如，蒸鍍或濺鍍)、電鍍製程、原子層沉積(ALD)製程、其他適當製程、或前述之組合，形成毯覆(blanket)金屬層(未顯示)於層間介電層138之上。之後，透過圖案化製程將毯覆金屬層圖案化，以形成源極電極142和汲極電極144。在一些實施例中，圖案化製程可包含微影製程(包含例如光阻塗佈、軟烘烤、曝光、曝光後烘烤、顯影等)、蝕刻製程(例如，濕式蝕刻製程、乾式蝕刻製程、其他適當技術、或前述之組合)、其他適當技術、或前述之組合。

在一些實施例中，可以分開形成接觸插塞140、源極電極142、和汲極電極144。在其他一些實施例中，可透過雙鑲嵌(dual damascene)製程同時形成接觸插塞140、源極電極142、和汲極電極144。

在形成內連線結構之後，製得半導體裝置100。半導體裝置100是橫向擴散金屬氧化物半導體(laterally diffused metal-oxide-semiconductor，LDMOS)裝置。在本發明實施例中，半導體裝置100包含絕緣體上覆矽基底108、磊晶層114、和漂移區126。絕緣體上覆矽基底108包含半導體基底102、設置於半導體基底102之上的絕緣層104、以及設置於絕緣層104之上的半導體層106。磊晶層114設置於絕緣體上覆矽基底108之上。漂移區126設置於磊晶層114中且鄰近磊晶層114的上表面。磊晶層114和漂移區126具有第一導電類型。半導體裝置100還包含閘極結構130、源極區132、和汲極區136。閘極結構130 設置於磊晶層114之上且部分覆蓋漂移區126。源極區132設置於漂移區126之外的磊晶層114中。汲極區136設置於漂移區126中。半導體裝置100還包含複數個摻雜區對122，這些摻雜區對122排列於從汲極區136朝向源極區132的方向上。這些摻雜區對122的每一對具有第一摻雜區118、和設置於第一摻雜區118之上的第二摻雜區120。第一摻雜區118具有與第一導電類型相反的第二導電類型，並且第二摻雜區120具有第一導電類型。

本揭露的實施例提供至少以下幾個優點優於傳統橫向擴散金屬氧化物半導體裝置。首先，具有與漂移區126之相同導電類型的這些第二摻雜區120，其設置於漂移區126中且鄰近隔離結構124的底面，這提供從源極區132流至汲極區136的電流有較短的路徑，而致使半導體裝置100的導通電阻(R_on)降低。這些第二摻雜區120設置於相同深度上，使得電流路徑能更短，致使半導體裝置100有更低的導通電阻(R_on)。再者，因為這些第一摻雜區118具有與漂移區126之相反的導電類型，這些第一摻雜區118與漂移區126一起產生具有較大面積的空乏區。因此，這些摻雜區對122可以在降低半導體裝置100的導通電阻的同時，維持半導體裝置100的崩潰電壓。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖 離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (20)

1. 一種半導體裝置，包括：一磊晶層，設置於一半導體基底之上，其中該磊晶層具有一第一導電類型；一漂移區，設置於該磊晶層中且鄰近該磊晶層的上表面，其中該漂移區具有該第一導電類型；一閘極結構，設置於該磊晶層之上，其中該閘極結構部分覆蓋該漂移區；一源極區，設置於該漂移區之外的該磊晶層中；一汲極區，設置於該漂移區中；以及複數個摻雜區對，設置於該漂移區中且在從該汲極區朝向該源極區的一方向上排列，其中該些摻雜區對的每一對包括：一第一摻雜區，具有與該第一導電類型相反的一第二導電類型；以及一第二摻雜區，設置於該第一摻雜區之上，其中該第二摻雜區具有該第一導電類型。
2. 如申請專利範圍第1項所述之半導體裝置，其中該些摻雜區對彼此之間被該漂移區隔開。
3. 如申請專利範圍第1項所述之半導體裝置，其中該些摻雜區對等距間隔。
4. 如申請專利範圍第1項所述之半導體裝置，其中該些摻雜區對的該些第一摻雜區位於相同的深度，且該些摻雜區對的該些第二摻雜區位於相同的深度。
5. 如申請專利範圍第1項所述之半導體裝置，其中該些摻雜區對的每一對的該第一摻雜區和該第二摻雜區彼此垂直對齊。
6. 如申請專利範圍第1項所述之半導體裝置，其中該源極區和該汲極區具有該第一導電類型。
7. 如申請專利範圍第1項所述之半導體裝置，更包括：一基體(body)區，設置於該磊晶層中且鄰近該漂移區，其中該基體區具有該第二導電類型，並且該源極區設置於該基體區中；以及一基極(bulk)區，設置於該基體區中且鄰近該源極區，其中該基極區具有該第二導電類型；其中該閘極結構部分覆蓋該基體區。
8. 如申請專利範圍第1項所述之半導體裝置，更包括：一隔離結構，設置於該漂移區上，其中該閘極結構部分覆蓋該隔離結構。
9. 如申請專利範圍第8項所述之半導體裝置，其中該些摻雜區對設置於該隔離結構下方。
10. 如申請專利範圍第1項所述之半導體裝置，更包括：一絕緣層，設置於該半導體基底之上；以及一半導體層，設置於該絕緣層之上，該半導體層具有該第一導電類型，其中該磊晶層設置於該半導體層之上。
11. 如申請專利範圍第10項所述之半導體裝置，更包括：一第一埋置(buried)層，設置於該半導體層中，其中該第一埋置層具有該第一導電類型；以及一第二埋置層，設置於該半導體層中的該第一埋置層之上，其中該第二埋置層具有該第二導電類型。
12. 一種半導體裝置的製造方法，包括：形成一磊晶層於一半導體基底之上，其中該磊晶層具有一第一導電類型；形成複數個摻雜區對於該磊晶層中，其中該些摻雜區對的每一對包括：一第一摻雜區，具有與該第一導電類型相反的一第二導電類型；以及一第二摻雜區，形成於該第一摻雜區之上，其中該第二摻雜區具有該第一導電類型；形成一漂移區於該磊晶層中且鄰近該磊晶層的上表面，其中該漂移區具有該第一導電類型，且該些摻雜區對位於該漂移區中；形成一閘極結構於該磊晶層之上，其中該閘極結構部分覆蓋該漂移區；形成一源極區於該漂移區之外的該磊晶層中；以及形成一汲極區於該漂移區中，其中該些摻雜區對在從該汲極區朝向該源極區的一方向上排列。
13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中形成該些摻雜區對於該磊晶層中的步驟包括：透過植入通過一圖案化遮罩層，形成複數個該第一摻雜區對；以及透過植入通過該圖案化遮罩層，形成複數個該第二摻雜區對。
14. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該些摻雜區對的每一對的該第一摻雜區和該第二摻雜區彼此垂直對齊。
15. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該些摻雜區對彼此之間被該漂移區隔開。
16. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該源極區和該汲極區具有該第一導電類型。
17. 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括：形成一基體(body)區於該磊晶層中且鄰近該漂移區，其中該基體區具有該第二導電類型，並且形成該源極區於該基體區中；以及形成一基極(bulk)區於該基體區中且鄰近該源極區，其中該基極區具有該第二導電類型；其中該閘極結構部分覆蓋該基體區。
18. 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括：形成一隔離結構於該漂移區上，其中該閘極結構部分覆蓋該隔離結構。
19. 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括：形成一絕緣層於該半導體基底之上；以及形成一半導體層於該絕緣層之上，其中該半導體層具有該第一導電類型，且形成該磊晶層於該半導體層之上。
20. 如申請專利範圍第19項所述之半導體裝置的製造方法，更包括：形成一第一埋置(buried)層於該半導體層中，其中該第一埋置層具有該第一導電類型；以及形成一第二埋置層於該半導體層中的該第一埋置層之上，其中該第二埋置層具有該第二導電類型。