TWI684213B - 半導體結構及其形成方法 - Google Patents

Abstract

本發明實施例提供一種半導體結構，包括：絕緣層位於基板之上；半導體層位於絕緣層之上；以及磊晶層位於該半導體層之上。半導體層包括：第一埋藏層，具有第一導電類型；以及第二埋藏層位於第一埋藏層之上，具有與第一導電類型相反之第二導電類型，第二埋藏層具有至少二部分彼此分隔。

Description

半導體結構及其形成方法

本發明實施例係有關於一種半導體結構，特別是有關於一種具有基板的半導體結構。

在半導體工業中，可使用絕緣層覆半導體(semiconductor-on-insulator，SOI)技術取代傳統的塊材矽基板。絕緣層覆半導體元件包括埋藏氧化層夾設於基層(base layer)和矽層之間。絕緣層覆半導體結構的好處包括較低的漏電流、較高的功率效率、較低的寄生電容、以及降低的閂鎖效應(latch-up effect)。

然而，當在處置晶圓(handling wafer)施加背側偏壓(backside bias)時，絕緣層覆半導體元件可能遭受背側偏壓效應(backside bias effect)，崩潰電壓可能下降。為降低其影響，設計人員增加了額外的電路，而這可能增加複雜度並限制應用的範圍。

因此，雖然現有的絕緣層覆半導體元件大致符合需求，但並非各方面皆令人滿意，特別是絕緣層覆半導體元件的背側偏壓效應仍需進一步改善。

根據一實施例，本發明提供一種半導體結構，包 括：絕緣層，位於基板之上；半導體層，位於絕緣層之上，以及磊晶層，位於半導體層之上。半導體層包括：第一埋藏層，具有第一導電類型；以及第二埋藏層，位於第一埋藏層之上，具有與第一導電類型相反之第二導電類型，其中第二埋藏層具有至少二部分彼此分隔。

根據其他的實施例，本發明提供一種半導體結構的形成方法，包括：形成絕緣層於基板上；形成半導體層於絕緣層上；形成第一埋藏層於半導體層中，其中第一埋藏層具有第一導電類型；形成第二埋藏層於半導體層中且於第一埋藏層之上，其中第二埋藏層具有與第一導電類型相反的第二導電類型，且第二埋藏層具有至少二部分彼此分隔；以及形成磊晶層於半導體層之上。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉數個實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體結構

102‧‧‧基板

104‧‧‧絕緣層

106‧‧‧半導體層

107‧‧‧絕緣層覆半導體基板

108‧‧‧第一埋藏層

110、110a、110b、110c‧‧‧第二埋藏層

112‧‧‧磊晶層

114‧‧‧隔離部件

116‧‧‧本體區

118‧‧‧飄移區

120‧‧‧閘極結構

122‧‧‧源極區

124‧‧‧汲極區

126‧‧‧塊體區

128‧‧‧層間介電層

130、130a、130b、130c‧‧‧接觸插塞

132‧‧‧源極電極

134‧‧‧汲極電極

200‧‧‧半導體結構

208、208a、208b‧‧‧第一埋藏層

300‧‧‧半導體結構

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。

第1至8圖係根據一些實施例繪示出形成半導體結構不同階段的剖面示意圖。

第9圖係根據另一些實施例所繪示之半導體結構的剖面示意圖。

第10圖係根據又一些實施例所繪示之半導體結構的剖面示 意圖。

以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。

此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大 約」、「大抵」之含義。

雖然所述的一些實施例中的步驟以特定順序進行，這些步驟亦可以其他合邏輯的順序進行。在不同實施例中，可替換或省略一些所述的步驟，亦可於本發明實施例所述的步驟之前、之中、及/或之後進行一些其他操作。本發明實施例中的半導體結構可加入其他的特徵。在不同實施例中，可替換或省略一些特徵。

本發明實施例提供一種具有兩層埋藏層的半導體結構。至少其中一埋藏層具有彼此分隔的至少兩部分。埋藏層可有助於降低背側偏壓效應。利用分隔的埋藏層，可降低整體的埋藏層摻質濃度，且因此可改善崩潰電壓。

第1至8圖係根據本發明一些實施例繪示出形成半導體結構100不同階段的剖面示意圖。如第8圖所繪示，半導體結構100包括形成於絕緣層覆半導體基板107上的元件，例如橫向擴散金屬氧化物半導體(lateral diffused metal oxide semiconductor，LDMOS)元件。絕緣層覆半導體基板107包括基板102、絕緣層104、及半導體層106。第一埋藏層108及第二埋藏層110位於半導體層106中。第一埋藏層108形成於靠近半導體層106的底表面，且第二埋藏層110形成於靠近半導體層106的頂表面。第二埋藏層110包括至少兩部分110a及110b，以半導體層106彼此分隔。絕緣層覆半導體基板107中的絕緣層104可隔離基板102與於其上形成的元件。第一埋藏層108及第二埋藏層110可遮蔽施加於基板102上的偏壓所造成的電場。

如第8圖所繪示，例如為橫向擴散金屬氧化物半導 體元件的元件形成於絕緣層覆半導體基板107上。橫向擴散金屬氧化物半導體元件包括形成於絕緣層覆半導體基板107上的磊晶層112、形成於磊晶層112中的本體區116、形成於磊晶層112中鄰近於本體區116的飄移區118、形成於飄移區118中的汲極區124、形成於本體區116中的源極區122、形成於飄移區118上介於源極區122和汲極區124之間的隔離部件114、及形成於磊晶層112上並部分覆蓋本體區116及飄移區118的閘極結構120。

以下敘述第8圖中半導體結構100的製造方法。參見第1圖，其根據一些實施例繪示出絕緣層覆半導體基板107。在絕緣層覆半導體基板107中，絕緣層104形成於基板102上，且半導體層106形成於絕緣層104上。在一些實施例中，基板102可為半導體基板，例如矽基板。此外，半導體基板亦可包括其他元素半導體，例如鍺(germanium)；化合物半導體，例如氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)、及/或磷砷銦鎵合金(GaInAsP)、或上述材料之組合。在一些實施例中，基板102具有第一導電類型。在一些其他實施例中，基板102具有第二導電類型。第二導電類型與第一導電類型相反。在一些實施例中，第一導電類型為P型。例如，基板102可為硼摻雜基板。在一些 其他實施例中，第一導電類型為N型。例如，基板102可為磷摻雜或砷摻雜基板。在一些實施例中，絕緣層104可為埋藏氧化物層(buried oxide layer，BOX)。

在一些實施例中，可以氧離子佈植隔離(separation by implantation of oxygen，SIMOX)、晶圓接合(wafer bonding)製程、磊晶層轉移(epitaxial layer transfer)製程、其他合適的製程、或上述之組合形成絕緣層覆半導體基板107。在氧離子佈植隔離製程中，以高能量佈植氧離子束於矽晶圓中。所佈值的氧離子將與矽反應，並以高溫退火製程在矽晶圓的表面下形成絕緣層104，例如氧化層。絕緣層104以下的矽晶圓部分為基板102，且絕緣層104以上的矽晶圓部分為半導體層106。

在一些其他實施例中，可以晶圓接合製程形成絕緣層覆半導體基板107。在晶圓接合製程中，直接將氧化的矽與半導體層106接合以形成絕緣層104例如氧化層。接著，在接合至基板102前薄化半導體層106。

在一些其他實施例中，可以磊晶層轉移製程形成絕緣層覆半導體基板107。在磊晶層轉移製程中，半導體層106磊晶成長於晶種層(seed layer)之上(未繪示)。以氧化半導體層106形成絕緣層104例如氧化層。將基板102接合至絕緣層104之後，分裂半導體層106。藉由轉置基板102及絕緣層104的位置，形成絕緣層覆半導體基板107。

在一些實施例中，半導體層106的厚度介於1μm至15μm，及絕緣層104的厚度介於0.3μm至5μm。若半導體層106及絕緣層104太厚，元件可能無法完全空乏(fully deplete)，且 成本可能增加。若半導體層106及絕緣層104太薄，崩潰電壓可能變差，且可能增加漏電流。

接著，根據一些實施例，如第2圖所示，形成第一埋藏層108及第二埋藏層110於半導體層106中。第一埋藏層108形成於接近半導體層106的底表面處，且第二埋藏層110形成於接近半導體層106的頂表面處。因此，第二埋藏層110形成於第一埋藏層108之上。第二埋藏層110包括彼此分隔的至少兩部分110a及110b。在一些實施例中，第二埋藏層110a及110b在後續將形成的閘極結構下彼此分隔。

在一些實施例中，第一埋藏層108具有第一導電類型。第一導電類型可為P型摻質例如硼、鎵、鋁、銦、三氟化硼離子(BF₃ ⁺)、或上述之組合。此外，第一導電類型可為N型摻質例如磷、砷、氮、銻離子、或前述之組合。第二埋藏層110具有與第一導電類型相反的第二導電類型。可最佳化第一埋藏層108和第二埋藏層110的摻質濃度為任意範圍以消除背側偏壓效應。若摻質濃度太高，可能增加崩潰電壓。若摻質濃度太低，背側偏壓效應可能變差。

在一些實施例中，可不使用罩幕，以毯覆(blanket)離子佈植製程形成第一埋藏層108。可透過具有露出待佈植區域開口的圖案化罩幕(未繪示)，例如圖案化的光阻或圖案化的硬罩幕，佈植以形成第二埋藏層110。因此，形成了分隔的第二埋藏層110a及110b。

接著，根據一些實施例，如第3圖所繪示，形成磊晶層112於絕緣層覆半導體基板107之上。在一些實施例中，磊 晶層112由矽製成。在一些實施例中，磊晶層112具有第一導電類型。在一些其他實施例中，磊晶層112具有第二導電類型。可以任意合適的製程，例如分子束磊晶(molecular beam epitaxy，MBE)、金屬有機化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、或上述之組合，於半導體層106上形成磊晶層112。磊晶層112的厚度介於2μm至15μm之間。若磊晶層112太厚，元件可能無法完全空乏(fully deplete)，且成本可能增加。若磊晶層112太薄，崩潰電壓可能變差。

接著，根據一些實施例，如第4圖所繪示，形成隔離部件114於接近磊晶層112之頂表面處，並嵌入磊晶層112中。在一些實施例中，隔離部件114可為場氧化物(field oxide，FOX)。在一些實施例中，隔離部件114可為局部矽氧化(local oxidation of silicon，LOCOS)或淺溝槽隔離(shallow trench isolation，STI)結構。隔離部件114可為氧化矽、氮化矽、氮氧化矽、其他合適的介電材料、或上述之組合。

接著，根據一些實施例，如第5圖所繪示，形成本體區116及飄移區118於磊晶層112中靠近磊晶層112的頂表面處。形成彼此相鄰的本體區116及飄移區118。本體區116及飄移區118之間的界面位於半導體結構100的主動區中。在一些實施例中，透過個別的圖案化罩幕離子佈植磊晶層112以形成本體區116及飄移區118。在一些實施例中，以一道離子佈植製程形成飄移區118。在一些其他實施例中，以多道離子佈植製程形成飄移區118。在一些實施例中，本體區116具有第二導電類 型，且飄移區118具有第一導電類型。本體區116及飄移區118可具有比半導體層112更高的摻質濃度。在離子佈植製程時，摻質可擊穿隔離部件114，在隔離部件114之下形成本體區116及飄移區118。

值得注意的是，在以上描述中，在本體區116及飄移區118之前形成隔離部件114。然而，形成順序不以此為限。可在隔離部件114之前形成本體區116及飄移區118。

根據一些實施例，如第6圖所繪示，形成閘極結構120於磊晶層112之上，部分覆蓋本體區116及飄移區118。閘極結構120可延伸於隔離部件114之上。在一些實施例中，閘極結構120可包括閘極介電層及位於閘極介電層上的閘極電極層(未繪示)。閘極介電層可包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、或氮氧化矽(silicon oxynitride)，閘極介電層可使用合適的氧化製程(例如乾氧化製程或濕氧化製程)、沉積製程(例如化學氣相沉積(chemical vapor deposition)製程)、其他合適的製程、或上述之組合成長。在一些實施例中，閘極介電層可使用熱氧化製程，在含氧或含氮(例如含NO或N₂O)的環境下熱成長，在形成閘極電極層前形成閘極介電層。此外，閘極介電層可包括高介電常數(high-k)(例如介電常數大於3.9)介電層，例如二氧化鉿(HfO₂)。此外，高介電常數介電層可包括其他高介電常數介電質例如LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、BaTiO₃、SrTiO₃、Al₂O₃、其他合適的高介電常數介電材料、或上述之組合。高介電常數介 電層可使用化學氣相沉積(chemical vapor deposition)製程(例如電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、金屬有機化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、或高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程)、原子層沉積(atomic layer deposition，ALD)製程(例如電漿輔助原子層沉積(plasma enhanced(atomic layer deposition，PEALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程(例如真空蒸鍍法、或濺鍍法)、其他合適的製程、或上述之組合形成。

在一些實施例中，閘極電極層形成於閘極介電層之上。閘極電極層可包括多晶矽、金屬(例如鎢、鈦、鋁、銅、鉬、鎳、鉑、其相似物、或以上之組合)、金屬合金、金屬氮化物(例如氮化鎢、氮化鉬、氮化鈦、氮化鉭、其相似物、或以上之組合)、金屬矽化物(例如矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、其相似物、或以上之組合)、金屬氧化物(氧化釕、氧化銦錫、其相似物、或以上之組合)、其他適用的材料、或上述之組合。閘極電極層可使用化學氣相沉積製程(例如低壓氣相沉積製程或電漿輔助化學氣相沉積製程)、物理氣相沉積製程(例如電阻加熱蒸鍍法、電子束蒸鍍法、或濺鍍法)、電鍍法、原子層沉積製程、其他合適的製程、或上述之組合形成。接著以微影製程及蝕刻製程圖案化電極材料以形成閘極電極。

接著，如第7圖所示，形成源極區122、汲極區124、 及塊體區126。源極區122和塊體區126位於本體區116中靠近磊晶層112的頂表面，且源極區122鄰接塊體區126。汲極區124位於飄移區118中靠近磊晶層112的頂表面。在一些實施例中，透過圖案化罩幕離子佈植磊晶層112形成源極區122、汲極區124、及塊體區126。

在一些實施例中，塊體區126具有第二導電類型，其摻質濃度高於本體區116的第二導電類型摻值濃度。源極區122和汲極區124均具有第一導電類型，且其摻質濃度均高於飄移區118的第一導電類型摻值濃度。

接著，如第8圖所示，形成層間介電層(interlayer dielectric layer，ILD)128覆蓋半導體層112。層間介電層128可包括一或多種單層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適用的介電材料。低介電常數介電材料可包括但不限於氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。層間介電層128可使用化學氣相沉積(chemical vapor deposition，CVD)(例如高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)、低 壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、或電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD))、旋轉塗佈(spin-on coating)、其他適合技術、或上述之組合形成。

根據一些實施例，如第8圖所示，形成內連結構。內連結構包括位於層間介電層128上的源極電極132及汲極電極134，與通過層間介電層128的接觸插塞130。接觸插塞包括至少三個獨立接觸插塞130a、130b、及130c。在一些實施例中，源極電極132分別以接觸插塞130a及130b電性連接源極區122及塊體區126，且汲極電極134以接觸插塞130c電性連接汲極區124。

在一些實施例中，可使用微影製程(例如覆蓋光阻、軟烤(soft baking)、曝光、曝光後烘烤、顯影、其他合適的技術、或上述之組合)及蝕刻製程(例如濕蝕刻製程、乾蝕刻製程、其他合適的技術、或上述之組合)、其他合適的技術、或上述之組合在層間介電層128中形成接點開口(未繪示)。之後，在開口中填入導電材料以形成接觸插塞130。在一些實施例中，接觸插塞130的導電材料包括金屬材料(例如鎢、鋁、或銅)、金屬合金、多晶矽、其他合適的材料、或上述之組合。接觸插塞130可使用物理氣相沉積製程(例如蒸鍍法或濺鍍法)、電鍍法、原子層沉積製程、其他合適的製程、或上述之組合沉積導電材料，並選擇性地進行化學機械研磨或回蝕製程以去除多餘的導電材料，而形成接觸插塞130。

在一些實施例中，填充接觸插塞130的導電材料之 前，可於開口的側壁及底部形成阻障層(barrier layer)(圖未示)，以防止接觸插塞130的導電材料擴散至層間介電層128。阻障層亦可作為附著層或膠層。阻障層的材料可為氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、其他合適的材料、或上述之組合。可使用物理氣相沉積製程(例如蒸鍍法或濺鍍法)、原子層沉積製程、電鍍製程、其他合適的製程、或上述之組合沉積阻障層材料以形成阻障層。

在一些實施例中，形成源極電極132及汲極電極134於層間介電層128之上。在一些實施例中，源極電極132及汲極電極134可包括Cu,W,Ag,Sn,Ni,Co,Cr,Ti,Pb,Au,Bi,Sb,Zn,Zr,Mg,In,Te,Ga、其他合適的金屬材料、上述的合金、或上述之組合。在一些實施例中，源極電極132及汲極電極134可包括TiN/AlCu/TiN的堆疊結構。在一些實施例中，在層間介電層128上以物理氣相沉積製程(例如蒸鍍法或濺鍍法)、電鍍法、原子層沉積製程、其他適合的製程、或上述之組合形成毯覆(blanket)金屬層(未繪示)。接著，以圖案化製程圖案化毯覆金屬層以形成源極電極132及汲極電極134。在一些實施例中，圖案化製程包括微影製程(例如覆蓋光阻、軟烤(soft baking)、曝光、曝光後烘烤、顯影、其他合適的技術、或上述之組合)、蝕刻製程(例如濕蝕刻製程、乾蝕刻製程、其他合適的技術、或上述之組合)、其他合適的技術、或上述之組合。

在一些實施例中，分別形成接觸插塞130、源極電極132、及汲極電極134。在另一些實施例中，以雙鑲嵌製程(dual damascene process)一起形成接觸插塞130、源極電極132、及汲 極電極134。

如第8圖所示，所得的半導體結構100包括形成於絕緣層覆半導體基板107上的元件，例如橫向擴散金屬氧化物半導體。由於第一埋藏層108及分開的第二埋藏層110中的電荷可屏蔽背側偏壓所造成的電場，利用第一埋藏層108及第二埋藏層110可消除背側偏壓效應。分開的第二埋藏層110a及110b可幫助降低第二埋藏層110的整體第二導電類型摻質濃度，並可幫助在消除背側偏壓效應時維持崩潰電壓。僅透過一張額外的罩幕，分開的埋藏層提供更多的製程彈性，因此，可以簡單且經濟的方式改善崩潰電壓。

如第8圖所示，由於崩潰(breakdown)最容易發生於閘極結構120下方，第二埋藏層110a及110b在閘極結構120下方彼此分隔，以降低第二埋藏層110在閘極結構120下方的摻質濃度。

值得注意的是，雖然第1圖至第8圖中的半導體結構100為絕緣層覆半導體基板上的橫向擴散金屬氧化物半導體元件，本發明實施例並不以此為限。在一些實施例中，半導體結構100可包括元件例如雙擴散金屬氧化物半導體(double diffused metal oxide semiconductors，DDMOS)、延伸擴散金屬氧化物半導體(extended-diffused metal oxide semiconductors，EDMOS)、其他合適的元件、或上述之組合。此外，基板可包括塊體基板例如元件半導體基板、化合物半導體基板、合金半導體基板、其他合適的基板、或上述之組合。

第9圖係根據一些其他實施例繪示出半導體結構 200的剖面示意圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例不同之處在於，如第9圖所示，第一埋藏層208包括彼此分隔的至少兩部分208a及208b。

在一些實施例中，可以離子佈植製程形成第一埋藏層208，其罩幕與第二埋藏層110之離子佈植製程所使用的相同。因此，分隔的第一埋藏層208a及208b及分隔的第二埋藏層110a及110b垂直對齊。

如第9圖所示，半導體結構200包括形成於絕緣層覆半導體基板107上的元件，例如橫向擴散金屬氧化物半導體。由於分開的第一埋藏層208及分開的第二埋藏層110中的電荷可屏蔽背側偏壓所造成的電場，利用第一埋藏層208及第二埋藏層110可消除背側偏壓效應。相較於第8圖所繪示的實施例，分開的第一埋藏層208a及208b與第二埋藏層110a及110b可進一步降低整體摻質濃度，其可幫助在消除背側偏壓效應時維持崩潰電壓。由於以相同罩幕形成第一埋藏層208及第二埋藏層110，僅透過一張額外的罩幕，可具更多製程彈性。

第10圖係根據另一些其他實施例繪示出半導體結構300的剖面示意圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例不同之處在於，如第10圖所示，第二埋藏層110包括彼此分隔的至少三部分110a、110b、及110c。可透過具有露出待佈植區域開口的圖案化罩幕(未繪示)，例如圖案化的光阻或圖案化的硬罩幕，佈植以形成第二埋藏層110。因此，形成了分 隔的第二埋藏層110a、110b、及110c。

如第10圖所示，半導體結構300包括形成於絕緣層覆半導體基板107上的元件，例如橫向擴散金屬氧化物半導體。由於第一埋藏層108及分開的第二埋藏層110中的電荷可屏蔽背側偏壓所造成的電場，利用第一埋藏層108及第二埋藏層110可消除背側偏壓效應。相較於第8圖所繪示的實施例，分開的第二埋藏層110a、110b、及110c可幫助更降低第二埋藏層110的整體第二導電類型摻質濃度，其可幫助在消除背側偏壓效應時維持崩潰電壓。僅透過一張額外的罩幕，分隔的埋藏層提供更多的製程彈性。不同數目的分隔第二埋藏層110亦可提供更多彈性以改善崩潰電壓及背側偏壓效應。

值得注意的是，在第10圖中，存在三個分隔的第二埋藏層110a、110b、及110c。然而，本發明並不以此為限，視製程需求，可於半導體層106中形成多於三個分隔的第二埋藏層。

如上所述，在本發明實施例中，分隔的埋藏層位於基板之中。當施加背側偏壓於背側時，埋藏層可幫助消除背側偏壓效應。利用分隔的埋藏層，可降低整體摻質濃度，當消除背側偏壓效應時，可維持崩潰電壓。僅需一張額外的光罩形成分隔的埋藏層，因此生產成本及時間不會受到太大的影響。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本 發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

100‧‧‧半導體結構

102‧‧‧基板

104‧‧‧絕緣層

106‧‧‧半導體層

107‧‧‧絕緣層覆半導體基板

108‧‧‧第一埋藏層

110、110a、110b‧‧‧第二埋藏層

112‧‧‧磊晶層

114‧‧‧隔離部件

116‧‧‧本體區

118‧‧‧飄移區

120‧‧‧閘極結構

122‧‧‧源極區

124‧‧‧汲極區

126‧‧‧塊體區

128‧‧‧層間介電層

130、130a、130b、130c‧‧‧接觸插塞

132‧‧‧源極電極

134‧‧‧汲極電極

Claims (18)

1. 一種半導體結構，包括：一絕緣層，位於一基板之上；一半導體層，位於該絕緣層之上，包括：一第一埋藏層，具有一第一導電類型；以及一第二埋藏層，位於該第一埋藏層之上並與該第一埋藏層彼此分隔，該第二埋藏層具有與該第一導電類型相反之一第二導電類型；其中該第二埋藏層具有至少二部分彼此分隔；以及一磊晶層，位於該半導體層之上。
2. 如申請專利範圍第1項所述之半導體結構，更包括：一本體區(body region)，位於該磊晶層中，具有該第二導電類型；一飄移區(drift region)，位於該磊晶層中，鄰近於該本體區，具有該第一導電類型；一汲極區，位於該飄移區中，具有該第一導電類型；一源極區，位於該本體區中，具有該第一導電類型；一隔離部件，位於該飄移區上，介於該源極區及該汲極區之間；以及一閘極結構，位於該磊晶層上，且部分覆蓋該本體區及該飄移區。
3. 如申請專利範圍第2項所述之半導體結構，其中該第二埋藏層具有至少兩部分在該閘極結構之下彼此分隔。
4. 如申請專利範圍第2項所述之半導體結構，更包括： 一塊體區(bulk region)，位於該本體區中，且鄰近於該源極區，具有該第二導電類型。
5. 如申請專利範圍第1項所述之半導體結構，其中該第二埋藏層具有至少三部分彼此分隔。
6. 如申請專利範圍第1項所述之半導體結構，其中該第一埋藏層具有至少兩部分彼此分隔。
7. 如申請專利範圍第6項所述之半導體結構，其中該第一埋藏層及該第二埋藏層彼此垂直對齊。
8. 如申請專利範圍第1項所述之半導體結構，其中該半導體層之厚度介於1μm至15μm，及該絕緣層之厚度介於0.3μm至5μm。
9. 如申請專利範圍第1項所述之半導體結構，其中該磊晶層之厚度介於2μm至15μm。
10. 一種半導體結構的形成方法，包括：形成一絕緣層於一基板上；形成一半導體層於該絕緣層上；形成一第一埋藏層於該半導體層中，其中該第一埋藏層具有一第一導電類型；形成一第二埋藏層於該半導體層中且於該第一埋藏層之上，其中該第二埋藏層與該第一埋藏層彼此分隔並具有與該第一導電類型相反的一第二導電類型，且該第二埋藏層具有至少二部分彼此分隔；以及形成一磊晶層於該半導體層之上。
11. 如申請專利範圍第10項所述之半導體結構的形成方法，更 包括：形成一本體區於該磊晶層中，其中該本體區具有該第二導電類型；形成一飄移區於鄰近該本體區的該磊晶層中，其中該飄移區具有該第一導電類型；形成一汲極區於該飄移區中，其中該汲極區具有該第一導電類型；形成一源極區於該本體區中，其中該源極區具有該第一導電類型；形成一隔離部件於該源極區及該汲極區之間的該飄移區上；以及形成一閘極結構於該磊晶層上，且部分覆蓋該本體區及該飄移區。
12. 如申請專利範圍第11項所述之半導體結構的形成方法，其中該第二埋藏層具有至少兩部分在該閘極結構之下彼此分隔。
13. 如申請專利範圍第11項所述之半導體結構的形成方法，更包括：形成一塊體區於該本體區中，且鄰近於該源極區，其中該塊體區具有該第二導電類型。
14. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該第二埋藏層具有至少三部分彼此分隔。
15. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該第一埋藏層具有至少兩部分彼此分隔。
16. 如申請專利範圍第15項所述之半導體結構的形成方法，其中以一單一罩幕形成該第一埋藏層與該第二埋藏層。
17. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該半導體層之總厚度介於1μm至15μm，及該絕緣層之厚度介於0.3μm至5μm。
18. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該磊晶層之厚度介於2μm至15μm。

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