CN111146284B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法，该半导体装置包含，设置于半导体衬底之上的外延层、设置于外延层中且邻近于外延层上表面的漂移区、设置于外延层之上的栅极结构、设置于漂移区之外的外延层中的源极区、以及设置于漂移区中的漏极区。外延层和漂移区具有第一导电类型。此半导体装置还包含多个掺杂区对，这些掺杂区对设置于漂移区中且在从源极区朝向漏极区的方向上排列。每一对掺杂区对包含具有第二导电类型的第一掺杂区、以及设置于第一掺杂区之上的第二掺杂区。第二掺杂区具有第二导电类型，第二导电类型与第一导电类型相反。本发明可以提供一种具有低导通电阻却不具有击穿电压相关缺陷的改良的半导体装置及其制造方法。

Description

半导体装置及其制造方法
技术领域
本发明是有关于半导体装置，且特别是有关于具有高击穿电压及低导通电阻的半导体装置及其制造方法。
背景技术
横向扩散金属氧化物半导体(laterally diffused metal-oxide-semiconductor，LDMOS)装置广泛地使用于各种应用中。导通电阻(On-resistance)为影响横向扩散金属氧化物半导体装置的耗电量的重要因素，其电阻值直接正比于装置的耗电量。由于对省电及电子装置性能需求的增加，制造商不断地寻求降低横向扩散金属氧化物半导体装置的漏电及导通电阻的方法。然而，导通电阻的降低直接影响到高关闭状态击穿电压(high off-state breakdown voltage)。详细而言，导通电阻的降低会导致高关闭状态击穿电压实质地降低。因此，当传统的横向扩散金属氧化物半导体装置提供高关闭状态击穿电压时，其无法提供低导通电阻。
横向扩散金属氧化物半导体装置包括漂移区及基体(body)区。当漂移区的掺杂浓度提高时，传统横向扩散金属氧化物半导体装置的导通电阻会降低。然而，漂移区掺杂浓度的提高亦导致横向扩散金属氧化物半导体装置的高关闭状态击穿电压降低。
因此，业界亟须一种具有低导通电阻却不具有击穿电压相关缺陷的改良的半导体装置及其制造方法。
发明内容
本发明的一些实施例提供半导体装置，此半导体装置包含设置于半导体衬底之上的外延层、设置于外延层中且邻近于外延层上表面的漂移区、设置于外延层之上的栅极结构、设置于漂移区之外的外延层中的源极区、以及设置于漂移区中的漏极区。外延层具有第一导电类型。漂移区具有第一导电类型。栅极结构部分覆盖漂移区。此半导体装置还包含多个掺杂区对，这些掺杂区对设置于漂移区中且在从源极区朝向漏极区的方向上排列。每一对掺杂区对包含具有第二导电类型的第一掺杂区、以及设置于第一掺杂区之上的第二掺杂区。第二掺杂区具有第二导电类型，第二导电类型与第一导电类型相反。
本发明的一些实施例提供半导体装置的制造方法，此方法包含形成外延层于半导体衬底之上；形成多个掺杂区对于外延层中；形成漂移区于外延层中且邻近外延层的上表面，其中这些掺杂区对位于漂移区中；形成栅极结构于外延层之上；形成源极区于漂移区之外的外延层中；以及形成漏极区于漂移区中。外延层具有第一导电类型。栅极结构部分覆盖漂移区。漂移区具有第一导电类型。这些掺杂区对在从漏极区朝向源极区的方向上排列。每一对掺杂区对包含具有第二导电类型的第一掺杂区、以及形成于第一掺杂区之上的第二掺杂区。第二掺杂区具有第一导电类型。第一导电类型与第二导电类型相反。
为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。
附图说明
通过以下详细描述和范例配合所附图式，可以更加理解本发明实施例。为了使图式清楚显示，图式中各个不同的元件可能未依照比例绘制，其中：
图1至图8是根据本发明的一些实施例，显示形成半导体装置在各个不同中间阶段的剖面示意图。
附图标号：
100～半导体装置；
102～衬底(substrate)；
104～绝缘层；
106～半导体层；
108～绝缘体上覆硅衬底；
110～第一埋置(buried)层；
112～第二埋置层；
114～外延层；
116～图案化遮罩层；
117～开口；
118～第一掺杂区；
120～第二掺杂区；
122～掺杂区对；
124～隔离结构；
126～漂移区；
128～基体区；
130～栅极结构；
132～源极区；
134～基极(bulk)区；
136～漏极区；
138～层间介电层；
140、140a、140b、140c～接触插塞；
142～源极电极；
144～漏极电极；
D1、D2～深度；
S～间距；
W～宽度。
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同部件。各组件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一组件形成在第二组件之上，可能包含第一和第二组件直接接触的实施例，也可能包含额外的组件形成在第一和第二组件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复元件符号及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
尽管一些实施例是以特定的步骤顺序进行讨论，但这些步骤可以其他合乎逻辑的方式来进行。在不同实施例中，在本发明所描述的阶段前、中、后可以提供额外的步骤。可针对不同实施例将所述的一些阶段取代或删除。额外的部件可以加入本发明实施例的半导体装置中。可取代或删除以下所述的一些部件。
本发明实施例提供半导体装置，此半导体装置包含设置于漂移区中的多个掺杂区对，每一对掺杂区对具有第一掺杂区和设置于第一掺杂区之上的第二掺杂区。第一掺杂区具有与漂移区相反的导电类型，而第二掺杂区具有与漂移区相同的导电类型。这些掺杂区对在从漏极区朝向源极区的方向上排列。因此，这些掺杂区在降低半导体装置的导通电阻的同时，维持半导体装置的击穿电压。
图1至图8是根据本发明的一些实施例，显示形成图8所示的半导体装置100在各个不同工艺阶段的剖面示意图。请参考图1，提供绝缘体上覆硅(semiconductor-on-insulator，SOI)衬底108。绝缘体上覆硅衬底108包含形成于衬底102之上的绝缘层104、以及形成于绝缘层104之上的半导体层106。
在一些实施例中，衬底102可以是例如硅(Si)基底的半导体基底。此外，此半导体基底也可包含其他元素半导体，例如锗(Ge)；化合物半导体，例如GaN、SiC、GaAs、GaP、InP、InAs及/或InSb；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或前述的组合。在一些实施例中，衬底102具有第一导电类型。举例而言，第一导电类型是N型，并且衬底102可以是掺杂磷或掺杂砷的衬底。在其他一些实施例中，衬底102具有与第一导电类型相反的第二导电类型。举例而言，第二导电类型是P型，并且基底102可以是掺杂硼的基底。尽管在一些实施例中，第一掺杂类型是N型-而第二导电类型是P型，但本发明实施例不限于此。在一些实施例中，绝缘层104可以是埋置氧化(buried oxide，BOX)层。在一实施例中，基底102具有第二导电类型，并且半导体层106具有第一导电类型。
在一些实施例中，可通过植氧分离(separation by implantation of oxygen，SIMOX)技术、晶圆接合工艺(wafer bonding process)、外延层转移工艺(epitaxial layertransfer process)、其他适合的工艺、或前述的组合，形成绝缘体上覆硅基底108。在一些实施例中，半导体层106的厚度范围在约1微米(μm)至约15微米，并且绝缘层104的厚度范围在约0.3微米至约5微米。
请参考图2，形成第一埋置(buried)层110于半导体层106中且邻近半导体层106的底面。形成第二埋置层112于半导体层106中的第一埋置层110之上，且邻近半导体层106的上表面。在一些实施例中，第一埋置层110具有第一导电类型。第一导电类型可以是P型掺杂物，例如硼(B)、镓(Ga)、铝(Al)、铟(In)、BF3+离子、或前述的组合。第二埋置层112具有与第一导电类型相反的第二导电类型。第二导电类型可以是N型掺杂物，例如磷(P)、砷(As)、氮(N)、锑(Sb)离子、或前述的组合。第一埋置层110和第二埋置层112的掺杂浓度可以是在任何范围，可最佳化此范围以降低背侧偏压效应。如果掺杂浓度太高，则可能恶化击穿电压。
请参考图3，形成外延层114于绝缘体上覆硅衬底108之上。在一些实施例中，外延层114可由硅(Si)形成。在一些实施例中，外延层114具有第一导电类型，例如P型。可通过任何适当工艺形成外延层114于半导体层106之上，例如分子束外延技术(molecular-beamepitaxy，MBE)、金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、氢化物气相外延技术(hydride vapor phase epitaxy，HVPE)、或前述的组合。外延层114的厚度范围可在约2微米至约15微米。
请参考图4，形成多个掺杂区对122于外延层114中，这些掺杂区对122所排列的方向是从预定形成的漏极区136(显示于图8)朝向预定形成的源极区132(显示于图8)。这些掺杂区对122的每一对包含一个第一掺杂区118和位于第一掺杂区118之上的一个第二掺杂区120。每一对掺杂区对122的第一掺杂区118和第二掺杂区120彼此垂直对齐。在一些实施例中，每一对掺杂区对122的第一掺杂区118和第二掺杂区120可具有大致相同的宽度W，宽度W的范围在约0.05微米至约5微米。这些掺杂区对122彼此隔开。在一些实施例中，这些掺杂区对可的等距间隔。举例而言，任何两个相邻的掺杂区对122的间距S可以大致相同，并且其范围可在约0.05微米至约5微米。在其他一些实施例中，这些掺杂区对122可以不等距间隔。举例而言，这些掺杂区对122可以从一端至另一端渐增地间隔。这些掺杂区对122的第一掺杂区118大致上位于相同的深度D1。这些掺杂区对122的第二掺杂区120大致上位于相同的深度D2。
如本文中所使用，“约”、“大约”、“大致上”的用语通常意味着在给定数值或范围的20％之内，较佳地是在10％之内，并且更好地是在5％、3％或2％、或1％、或0.5％之内。值得注意的是，本文中的数量是大致上的数量，这意味着其中隐含着“约”、“大约”、“大致上”的意思，即使没有特别提到“约”、“大约”、“大致上”的用语。
在一些实施例中，第一掺杂区118具有第二导电类型，例如N型，而第二掺杂区120具有第一导电类型，例如P型。在一些实施例中，这些掺杂区对122的第一掺杂区118的掺杂浓度可以是大致相同的。在一些实施例中，这些掺杂区对122的第二掺杂区120的掺杂浓度可以是大致相同的。第二掺杂区120具有与外延层114相同的导电类型。第一掺杂区118的掺杂浓度可以大于、小于、或等于外延层114的掺杂浓度。第一掺杂区118具有与外延层114相反的导电类型。
在一些实施例中，形成这些掺杂区对122的工艺可包含形成具有多个开口117的图案化遮罩层116(例如，光阻及/或硬遮罩)于外延层114的上表面之上，通过离子注入工艺通过图案化遮罩层116的这些开口117形成多个第一掺杂区118，以及通过另一道离子注入工艺通过图案化遮罩层116的这些开口117形成多个第二掺杂区120。由于这些第一掺杂区118和这些第二掺杂区120是通过相同的图案化遮罩层116形成，所以每一对掺杂区对122的第一掺杂区118和第二掺杂区120彼此垂直对齐，并且具有大致相同的宽度W。尽管图4显示每一对掺杂区对122的第一掺杂区118与第二掺杂区120彼此接触，但每一对掺杂区120的第一掺杂区118与第二掺杂区120可彼此垂直隔开。
请参考图5，形成隔离结构124埋入外延层114中且邻近外延层114的上表面。如图5所示，隔离结构124延伸于这些掺杂区对122之上，且含盖所有的掺杂区对122。这些掺杂区对122邻近隔离结构124的底面。在一些实施例中，一对掺杂区对122可延伸超出隔离结构124的一边缘。在一些实施例中，隔离结构124可以是场氧化物(field oxide，FOX)。在一些实施例中，隔离结构124可以是局部硅氧化物(local oxide of silicon，LOCOS)或浅沟槽隔离(shallow trench isolation，STI)结构。隔离结构124可以由氧化硅、氮化硅、氮氧化硅、其他适当介电材料、或前述的组合形成。
请参考图6，形成基体(body)区128和漂移(drift)区126于外延层114中且邻近外延层114的上表面。在一些实施例中，形成基体区128和漂移区126以彼此抵接。这些掺杂区对122完全地排列于漂移区126中，并且可不延伸至基体区128中。基体区128具有第二导电类型，例如N型，并且漂移区126具有第一导电类型，例如P型。基体区128和漂移区126的掺杂浓度可高于半导体层112的掺杂浓度。第二掺杂区120具有与漂移区126相同的导电类型。第一掺杂区118的掺杂浓度可大于、小于、或等于漂移区126的掺杂浓度。因此，其中有形成第一掺杂区118的漂移区126的一些区域的整体浓度大于其中未形成第一掺杂区118的漂移区126的一些区域的整体浓度。
在一些实施例中，可通过离子注入工艺通过独立的图案化遮罩来形成基体区128和漂移区126。在一些实施例中，漂移区126可通过一道离子注入工艺形成。在其他一些实施例中，漂移区126可通过多道离子注入工艺形成。在形成漂移区126的离子注入工艺期间，掺杂物可通过隔离部件124，并且可形成漂移区126于隔离部件124下方。
请参考图7，形成栅极结构130于外延层114之上，并且部分覆盖基体区128和漂移区126。栅极结构130延伸于隔离结构124上并且部分覆盖隔离结构124。在一些实施例中，栅极结构130可包含栅极介电层(未显示)和设置于栅极介电层上的栅极电极层(未显示)。在一些实施例中，栅极介电层可包含氧化硅、氮化硅、或氮氧化硅。可通过适当氧化工艺(例如，干式氧化工艺或湿式氧化工艺)、沉积工艺(例如，化学气相沉积工艺(CVD))、其他适当工艺、或前述的组合，成长栅极介电层。在一些实施例中，在形成栅极电极层之前，可通过热氧化工艺于含氧环境或含氮环境(例如，NO或N2O)热成长栅极介电层，以形成栅极介电层。或是栅极介电层可包含高介电常数(high-k，例如介电常数大于3.9)介电层，例如氧化铪(HfO2)。或是高介电常数介电层可包含其他高介电常数介电质，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、BaTiO3、SrTiO3、Al2O3、其他适当的高介电常数介电材料、或前述的组合。可通过热氧化、沉积工艺(例如，化学气相沉积(CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、或物理气相沉积(physical vapor deposition，PVD)工艺)、其他适当工艺、或前述的组合，形成高介电常数介电层。
在一些实施例中，形成栅极电极层于栅极介电层上。栅极电极层可以是导电材料，例如多晶硅(polysilicon)或金属(例如，钨(W)、钛(Ti)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、铂(Pt)、类似金属、或前述的组合)。栅极电极层的形成可通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合来形成电极材料。接着，通过光刻工艺和刻蚀工艺将电极材料图案化，以形成栅极电极层。
接着，形成源极区132、漏极区136、和基极(bulk)区134于外延层114中且邻近外延层114的上表面。形成源极区132于基体区128中，并且形成基极区134邻近基体区128中的源极区132。源极区132和基极区134设置于漂移区126之外，并且相对于基极区134，源极区132更靠近漂移区126设置。形成漏极区136于漂移区126中。源极区132和漏极区136具有第一导电类型，例如P型，并且基极区134具有第二导电类型，例如N型。在一些实施例中，可通过离子注入工艺形成源极区132、漏极区136、和基极区134。
请参考图8，形成层间介电(interlayer dielectric，ILD)层138于外延层114之上，且覆盖栅极结构130和隔离结构124。层间介电层138可包含一或多的单层或多层介电层，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数(low-k)介电材料、及/或其他适当介电材料。低介电常数(low-k)介电材料可以包含氟化硅酸盐玻璃(fluorinated silica glass，FSG)、氢硅倍半氧烷(hydrogensilsesquioxane，HSQ)、掺杂碳的氧化硅、非晶氟化碳、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、或聚酰亚胺(polyimide)，但不限于此。可通过化学气相沉积(CVD)，例如，高密度电浆化学气相沉积(high-density plasma CVD，HDPCVD)工艺、常压化学气相沉积(atmospheric pressure chemical vapor deposition，APCVD)工艺、低压化学气相沉积(low-pressure CVD，LPCVD)工艺、或等离子增强型化学气相沉积(plasmaenhanced CVD，PECVD)工艺；旋转涂布工艺；其他适当工艺；或前述的组合，形成层间介电层138。
接着，形成内连线结构。内连线结构包含源极电极142和漏极电极144、以及接触插塞(contact plug)140，源极电极142和漏极电极144设置于层间介电层138之上，接触插塞140穿过层间介电层138且落在源极区132、基极区134和漏极区136上。接触插塞140包含至少三个独立的接触插塞140a、140b和140c。在一些实施例中，源极电极142分别通过接触插塞140a和140b与源极区132和基极区134电性连接，而漏极电极144通过接触插塞140c与漏极区136电性连接。
在一些实施例中，可通过光刻工艺(包含例如光阻涂布、软烘烤、曝光、曝光后烘烤、显影等)、刻蚀工艺(例如，湿式刻蚀工艺、干式刻蚀工艺、其他适当技术、或前述的组合)、其他适当技术、或前述的组合，形成接触开口(未显示)于层间介电层138中。之后，填充导电材料于接触开口中以形成接触插塞140。在一些实施例中，接触插塞140的导电材料包含金属材料(例如，钨(W)、铝(Al)、或铜(Cu))、金属合金、多晶硅、其他适当导电材料、或前述的组合。接触插塞140的形成可通过物理气相沉积(PVD)(例如，蒸发(evaporation)或溅射(sputtering))、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合沉积导电材料，然后可选择地(optionally)执行化学机械研磨(chemical mechanicalpolishing，CMP)工艺或回刻蚀工艺，以移除过量的导电材料来形成接触插塞140。
在一些实施例中，在填充接触插塞140的导电材料(未显示)之前，可形成阻障(barrier)层于接触开口的侧壁上，以防止接触插塞140的导电材料扩散至层间介电层138中。阻障层也可做为黏着(adhesive)或胶黏(glue)层。阻障层的材料可以是氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、其他适当材料、或前述的组合。可通过物理气相沉积(PVD)(例如，蒸发或溅射)、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合，沉积阻障层材料来形成阻障层。
在一些实施例中，形成源极电极142和漏极电极144于层间介电层138之上。在一些实施例中，源极电极142和漏极电极144可包含铜(Cu)、钨(W)、银(Ag)、锡(Sn)、镍(Ni)、钴(Co)、铬(Cr)、钛(Ti)、铅(Pb)、金(Au)、铋(Bi)、锑(Sb)、锌(Zn)、锆(Zr)、镁(Mg)、铟(In)、碲(Te)、镓(Ga)、其他适当金属材料、前述的合金、或前述的组合。在一些实施例中，源极电极142和漏极电极144可包含TiN/AlCu/TiN的堆迭结构。在一些实施例中，通过物理气相沉积(PVD)(例如，蒸发或溅射)、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合，形成毯覆(blanket)金属层(未显示)于层间介电层138之上。之后，通过图案化工艺将毯覆金属层图案化，以形成源极电极142和漏极电极144。在一些实施例中，图案化工艺可包含光刻工艺(包含例如光阻涂布、软烘烤、曝光、曝光后烘烤、显影等)、刻蚀工艺(例如，湿式刻蚀工艺、干式刻蚀工艺、其他适当技术、或前述的组合)、其他适当技术、或前述的组合。
在一些实施例中，可以分开形成接触插塞140、源极电极142、和漏极电极144。在其他一些实施例中，可通过双镶嵌(dual damascene)工艺同时形成接触插塞140、源极电极142、和漏极电极144。
在形成内连线结构之后，制得半导体装置100。半导体装置100是横向扩散金属氧化物半导体(laterally diffused metal-oxide-semiconductor，LDMOS)装置。在本发明实施例中，半导体装置100包含绝缘体上覆硅衬底108、外延层114、和漂移区126。绝缘体上覆硅衬底108包含半导体衬底102、设置于半导体衬底102之上的绝缘层104、以及设置于绝缘层104之上的半导体层106。外延层114设置于绝缘体上覆硅衬底108之上。漂移区126设置于外延层114中且邻近外延层114的上表面。外延层114和漂移区126具有第一导电类型。半导体装置100还包含栅极结构130、源极区132、和漏极区136。栅极结构130设置于外延层114之上且部分覆盖漂移区126。源极区132设置于漂移区126之外的外延层114中。漏极区136设置于漂移区126中。半导体装置100还包含多个掺杂区对122，这些掺杂区对122排列于从漏极区136朝向源极区132的方向上。这些掺杂区对122的每一对具有第一掺杂区118、和设置于第一掺杂区118之上的第二掺杂区120。第一掺杂区118具有与第一导电类型相反的第二导电类型，并且第二掺杂区120具有第一导电类型。
本揭露的实施例提供至少以下几个优点优于传统横向扩散金属氧化物半导体装置。首先，具有与漂移区126的相同导电类型的这些第二掺杂区120，其设置于漂移区126中且邻近隔离结构124的底面，这提供从源极区132流至漏极区136的电流有较短的路径，而致使半导体装置100的导通电阻(Ron)降低。这些第二掺杂区120设置于相同深度上，使得电流路径能更短，致使半导体装置100有更低的导通电阻(Ron)。再者，因为这些第一掺杂区118具有与漂移区126的相反的导电类型，这些第一掺杂区118与漂移区126一起产生具有较大面积的空乏区。因此，这些掺杂区对122可以在降低半导体装置100的导通电阻的同时，维持半导体装置100的击穿电压。
以上概述多个实施例，以便在本发明所属技术领域中技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (18)

1.一种半导体装置，其特征在于，包括：
一绝缘层，设置于一半导体基底之上；
一半导体层，设置于所述绝缘层之上，所述半导体层具有一第一导电类型；
一外延层，设置于所述半导体层之上，其中所述外延层具有所述第一导电类型；
一漂移区，设置于所述外延层中且邻近所述外延层的上表面，其中所述漂移区具有所述第一导电类型；
一栅极结构，设置于所述外延层之上，其中所述栅极结构部分覆盖所述漂移区；
一源极区，设置于所述漂移区之外的所述外延层中；
一漏极区，设置于所述漂移区中；以及
多个掺杂区对，设置于所述漂移区中且在从所述漏极区朝向所述源极区的一方向上排列，其中所述多个掺杂区对的每一对包括：
一第一掺杂区，具有与所述第一导电类型相反的一第二导电类型；以及
一第二掺杂区，设置于所述第一掺杂区之上，其中所述第二掺杂区具有所述第一导电类型，且所述多个掺杂区对的所述多个第二掺杂区位于相同的深度。
2.如权利要求1所述的半导体装置，其特征在于，所述多个掺杂区对彼此之间被所述漂移区隔开。
3.如权利要求1所述的半导体装置，其特征在于，所述多个掺杂区对等距间隔。
4.如权利要求1所述的半导体装置，其特征在于，所述多个掺杂区对的所述多个第一掺杂区位于相同的深度。
5.如权利要求1所述的半导体装置，其特征在于，所述多个掺杂区对的每一对的所述第一掺杂区和所述第二掺杂区彼此垂直对齐。
6.如权利要求1所述的半导体装置，其特征在于，所述源极区和所述漏极区具有所述第一导电类型。
7.如权利要求1所述的半导体装置，其特征在于，还包括：
一基体区，设置于所述外延层中且邻近所述漂移区，其中所述基体区具有所述第二导电类型，并且所述源极区设置于所述基体区中；以及
一基极区，设置于所述基体区中且邻近所述源极区，其中所述基极区具有所述第二导电类型；
其中所述栅极结构部分覆盖所述基体区。
8.如权利要求1所述的半导体装置，其特征在于，还包括：
一隔离结构，设置于所述漂移区上，其中所述栅极结构部分覆盖所述隔离结构。
9.如权利要求8所述的半导体装置，其特征在于，所述多个掺杂区对设置于所述隔离结构下方。
10.如权利要求1所述的半导体装置，其特征在于，还包括：
一第一埋置层，设置于所述半导体层中，其中所述第一埋置层具有所述第一导电类型；以及
一第二埋置层，设置于所述半导体层中的所述第一埋置层之上，其中所述第二埋置层具有所述第二导电类型。
11.一种半导体装置的制造方法，其特征在于，包括：
形成一绝缘层于一半导体基底之上；
形成一半导体层于所述绝缘层之上，其中所述半导体层具有一第一导电类型；
形成一外延层于所述半导体层之上，其中所述外延层具有所述第一导电类型；
形成多个掺杂区对于所述外延层中，其中所述多个掺杂区对的每一对包括：
一第一掺杂区，具有与所述第一导电类型相反的一第二导电类型；以及
一第二掺杂区，形成于所述第一掺杂区之上，其中所述第二掺杂区具有所述第一导电类型，且所述多个掺杂区对的所述多个第二掺杂区位于相同的深度；
形成一漂移区于所述外延层中且邻近所述外延层的上表面，其中所述漂移区具有所述第一导电类型，且所述多个掺杂区对位于所述漂移区中；
形成一栅极结构于所述外延层之上，其中所述栅极结构部分覆盖所述漂移区；
形成一源极区于所述漂移区之外的所述外延层中；以及
形成一漏极区于所述漂移区中，其中所述多个掺杂区对在从所述漏极区朝向所述源极区的一方向上排列。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，形成所述多个掺杂区对于所述外延层中的工艺包括：
通过注入通过一图案化遮罩层，形成多个所述第一掺杂区；以及
通过注入通过所述图案化遮罩层，形成多个所述第二掺杂区。
13.如权利要求11所述的半导体装置的制造方法，其特征在于，所述多个掺杂区对的每一对的所述第一掺杂区和所述第二掺杂区彼此垂直对齐。
14.如权利要求11所述的半导体装置的制造方法，其特征在于，所述多个掺杂区对彼此之间被所述漂移区隔开。
15.如权利要求11所述的半导体装置的制造方法，其特征在于，所述源极区和所述漏极区具有所述第一导电类型。
16.如权利要求11所述的半导体装置的制造方法，其特征在于，还包括：
形成一基体区于所述外延层中且邻近所述漂移区，其中所述基体区具有所述第二导电类型，并且形成所述源极区于所述基体区中；以及
形成一基极区于所述基体区中且邻近所述源极区，其中所述基极区具有所述第二导电类型；
其中所述栅极结构部分覆盖所述基体区。
17.如权利要求11所述的半导体装置的制造方法，其特征在于，还包括：
形成一隔离结构于所述漂移区上，其中所述栅极结构部分覆盖所述隔离结构。
18.如权利要求11所述的半导体装置的制造方法，其特征在于，还包括：
形成一第一埋置层于所述半导体层中，其中所述第一埋置层具有所述第一导电类型；以及
形成一第二埋置层于所述半导体层中的所述第一埋置层之上，其中所述第二埋置层具有所述第二导电类型。
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