CN106415837A - 半导体装置 - Google Patents

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Abstract

形成半导体装置1，所述半导体装置包含：SiC外延层28；多个晶体管单元18，形成于SiC外延层28，通过规定的控制电压接通/关断控制；栅极电极19，与在接通时形成沟道的晶体管单元18的沟道区域32相对；栅极金属44，为了与外部的电连接而露出到最外层表面，与栅极电极19在物理上分离，但是，电连接于栅极电极19；以及内置电阻21，被配置在栅极金属44的下方，由将栅极金属44和栅极电极19电连接的多晶硅构成。

Description

半导体装置
技术领域
本发明涉及SiC半导体装置。
背景技术
专利文献1公开了包含栅极焊盘、由多晶硅构成的栅极连结布线、以及形成在栅极连结布线上并且与栅极焊盘整体地连接的栅极金属布线的半导体装置。当对栅极焊盘施加电压时，经由栅极金属布线和栅极连结布线向形成在有源区域中的MOSFET供给功率。
现有技术文献
专利文献
专利文献1：日本特开2010-238885号公报。
发明内容
发明要解决的课题
在实用上，存在使用具有彼此并联连接的多个半导体装置（芯片）的模块的情况。在模块设置有总括起来电连接于各芯片的栅极的栅极端子。通过向该栅极端子提供控制电压，从而同时向各内置芯片的栅极施加电压来进行开关工作。
但是，在这样的模块中，存在在接通时容易产生噪声这样的课题。这是因为，关于栅极电阻，在多个芯片间存在偏差，在接通控制的初期，电流集中于栅极电阻相对低的芯片。此外，栅极电阻的偏差由于制造芯片时的加工精度（蚀刻尺寸等）的偏差而产生，因此，难以排除其。
另一方面，也可以将具有比各芯片内的栅极电阻大的电阻值的外置的栅极电阻相对于芯片一个一个地设置，但是，模块的构造变得复杂，产生难以装配这样的另外的课题。
因此，本发明的目的在于提供一种通过简单的构造即使并联连接多个半导体装置来同时使用也能够降低噪声的产生的半导体装置。
用于解决课题的方案
本发明的第一半导体装置包含：SiC半导体层；多个单元，形成于所述SiC半导体层，通过规定的控制电压接通/关断控制；控制电极，与在接通时形成沟道的所述单元的沟道区域相对；控制焊盘，为了与外部的电连接而露出到最外层表面，与所述控制电极在物理上分离，但是，电连接于所述控制电极；以及内置电阻，被配置在所述控制焊盘的下方，由将所述控制焊盘和所述控制电极电连接的多晶硅构成。
根据该结构，多晶体电阻（内置电阻）介于控制焊盘与单元之间。通过调节该内置电阻的电阻值，从而能够在合计了控制电极的电阻值和内置电阻的电阻值的电阻值（控制电阻）中使内置电阻的电阻值为主导。因此，即使在将在控制电阻的电阻值中存在偏差的多个半导体装置并联连接来使用的情况下，也使内置电阻的电阻值比该偏差大，由此，能够限制电流对控制电极的电阻值相对低的半导体装置的流入。其结果是，能够降低该使用时的噪声的产生。
而且，构成内置电阻的多晶硅为能够通过杂质的注入等简单地控制电阻值的材料，此外，关于其加工，也通过以往的半导体制造技术来确定。因此，也能够在本发明的内置电阻的导入时避免半导体装置自身和具备其的模块的构造变得复杂。
在本发明的一个实施方式中，所述控制焊盘以周围被空间所包围的方式独立地形成，
所述内置电阻经由层间膜被配置于所述控制焊盘的下方区域。
根据该结构，能够使用从控制焊盘的下方即外部通向多个单元的电流路径的入口部限制控制电流的流入。由此，能够防止冲击电流仅流向特定的单元。其结果是，能够降低在多个单元间的开关速度的偏差。
所述内置电阻被有选择地配置于所述控制焊盘的下方区域，在所述控制焊盘的下方区域之中未配置有所述内置电阻的第一区域中埋设有所述层间膜也可。
在该情况下，优选的是，还包含绝缘膜，所述绝缘膜被配置在所述内置电阻与所述SiC半导体层之间，在所述第一区域中，由所述绝缘膜的延长部构成的膜被配置在所述层间膜与所述SiC半导体层之间。
根据该结构，在未配置有内置电阻的第一区域中，能够使SiC半导体层与控制焊盘的距离（绝缘膜的膜厚）大，因此，能够降低它们之间的电容。
在本发明的一个实施方式中，在所述SiC半导体层中，在以夹着所述绝缘膜的方式与所述内置电阻相对的区域中有选择地形成有具有1×1019cm-3以下的浓度的杂质区域。
根据该结构，与内置电阻相对的杂质区域的浓度为1×1019cm-3以下，因此，能够良好地抑制绝缘膜的绝缘破坏。在该情况下，优选的是，SiC半导体层为n型SiC半导体层，该半导体层在以夹着绝缘膜的方式与内置电阻相对的区域中具有1×1019cm-3以下的p-型区域。p-型区域与n型区域相比难以蓄积载流子，因此，也能够降低以夹着绝缘膜的方式彼此相对的内置电阻与p-型区域之间的电容。
在本发明的一个实施方式中，在所述控制焊盘的表面有选择地形成有连接焊线的线区域，所述内置电阻在从所述SiC半导体层的法线方向观察的平面视中被有选择地配置于回避了所述线区域的区域。
根据该结构，能够抑制在焊线的接合时内置电阻由于超声波等的冲击而受到损坏或由于其而被破坏。
在该情况下，优选的是，所述内置电阻被配置在所述控制焊盘的周缘部的下方，所述线区域形成在被所述周缘部包围的所述控制焊盘的中央部。
在本发明的一个实施方式中，包含接触通路，所述接触通路贯通所述层间膜来将所述控制焊盘和所述内置电阻电连接。
根据该结构，通过沿着SiC半导体层的表面变更接触通路的位置的加工、变更通路的直径的加工等，在从外部通向多个单元的电流路径中，能够简单地调节内置电阻所贡献的电阻值。而且，这些加工只要在形成接触通路时使用配合了距离设计或通路直径设计的掩模即可，因此，也能够防止制造工序变得复杂。
在本发明的一个实施方式中，所述内置电阻以在从所述SiC半导体层的法线方向观察的平面视中彼此具有对称性的方式配置多个。
根据该结构，能够防止冲击电流仅流向特定的单元，因此，能够降低在多个单元间的开关速度的偏差。
关于所述控制电极，从提高SiC设备的阈值的理由出发，优选的是，由p型的多晶硅构成，具体地，优选的是，所述控制电极包含B（硼）来作为p型杂质。
含有B（硼）多晶硅相对于在Si半导体装置中通常使用的含有P（磷）多晶硅的比电阻值大。因此，含有硼多晶硅（内置电阻）即使在实现相同的电阻值的情况下也使用比含有磷多晶硅小的面积就可以。因此，能够使在SiC半导体层上的内置电阻的占有面积小，因此，能够谋求空间的有效利用。
所述内置电阻的电阻值为2Ω~40Ω也可。
合计了所述控制电极的电阻值和所述内置电阻的电阻值的电阻值为4Ω~50Ω也可。
在本发明的一个实施方式中，所述内置电阻的薄层电阻为10Ω/□以上。
在实用上，只要内置电阻的薄层电阻为10Ω/□以上，则即使不使内置电阻的面积变大，也能够简单地使内置电阻整体的电阻值比多个半导体装置间的电阻值的偏差大。其结果是，能够使SiC半导体层上的区域之中的为了内置电阻而成为牺牲的区域的面积小，因此，向其他的要素的布局的影响少就可以。
在本发明的一个实施方式中，在从所述SiC半导体层的法线方向观察的平面视中，所述内置电阻的大小为每一个200μm□以下。
在实用上，只要内置电阻的大小为每一个200μm□以下，则能够使SiC半导体层上的区域之中的为了内置电阻而成为牺牲的区域的面积小，能够谋求省空间化。
在本发明的一个实施方式中，所述内置电阻的厚度为2μm以下。
通过使内置电阻的厚度为2μm以下，从而能够简单地使内置电阻整体的电阻值比多个半导体装置间的电阻值的偏差大。相反地，当内置电阻过于厚时，其电阻值过于变低，因此，不可说是优选的。
在本发明的一个实施方式中，还包含指状物，所述指状物与所述控制焊盘同样地被配置于所述半导体装置的最外层表面并且以划分规定的区域的方式从所述控制焊盘延伸，所述多个单元排列在由所述指状物划分的区域中，所述内置电阻将所述控制焊盘和所述指状物连接。
像这样，对于指状物从控制焊盘延伸的状态的设备，也能够良好地应用本申请发明的特征。
在本发明的一个实施方式中，所述指状物由金属布线构成。使用比多晶硅低电阻的金属布线来构成指状物，由此，即使针对离控制焊盘存在比较的距离的位置的单元，也能够在短时间内供给控制电流。
在本发明的一个实施方式中，所述金属布线由Al构成。关于Al，容易加工，因此，能够使指状物的形成工序简单。
在本发明的一个实施方式中，所述金属布线由AlCu构成。根据该结构，与指状物为Al布线的情况相比，能够提高动力循环耐性。
在本发明的一个实施方式中，所述金属布线由Cu构成。根据该结构，与指状物为Al布线、AlCu布线的情况相比，能够降低电阻率。
所述单元构成MOSFET单元，所述控制焊盘包含用于向所述MOSFET单元提供栅极电压的栅极焊盘也可。在该情况下，所述MOSFET单元包含平面栅构造也可，包含沟槽栅构造也可。此外，所述单元构成IGBT单元，所述控制焊盘包含用于提供所述IGBT单元栅极电压的栅极焊盘也可。
本发明的第二半导体装置包含SiC半导体层；控制焊盘，为了与外部的电连接而露出到最外层表面；指状物，以划分规定的区域的方式从所述控制焊盘延伸，电连接于所述控制焊盘；多个单元，在所述SiC半导体层中由所述指状物划分的区域中排列，通过来自所述控制焊盘的控制电压接通/关断控制；控制电极，与在接通时形成沟道的所述单元的沟道区域相对；以及内置电阻，被配置在所述控制焊盘和所述指状物的下方，连接所述控制焊盘和所述指状物，由具有与所述指状物相同或比其大的电阻值的材料构成。在该情况下，所述内置电阻由金属构成也可。
本发明的第三半导体装置包含：SiC半导体层；多个单元，形成于所述SiC半导体层，通过规定的控制电压接通/关断控制；控制电极，与在接通时形成沟道的所述单元的沟道区域相对；控制焊盘，为了与外部的电连接而露出到最外层表面，与所述控制电极在物理上分离，但是，电连接于所述控制电极；以及内置电阻，由将所述控制焊盘和所述控制电极电连接的多晶硅构成。
本发明中的上述的或者进而其他的目的、特征和效果通过参照附图而接着叙述的实施方式的说明而变得明显。
附图说明
图1是本发明的一个实施方式的半导体装置的示意性的平面图。
图2是由图1的点划线II包围的区域的放大图。
图3a和图3b是由图2的双点划线III包围的区域的放大图，并且，图3a示出平面图，图3b示出使用图3a的切断线IIIb-IIIb切断半导体装置时的剖面图。
图4是示出单元的构造的变形例的图。
图5是示出应用了本发明的一个实施方式的半导体装置的模块的电路的电路图。
具体实施方式
在以下，参照附图来详细地说明本发明的实施方式。
图1是本发明的一个实施方式的半导体装置1的示意性的平面图。再有，在图1中，为了明了化，在实际的平面视中，使用实线来示出未露出到半导体装置1的最外层表面的要素的一部分。
半导体装置1是采用了SiC的半导体装置，并且，例如，在从法线方向观察其最外层表面的平面视（以下，仅称为“平面视”。）中，形成为四边形的芯片（chip）状。
在半导体装置1设定有有源区域2和包围有源区域2的终端区域3。关于有源区域2，在该实施方式中，在半导体装置1的内侧方向区域中形成为平面视大致四边形形状，但是，其形状并不被特别限制。在有源区域2与终端区域3之间为了提高半导体装置1的耐压而形成保护环（guard ring）（未图示）也可。
在有源区域2形成有作为本发明的控制焊盘（pad）的一个例子的栅极金属（gate metal）44、源极金属（source metal）43以及作为本发明的指状物（finger）的一个例子的栅极指状物（gate finger）5。然后，以覆盖它们的方式在半导体装置1的最外层表面形成钝化膜40。在钝化膜40形成有分别使栅极金属44的一部分和源极金属43的一部分露出为栅极焊盘4和源极焊盘6的开口41、42。另一方面，关于栅极指状物5，其整体被钝化膜覆盖。
栅极金属44、栅极指状物5和源极金属43例如由Al（铝）、AlCu（铝-铜合金）、Cu（铜）等金属布线构成。
使用与多晶硅相比低电阻的金属布线来构成栅极指状物5，由此，即使针对离栅极金属44存在比较的距离的位置（远的位置）的晶体管单元（transistor cell）18（参照图2），也能够在短时间内供给栅极电流。此外，只要为Al，则其加工性好，因此（容易加工，因此），能够使它们的布线的形成工序简单。另一方面，AlCu与使用了Al的情况相比，能够提高半导体装置1的动力循环（power cycle）耐性，并且，也能够关于栅极焊盘4而提高焊线（bonding wire）的接合强度。在使用了Cu的情况下，与Al和AlCu的情况相比存在能够降低电阻率的优点。
栅极金属44有选择地被形成在有源区域2的周缘部（与终端区域3的边界附近）的一部分。栅极指状物5从栅极焊盘4的形成位置起分为沿着有源区域2的周缘部的方向和朝向有源区域2的内侧方向的方向延伸。由此，在有源区域2中，在由夹着栅极金属44且沿彼此不同的方向延伸的多个栅极指状物5划分的部分和栅极指状物5的外缘区域形成有单元区域7、45。
更具体地，在该实施方式中，栅极金属44被形成为平面视四边形形状，被有选择地配置于有源区域2的一边8的中央部。再有，有源区域2的一边8（配置有栅极金属44的边）以外的边为一边8的对边9、以及分别与这些边8、9的两端部连续的边10、11。
栅极指状物5包含：空开间隔地包围栅极金属44的周围的焊盘周边部12、以及从该焊盘周边部12起在沿着有源区域2的该一边8的方向和与该一边8正交的方向的每一个上延伸的第一指状物13和第二指状物14。
焊盘周边部12形成为沿着栅极金属44的周围的平面视方形环状。
第一指状物13相对于焊盘周边部12向朝向边10和其相反的边11的方向沿着边8形成一对。
第二指状物14包含沿与第一指状物13正交的方向到边9之前横穿有源区域2的直线状的主部位15、以及与该主部位15整体地连接且从该连接处沿着第一指状物13延伸的多个枝部16。枝部16在该实施方式中连接于主部位15的顶端部和主部位15的中途部这二处来形成合计二对，但是，其数量并不被特别限制。
像这样，在有源区域2中，利用第一指状物13和第二指状物14（主部位15和枝部16）划分单元区域7、45。在该实施方式中，在由第二指状物14的主部位15和中央的枝部16形成的交叉部的各角一个一个地形成合计4个的内侧单元区域7。此外，在有缘区域2的周缘与栅极指状物5之间沿着有源区域2的周缘形成环状的外侧单元区域45。
源极金属43以覆盖内侧和外侧单元区域7、45的大致整体的方式形成。在钝化膜40形成有合计4个的开口42，以使源极焊盘6一个一个地配置于各内侧单元区域7。
此外，在源极金属43形成有与栅极金属44的形状对应的凹部17。栅极金属44相对于第一指状物13被后移（set back）配置于有源区域2的内侧方向侧，凹部17是为了回避该栅极金属44而形成的凹处。
图2是由图1的点划线II包围的区域的放大图。也就是说，是放大地示出半导体装置1的栅极焊盘4和其附近区域的图。再有，在图2中，为了明了化，在实际的平面视中，使用实线来示出未露出到半导体装置1的最外层表面的要素的一部分。
如图2所示那样，在由栅极指状物5（焊盘周边部12、第一指状物13和第二指状物14）划分的内侧和外侧单元区域7、45中排列多个晶体管单元18。
关于多个晶体管单元18，在该实施方式中，在内侧和外侧单元区域7、45的每一个中，在平面视中呈矩阵状地排列。在栅极指状物5的附近，多个晶体管单元18配合栅极指状物5的形状排列。例如，多个晶体管单元18配合焊盘周边部12的角部的形状弯曲地排列，配合直线状的第二指状物14的主部位15的形状呈直线状地排列。源极金属43以覆盖这些多个晶体管单元18的方式形成。
再有，在图2中，为了明了化，仅表示由源极金属43覆盖的多个晶体管单元18的一部分。此外，多个晶体管单元18的排列方式并不限于矩阵状，例如，也可以是条纹状、交错状等。此外，各晶体管单元18的平面形状并不限于四边形形状，例如，也可以是圆形形状、三角形形状、六边形形状等。
在彼此相邻的晶体管单元18之间形成有作为本发明的控制电极的一个例子的栅极电极19。关于栅极电极19，在内侧和外侧单元区域7、45中，被配置在矩阵状的晶体管单元18的各间，作为整体而形成为平面视格子状。另一方面，该栅极电极19不仅形成于内侧和外侧单元区域7、45，也形成于配置有栅极指状物5的区域，该栅极指状物5的下方的部分与栅极指状物5接触。
在该实施方式中，栅极电极19的一部分被形成于第一指状物13和第二指状物14的下方区域，作为接触部与第一指状物13和第二指状物14相对。在图2中，为了明了化，使用附有阴影线的区域来表示栅极电极19的形成于该下方区域的部分。由此，彼此相邻的内侧单元区域7的栅极电极19经由在下方横穿第二指状物14的栅极电极19连续。该栅极电极19的连续方式关于与栅极金属44邻接的内侧单元区域7和外侧单元区域45之间也是相同的。也就是说，这些区域的栅极电极19经由在下方横穿第一指状物13的栅极电极19连续。
而且，第一指状物13和第二指状物14分别通过栅极接触件（gate contact）20与配置于其下方区域的栅极电极19连接。关于栅极接触件20，在从第一指状物13和第二指状物14的各侧缘空开间隔的指状物中央部沿着各个长尺寸方向呈直线状地形成。
此外，在该实施方式中，在栅极金属44的下方配置有多个内置电阻21。将多个内置电阻21配置在离栅极金属44的平面形状的重心位置彼此大致等距离的位置，由此，关于多个内置电阻21的配置具有对称性是优选的。在该实施方式中，在从平面视四边形形状的栅极金属44的重心G起处于等距离的栅极金属44的各角部一个一个地配置多个内置电阻21。由此，对4个内置电阻21赋予对称性。
关于这样的对称性的图案，进行了各种考虑，例如，2个内置电阻21也可以被一个一个地配置在处于对角关系的栅极金属44的2个角部，也可以被一个一个地以彼此面对面的方式配置在处于对边关系的栅极金属44的2个边。此外，例如，在栅极金属44为平面视圆形形状的情况下，2个内置电阻21被一个一个地配置在该栅极金属44的直径的两端也可，在栅极金属44为平面视三角形形状的情况下，3个内置电阻21被一个一个地配置在该栅极金属44的3个角部也可。
各内置电阻21以横穿栅极金属44与栅极指状物5（焊盘周边部12）之间的环状的缝隙区域26且跨越它们的方式形成。由此，内置电阻21与栅极金属44和栅极指状物5的每一个相对。栅极金属44和栅极指状物5（焊盘周边部12）分别通过作为本发明的接触通路（contact via）的一个例子的焊盘侧接触件22和单元侧接触件23与配置在其下方区域的内置电阻21连接。
在该实施方式中，4个内置电阻21从处于对边关系的栅极金属44的2个边的各周缘部24的下方向与该边正交的外侧方向延伸至焊盘周边部12的下方。各内置电阻21被形成为平面视四边形形状，例如，具有200μm□以下（200μm×200μm以下）的大小。在实用上，只要内置电阻21的大小为每一个200μm□以下，则能够使SiC外延（epitaxial）层28（参照图3b）上的区域之中的为了内置电阻21而成为牺牲的区域的面积小，能够谋求省空间化。
此外，焊盘侧接触件22和单元侧接触件23分别被形成为沿着栅极金属44和焊盘周边部12的边彼此平行的直线状。
将内置电阻21配置在回避了栅极金属44的中央部的周缘部24的下方，进而，使用钝化膜40覆盖配置有内置电阻21的区域的上方区域，由此，在栅极金属44的中央部确保有作为由内置电阻21包围的本发明的线区域的栅极焊盘4。栅极焊盘4为连接焊线的区域。
即，在该实施方式中，有选择地使用钝化膜40覆盖配置有内置电阻21的栅极金属44的各角部，使栅极金属44的其他的部分从开口41露出。由此，在半导体装置1的最外层表面，各角部向内侧方向凹陷的平面视四边形形状的栅极焊盘4露出。像这样，使用钝化膜40覆盖配置有内置电阻21的区域的上方区域，由此，能够防止在焊线的接合时焊线被错误地接合于栅极金属44中的与内置电阻21重叠的部分。其结果是，能够抑制在焊线的接合时内置电阻21由于超声波等的冲击而受到损坏或由于其而被破坏。
图3a和图3b是由图2的双点划线III包围的区域的放大图，图3a示出平面图，图3b示出使用图3a的切断线IIIb-IIIb切断半导体装置1时的剖面图。再有，在图3a和图3b中，为了明了化，存在各结构要素的比例尺与图1和图2不同的情况，即使在图3a与图3b之间也存在各结构要素的比例尺不同的情况。此外，在图3a和图3b中，为了明了化，在实际的平面视中使用实线来示出未露出到半导体装置1的最外层表面的要素的一部分。
接着，与半导体装置1的剖面构造一起说明内置电阻21和其附近区域的更详细的结构。
半导体装置1包含SiC基板27和SiC外延层28。SiC外延层28层叠于SiC基板27，该层叠构造示出为本发明的SiC半导体层的一个例子。
SiC基板27和SiC外延层28分别为n+型和n-型的SiC。n+型的SiC基板27的杂质浓度例如为1×1017cm-3~1×1021cm-3。另一方面，n-型的SiC外延层28的杂质浓度例如为1×1014cm-3~1×1017cm-3。此外，作为n型杂质，例如能够使用N（氮）、P（磷）、As（砷）等（以下，相同）。
在内侧单元区域7中，在SiC外延层28的表面部形成多个晶体管单元18。多个晶体管单元18包含p-型体（body）区域29、有选择地形成于从p-型体区域29的周缘空开间隔的内侧方向区域的n+型源极区域30、以及有选择地形成于从n+型源极区域30的周缘空开间隔的内侧方向区域的p+型体接触（body contact）区域31。此外，SiC外延层28的n-型的部分为多个晶体管单元18的共同的漏极区域。
如图3a所示那样，在平面视中，除了沿着焊盘周边部12（栅极指状物5）的晶体管单元18之外，还以包围p+型体接触区域31的方式形成了n+型源极区域30，进而，以包围n+型源极区域30的方式形成了p-型体区域29。在p-型体区域29中，包围n+型源极区域30的环状的区域为在半导体装置1的接通时形成沟道的沟道区域32。再有，在图3a和图3b中未进行图示，但是，外侧单元区域45的多个晶体管单元18也具有同样的结构。
另一方面，在沿着焊盘周边部12（栅极指状物5）的晶体管单元18中，p-型体区域29和p+型体接触区域31分别电连接于后述的p-型区域34和p+型区域33。
p-型体区域29的杂质浓度例如为1×1014cm-3~1×1019cm-3，n+型源极区域30的杂质浓度例如为1×1017cm-3~1×1021cm-3，p+型体接触区域31的杂质浓度例如为1×1019cm-3~1×1021cm-3。
为了形成这些区域29~31，例如，通过离子注入在SiC外延层28的表面部形成p-型体区域29。之后，在p-型体区域29的表面部通过依次离子注入n型杂质和p型杂质来形成n+型源极区域30和p+型体接触区域31。由此，形成由区域29~31构成的晶体管单元18。作为p型杂质，例如，能够使用B（硼）、Al（铝）等（以下，相同）。
在有源区域2中，在内侧和外侧单元区域7、45以外的区域具体的是栅极金属44、栅极指状物5和缝隙区域26的下方区域中，在SiC外延层28的表面部形成了p-型区域34。在p-型区域34的表面部形成了p+型区域33。
关于p+型区域33，在SiC外延层28的与内置电阻21相对的区域中，使p-型区域34的p-型部分有选择地露出到SiC表面，在其以外的区域中，自身的p+型部分以有选择地露出到SiC表面的方式遍及栅极金属44等的下方区域的大致整个区域形成。也就是说，关于栅极金属44和栅极指状物5，在配置有内置电阻21的区域中与p-型部分相对，但是，在其以外的大部分的区域中与p+型部分相对。此外，p+型区域33和p-型区域34分别以延伸到源极金属43的下方的方式形成，在源极金属43（在该实施方式中，源极焊盘6的外缘方向部分）的下方，整体地连接于p+型体接触区域31和p-型体区域29。再有，在图3a中，使用附有阴影线的区域来表示沿着焊盘周边部12（栅极指状物5）的晶体管单元18的p+型体接触区域31和p+型区域33。在实用上，p+型体接触区域31与源极金属43一起被固定为接地电位，由此，p+型区域33以0V稳定。因此，优选的是，如该实施方式那样，使栅极金属44和栅极指状物5的大部分与p+型区域33相对。
p+型区域33和p-型区域34分别通过与p+型体接触区域31和p-型体区域29相同的工序形成，其杂质浓度和深度也相同。
在SiC外延层28的表面形成有作为本发明的绝缘膜的一个例子的栅极绝缘膜35。栅极绝缘膜35由二氧化硅等绝缘材料构成，例如具有0.001μm~1μm的厚度。栅极绝缘膜35为用于从SiC外延层28绝缘栅极电极19和内置电阻21的共同的绝缘膜。
在栅极绝缘膜35上形成了栅极电极19和内置电阻21。栅极电极19被形成为以夹着栅极绝缘膜35的方式与各晶体管单元18的沟道区域32相对。另一方面，内置电阻21被形成为以夹着栅极绝缘膜35的方式与p-型区域34的露出p-型部分相对。
栅极电极19和内置电阻21都由p型的多晶硅构成，通过同一工序形成也可。在该实施方式中，栅极电极19和内置电阻21包含B（硼）来作为p型杂质。含有B（硼）多晶硅相对于在Si半导体装置中通常使用的含有磷（P）多晶硅的比电阻值大。因此，含有硼多晶硅（内置电阻21）在实现相同的电阻值的情况下也使用比含有磷多晶硅小的面积就可以。因此，能够使在SiC外延层28上的内置电阻21的占有面积小，因此，能够谋求空间的有效利用。
多晶硅所包含的p型杂质的浓度能够配合栅极电极19和内置电阻21各自的设计电阻值适当变更。该浓度在该实施方式中被设定为内置电阻21的薄层电阻（sheet resistance）为10Ω/□以上。在实用上，只要内置电阻21的薄层电阻为10Ω/□以上，则即使不使内置电阻21的面积变大，也能够简单地使内置电阻21整体的电阻值比多个半导体装置1间的电阻值的偏差大。例如，在电阻值的偏差为0.1Ω~20Ω的情况下，能够以小的面积来使内置电阻21的电阻值为2Ω~40Ω。其结果是，能够使SiC外延层28上的区域之中的为了内置电阻21而成为牺牲的区域的面积小，因此，向其他的要素的布局的影响少就可以。此外，在该情况下，优选的是，合计了栅极电极19的电阻值和内置电阻21的电阻值的电阻值为4Ω~50Ω。
此外，优选的是，栅极电极19和内置电阻21的厚度为2μm以下。通过使内置电阻21的厚度为2μm以下，从而能够简单地使内置电阻21整体的电阻值比多个半导体装置1间的电阻值的偏差大。相反地，当内置电阻21过于厚时，其电阻值过于变低，因此，不可说是优选的。
在栅极绝缘膜35上以覆盖栅极电极19和内置电阻21的方式形成了层间膜36。层间膜36由二氧化硅等绝缘材料构成，例如，具有0.1μm~5μm的厚度。
此外，层间膜36被形成为进入到栅极绝缘膜35上的区域之中未配置有栅极电极19和内置电阻21的区域（第一区域）中。由此，在未配置有内置电阻21的区域中，能够使SiC外延层28与栅极金属44的距离（绝缘膜的厚度T）大，因此，能够降低它们之间的电容。
以贯通该层间膜36的方式形成了焊盘侧接触件22和单元侧接触件23。焊盘侧接触件22和单元侧接触件23分别由与栅极金属44和栅极指状物5（焊盘周边部12）整体地形成的金属通路形成。
此外，在层间膜36相对于n+型源极区域31和p+型体接触区域31以贯通的方式形成用于从源极金属43取得接触的源极接触件46。源极接触件46由与源极金属43整体地形成的金属通路构成。
在层间膜36上彼此空开间隔地形成栅极金属44、栅极指状物5和源极金属43。
而且，以覆盖栅极金属44、栅极指状物5和源极金属43的方式在层间膜36上形成了钝化膜40。在钝化膜40形成使栅极金属44和源极金属43的一部分露出的开口41、42。
如以上那样，根据半导体装置1，如图3a和图3b所示那样，多晶硅电阻（内置电阻21）介于栅极金属44与栅极指状物5（焊盘周边部12）之间。也就是说，内置电阻21介于从外部通向多个晶体管单元18的电流路径的中途之间。
调节该内置电阻21的电阻值，由此，能够在合计了栅极电极19的电阻值和内置电阻21的电阻值的电阻值（栅极电阻）中使内置电阻21的电阻值为主导。因此，即使在将在栅极电极19的电阻值中存在偏差的多个半导体装置1并联连接来使用的情况下，也使内置电阻21的电阻值比该偏差大，由此，能够限制电流对栅极电极19的电阻值相对低的半导体装置1的流入。其结果是，能够降低该使用时的噪声的产生。
而且，构成内置电阻21的多晶硅为能够通过杂质的注入等简单地控制电阻值的材料，此外，关于其加工，也通过以往的半导体制造技术来确定。因此，也能够在内置电阻21的导入时避免半导体装置1自身和具备其的模块的构造变得复杂。
再有，关于内置电阻21，也与栅极电极19同样地，由于制造半导体装置1时的加工精度（蚀刻尺寸等）的偏差而存在在大小或厚度中产生偏差的情况，但是，与栅极电极19相比，加工尺寸小。因此，基本没有内置电阻21偏差成为噪声产生的契机的情况。
此外，内置电阻21在栅极金属44的下方连接于栅极金属44，因此，能够使用从外部通向多个晶体管单元18的电流路径的入口部限制栅极电流的流入。由此，能够防止冲击电流仅流向特定的晶体管单元18。
例如，在图2中，考虑内置电阻21在栅极指状物5的第一指状物13、第二指状物14的中途部形成为这些指状物13、14的迂回路径的情况。在该情况下，存在如下情况：在比该内置电阻21靠近栅极金属44的侧，冲击电流在到达内置电阻21之前从指状物13、14经由栅极接触件20流向栅极电极19。与此相对地，如该实施方式那样，只要能够使用电流路径的入口部限制栅极电流，则能够降低在多个晶体管单元18间的开关（switching）速度的偏差。
进而，如图2所示那样，以具有对称性的方式配置内置电阻21。根据该特征，也能够降低在多个晶体管单元18间的开关速度的偏差。
此外，如图3a和图3b所示那样，在SiC外延层28中，与内置电阻21相对的区域为具有1×1019cm-3以下的杂质浓度的p-型区域34。因此，能够良好地抑制栅极绝缘膜35的绝缘破坏。进而，p-型区域与n型区域相比难以蓄积载流子（carrier），因此，也能够降低以夹着栅极绝缘膜35的方式彼此相对的内置电阻21与p-型区域34之间的电容。
此外，如图3a和图3b所示，栅极金属44和内置电阻21通过由金属通路构成的焊盘侧接触件22连接。因此，通过沿着SiC外延层28的表面变更焊盘侧接触件22的位置的加工、变更通路的直径的加工等，在从外部通向多个晶体管单元18的电流路径中，能够简单地调节内置电阻21所贡献的电阻值。
例如，如在图3b中由虚线示出的焊盘侧接触件37那样，只要比焊盘侧接触件22靠近焊盘周边部12，就能够使相对于内置电阻21的从接触件位置到焊盘周边部12的距离从D1向D2简单地变短。由此，能够使内置电阻21的电阻值变小。相反地，越是远离焊盘周边部12，越是能够使内置电阻21的电阻值变大。此外，如在图3a中由虚线示出的焊盘侧接触件38那样，只要使通路直径比焊盘侧接触件22小，就能够使朝向内置电阻21的电流路径的电阻值变大。相反地，越是使通路直径变大，越是能够使该路径的电阻值变小。
而且，这些加工只要在形成焊盘侧接触件22（通路）时使用配合了距离设计或通路直径设计的掩模即可，因此，也能够防止制造工序变得复杂。
以下，对本发明的实施方式进行了说明，但是，本发明进而也能够使用其他的方式来实施。
例如，在前述的实施方式中，提出了晶体管单元18为平面栅（planar gate）构造的MOSFET单元的情况，但是，晶体管单元18如图4所示那样为沟槽栅（trench gate）构造的MOSFET单元也可。在该情况下，栅极电极19经由栅极绝缘膜35而埋设于在多个晶体管单元18的各间形成的栅极沟槽39。
此外，晶体管单元18也可以为平面栅构造或沟槽栅构造的IGBT单元。在该情况下，只要使用p+型SiC基板 27来代替n+型SiC基板27即可。
此外，内置电阻21不需要埋入到栅极金属44的下方的层间膜36中，例如，在层间膜36的表面将连接栅极金属44与栅极指状物5的多晶硅布线形成为本发明的内置电阻也可。
此外，作为内置电阻21的材料，也可以使用具有与栅极金属44和栅极指状物5相同或比其大的电阻值的材料（例如，Al（铝）、AlCu（铝-铜合金）、Cu（铜）等金属布线）来代替多晶硅。即使内置电阻21为金属，也能够使栅极金属44与栅极指状物5之间的距离长，因此，能够使合计了栅极电极19的电阻值和内置电阻21的电阻值的电阻值变大。
此外，内置电阻21不需要形成在栅极金属44的下方，例如，也可以形成在栅极指状物5的下方。
此外，内置电阻21也可以为沿着栅极金属44的周缘部24的一部分的直线状，也可以为沿着栅极金属44的周缘部24的全周的环状。
此外，也可以采用反转前述的半导体装置1的各半导体部分的导电型后的结构。例如，在半导体装置1中，p型的部分为n型而n型的部分为p型也可。
图5是示出应用了本发明的一个实施方式的半导体装置的模块的电路的电路图。
模块100包含多个半导体装置（芯片）101~104、漏极端子105、源极端子106、以及栅极端子107。各半导体装置101~104由图1~图3所示的半导体装置1构成。各半导体装置101~104也可以由图4所示的半导体装置构成。多个半导体装置101~104被并联连接。
各半导体装置101~104包含并联连接的多个晶体管单元18（参照图2、图3a和图3b）、并联连接的4个内置电阻41（参照图2、图3a和图3b）。在图5中，使用一个晶体管单元Tr来表示并联连接的多个晶体管单元18，使用1个电阻R来表示并联连接的4个内置电阻41。
各半导体装置101~104的栅极电极经由内置于其的内置电阻R与模块100的栅极端子107连接。各半导体装置101~104的漏极电极与模块100的漏极端子105连接。各半导体装置101~104的源极电极与模块100的源极端106连接。
在该模块100中，在各半导体装置101~104内内置有具有比各半导体装置101~104内的栅极电阻大的电阻值的内置电阻R。因此，在该模块100中，与将具有比各半导体装置101~104内的栅极电阻大的电阻值的外置的栅极电阻设置在各半导体装置101~104中的情况相比，模块的构造变得简单。
对本发明的实施方式详细地进行了说明，但是，这些只不过是为了使本发明的技术的内容明显而使用的具体例，本发明不应该被解释为限定于这些具体例，本发明的范围仅被附上的权利要求书限定。
本申请对应于在2013年11月28日向日本专利局提出的特愿2013-246474号，该申请的全部公开通过引用而被编入于此。
附图标记的说明
1 半导体装置
2 有源区域
4 栅极焊盘
5 栅极指状物
7 内侧单元区域
12 焊盘周边部
13 第一指状物
14 第二指状物
15 主部位
16 枝部
18 晶体管单元
19 栅极电极
20 栅极接触件
21 内置电阻
22 焊盘侧接触件
23 单元侧接触件
24 周缘部
27 SiC基板
28 SiC外延层
29 p-型体区域
30 n+型体区域
31 p+型体接触区域
32 沟道区域
33 p+型区域
34 p-型区域
35 栅极绝缘膜
36 层间膜
37 焊盘侧接触件
38 焊盘侧接触件
39 栅极沟槽
44 栅极金属。

Claims (28)

1.一种半导体装置，其中，包含：
SiC半导体层；
多个单元，形成于所述SiC半导体层，通过规定的控制电压接通/关断控制；
控制电极，与在接通时形成沟道的所述单元的沟道区域相对；
控制焊盘，为了与外部的电连接而露出到最外层表面，与所述控制电极在物理上分离，但是，电连接于所述控制电极；以及
内置电阻，被配置在所述控制焊盘的下方，由将所述控制焊盘和所述控制电极电连接的多晶硅构成。
2.根据权利要求1所述的半导体装置，其中，
所述控制焊盘以周围被空间所包围的方式独立地形成，
所述内置电阻经由层间膜被配置于所述控制焊盘的下方区域。
3.根据权利要求2所述的半导体装置，其中，
所述内置电阻被有选择地配置于所述控制焊盘的下方区域，
在所述控制焊盘的下方区域之中未配置有所述内置电阻的第一区域中埋设有所述层间膜。
4.根据权利要求3所述的半导体装置，其中，
还包含绝缘膜，所述绝缘膜被配置在所述内置电阻与所述SiC半导体层之间，
在所述第一区域中，由所述绝缘膜的延长部构成的膜被配置在所述层间膜与所述SiC半导体层之间。
5.根据权利要求4所述的半导体装置，其中，在所述SiC半导体层中，在以夹着所述绝缘膜的方式与所述内置电阻相对的区域中有选择地形成有具有1×1019cm-3以下的浓度的杂质区域。
6.根据权利要求2~5的任一项所述的半导体装置，其中，
在所述控制焊盘的表面有选择地形成有连接焊线的线区域，
所述内置电阻在从所述SiC半导体层的法线方向观察的平面视中被有选择地配置于回避了所述线区域的区域。
7.根据权利要求6所述的半导体装置，其中，
所述内置电阻被配置在所述控制焊盘的周缘部的下方，
所述线区域形成在被所述周缘部包围的所述控制焊盘的中央部。
8.根据权利要求2~7的任一项所述的半导体装置，其中，包含接触通路，所述接触通路贯通所述层间膜来将所述控制焊盘和所述内置电阻电连接。
9.根据权利要求1~8的任一项所述的半导体装置，其中，所述内置电阻以在从所述SiC半导体层的法线方向观察的平面视中彼此具有对称性的方式配置多个。
10.根据权利要求1~9的任一项所述的半导体装置，其中，所述控制电极由p型的多晶硅构成。
11.根据权利要求10所述的半导体装置，其中，所述控制电极包含B（硼）来作为p型杂质。
12.根据权利要求1~11的任一项所述的半导体装置，其中，所述内置电阻的电阻值为2Ω~40Ω。
13.根据权利要求1~12的任一项所述的半导体装置，其中，合计了所述控制电极的电阻值和所述内置电阻的电阻值的电阻值为4Ω~50Ω。
14.根据权利要求1~13的任一项所述的半导体装置，其中，所述内置电阻的薄层电阻为10Ω/□以上。
15.根据权利要求1~14的任一项所述的半导体装置，其中，在从所述SiC半导体层的法线方向观察的平面视中，所述内置电阻的大小为每一个200μm□以下。
16.根据权利要求1~15的任一项所述的半导体装置，其中，所述内置电阻的厚度为2μm以下。
17.根据权利要求1~16的任一项所述的半导体装置，其中，
还包含指状物，所述指状物与所述控制焊盘同样地被配置于所述半导体装置的最外层表面并且以划分规定的区域的方式从所述控制焊盘延伸，
所述多个单元排列在由所述指状物划分的区域中，
所述内置电阻将所述控制焊盘和所述指状物连接。
18.根据权利要求17所述的半导体装置，其中，所述指状物由金属布线构成。
19.根据权利要求18所述的半导体装置，其中，所述金属布线由Al构成。
20.根据权利要求18所述的半导体装置，其中，所述金属布线由AlCu构成。
21.根据权利要求18所述的半导体装置，其中，所述金属布线由Cu构成。
22.根据权利要求1~21的任一项所述的半导体装置，其中，
所述单元构成MOSFET单元，
所述控制焊盘包含用于向所述MOSFET单元提供栅极电压的栅极焊盘。
23.根据权利要求22所述的半导体装置，其中，所述MOSFET单元包含平面栅构造。
24.根据权利要求22或23所述的半导体装置，其中，所述MOSFET单元包含沟槽栅构造。
25.根据权利要求1~21的任一项所述的半导体装置，其中，
所述单元构成IGBT单元，
所述控制焊盘包含用于提供所述IGBT单元栅极电压的栅极焊盘。
26.一种半导体装置，其中，包含：
SiC半导体层；
控制焊盘，为了与外部的电连接而露出到最外层表面；
指状物，以划分规定的区域的方式从所述控制焊盘延伸，电连接于所述控制焊盘；
多个单元，在所述SiC半导体层中由所述指状物划分的区域中排列，通过来自所述控制焊盘的控制电压接通/关断控制；
控制电极，与在接通时形成沟道的所述单元的沟道区域相对；以及
内置电阻，被配置在所述控制焊盘和所述指状物的下方，连接所述控制焊盘和所述指状物，由具有与所述指状物相同或比其大的电阻值的材料构成。
27.根据权利要求26所述的半导体装置，其中，所述内置电阻由金属构成。
28.一种半导体装置，其中，包含：
SiC半导体层；
多个单元，形成于所述SiC半导体层，通过规定的控制电压接通/关断控制；
控制电极，与在接通时形成沟道的所述单元的沟道区域相对；
控制焊盘，为了与外部的电连接而露出到最外层表面，与所述控制电极在物理上分离，但是，电连接于所述控制电极；以及
内置电阻，由将所述控制焊盘和所述控制电极电连接的多晶硅构成。
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