JP2004172448A - 半導体装置 - Google Patents
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Abstract
【課題】パワーMOSFETのオン抵抗を抑制する。
【解決手段】パワーMOSFET回路が第一主面に作り込まれて平板形状に形成されたパワーMOSFET10のその第一主面には、ソース用電極パッド31が全体的に敷設されているとともに、ソース用電極パッド31を被覆する保護膜32が被着されており、保護膜32にはソース用電極パッド31を露出させる複数個のソース用開口部34が全体的に点在されている。
【効果】ソース用電極パッドの外部端子を構成する複数個のソース用開口部は、位置や方位にかかわらずソース電流を均等に拾うことができるので、パワーMOSFETのオン抵抗を小さく抑制することができる。
【選択図】 図1
【解決手段】パワーMOSFET回路が第一主面に作り込まれて平板形状に形成されたパワーMOSFET10のその第一主面には、ソース用電極パッド31が全体的に敷設されているとともに、ソース用電極パッド31を被覆する保護膜32が被着されており、保護膜32にはソース用電極パッド31を露出させる複数個のソース用開口部34が全体的に点在されている。
【効果】ソース用電極パッドの外部端子を構成する複数個のソース用開口部は、位置や方位にかかわらずソース電流を均等に拾うことができるので、パワーMOSFETのオン抵抗を小さく抑制することができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置、特に、高出力の半導体装置における出力端子の構造に関し、例えば、高出力のMOSFET(Metal−Oxide−Semiconductor Field EffectTransistor 。金属酸化膜半導体電界効果トランジスタ)に適用して有効な技術に関する。
【0002】
【従来の技術】
高出力の半導体装置の一例として、パワーMOSFETと呼ばれるトランジスタがあり、このパワーMOSFETは電池駆動装置の電源やスイッチ、自動車電装品、モータ駆動用制御装置等の電子機器や電気機器のあらゆる分野に使用されている。従来のこの種のパワーMOSFETとしては、パワーMOSFET回路が平板形状に形成されたペレットの第一主面に形成されており、この第一主面にはソース用電極パッドが細長く形成されているとともに、このソース用電極にはソース用インナリードに接続された複数本のソース用ワイヤがボンディングされているものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平10−261756号公報
【0004】
【発明が解決しようとする課題】
前記したパワーMOSFETにおいては、ソースが半導体ペレットの略全面に形成されている場合には、ソース用電極パッドのソース用ワイヤが接続した位置から離れたソースに対しては電流の流れに損失が発生するので、オン抵抗が大きくなるという問題点がある。
【0005】
本発明の目的は、オン抵抗を抑制することができる半導体装置を提供することにある。
【0006】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【0008】
すなわち、半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面には、電極パッドが全体的に敷設されているとともに、この電極パッドを被覆する保護膜が被着されており、この保護膜には前記電極パッドを露出させる複数個の開口部が全体的に点在されていることを特徴とする。
【0009】
前記した手段によれば、例えば、ソースが半導体ペレットの略全面に形成されている場合であっても、半導体ペレットの全面に点在された開口部によってソース電流を拾うことができるので、オン抵抗を小さく抑制することができる。
【0010】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に即して説明する。
【0011】
本実施の形態において、本発明に係る半導体装置は、構造的には図1および図2に示されたパワーMOSFETとして構成されており、等価回路的にはディプレッション形nチャネルのパワーMOSFETとして構成されている。
【0012】
図1および図2に示されたパワーMOSFET10は、パワーMOSFETの製造方法の所謂前工程においてウエハ状態にてパワーMOSFET回路を適宜に作り込んだ後に、小さい長方形の薄板形状に分断(ダイシング)することにより製造したものである。パワーMOSFET10はシリコン半導体ペレット(以下、ペレットという。)11を備えており、図1(b)に示されているように、ペレット11のサブストレート(n+)12の第一主面10a側である上部にはエピタキシャル層(n−)13が全体的に形成されている。エピタキシャル層13の上部における端部にはウエル(p−)14が形成されており、ウエル14の上面にはフィールド15が形成されている。エピタキシャル層13のウエル14の内側にはチャネル(p−)16が形成されており、チャネル16にはトレンチ(溝)構造のポリシリコンゲート(以下、ゲートという。)17が多数本、図2(a)に示されているように、ペレット11の長方形の長い方の中心線の両脇にそれぞれ一列ずつ分配されて一本同士が平行に並ぶように整列されている。ゲート17はアスペクト比の大きいトレンチ18と、トレンチ18の表面に形成されたゲート酸化膜19と、ゲート酸化膜19の上にトレンチ18を埋めるように形成されたポリシリコン層20とによって構成されている。チャネル16の上部における隣り合うゲート17、17間のそれぞれにはソース21がnpn接合層によって形成されている。
【0013】
ペレット11の上には絶縁膜(シリコン酸化膜)22がゲート17およびソース21を被覆するように形成されている。図2(b)に示されているように、絶縁膜22におけるペレット11の一端部(以下、左端部とする。)にはゲート用コンタクトホール23が一個、ゲート17に貫通するように開設されており、絶縁膜22における各ソース21に対向する部位にはソース用コンタクトホール24がソース21にそれぞれ貫通するように開設されている。絶縁膜22の上にはアルミニウム層25が全体的に形成されており、図2(c)に示されているように、アルミニウム層25にはゲート用電極パッド28と、周辺部配線29と、中間部配線30と、ソース用電極パッド31とがパターニングされている。ゲート用電極パッド28はゲート用コンタクトホール23に対応する位置に配置されており、アルミニウム層25のアルミニウムがゲート用コンタクトホール23に充填することによってゲート17に電気的に接続されている。周辺部配線29および中間部配線30はゲート用電極パッド28に電気的に接続されている。ソース用電極パッド31は周辺部配線29および中間部配線30の内側に全面的に敷設されており、アルミニウム層25のアルミニウムがソース用コンタクトホール24に充填することによってソース21にそれぞれ電気的に接続されている。
【0014】
アルミニウム層25の上にはPIQ(ポリイミド系樹脂)によって形成された保護膜32が全体に被着されている。図1(a)および図2(d)に示されているように、保護膜32のゲート用電極パッド28の対向する位置には正方形のゲート用開口部33がゲート用電極パッド28の上面を露出させるように開設されており、このゲート用開口部33によってゲート用外部端子が構成されている。また、保護膜32には円形のソース用開口部34が複数個(本実施の形態においては、八個)、アルミニウム層25に全体的に敷設されたソース用電極パッド31に可及的に均等に点在するように配列されて、ソース用電極パッド31の上面をそれぞれ露出させるように開設されており、これらソース用開口部34によってソース用外部端子が構成されている。各ソース用開口部34の円形はゲート用開口部33の正方形の内接円になるように設定されている。
【0015】
さらに、保護膜32には一対のソース測定用開口部35、36がソース用電極パッド31の左右両端部にそれぞれ配置されて、ソース用電極パッド31の上面を露出させるように開設されており、一方はS端子用のソース測定用開口部35として設定され、他方はF端子用ソース測定用開口部36として設定されている。この一対のソース測定用開口部35、36は製造後にパワーMOSFET10の電気的特性試験をウエハの段階で実施する際に使用される。すなわち、テスタのS端子プローブおよびF端子プローブが両ソース測定用開口部35、36に接触される。S端子プローブおよびF端子プローブが両ソース測定用開口部35、36に接触されると、ソース用電極パッド31の表面に痕跡が形成されるが、両ソース測定用開口部35、36内の電極パッド31の表面は外部端子として使用されないので、ソースの電気的接続に影響が及ぶことはない。ちなみに、ゲート用開口部33は正方形に形成されているために、ゲート用のプローブを正方形のゲート用開口部33のコーナー部に接触させることにより、ゲート用電極パッド28の表面の中央部に接触による痕跡が形成されるのを防止することができる。
【0016】
ペレット11の下面にはアルミニウム層からなるドレイン用電極パッド37が全面に被着されている。したがって、パワーMOSFET10の出力電流はパワーMOSFET10の上面の略全面に敷設されたソース用電極パッド31と、下面の全面に被着されたドレイン用電極パッド37との間を全面的に流れることになるので、パワーMOSFET10は高出力に対応することができる。この際に、ソース用電極パッド31の外部端子を構成するソース用開口部34は、アルミニウム層25に全体的に敷設されたソース用電極パッド31に可及的に均等に点在するように配列されていることにより、どの位置やどの方位においても均等に電流を拾うことができるので、オン抵抗を小さく抑制することができる。ここで、ゲート用電極パッド28のゲート用開口部33はパワーMOSFET10の左端部に一個だけ配置されているが、周辺部配線29と中間部配線30とによって全てのゲート17に電気的に接続されているので、全面的に構成されたソースとドレインとの間を全体的に一括して制御することができる。
【0017】
前記構成に係るパワーMOSFET10は、次のようにパッケージングされる。すなわち、パワーMOSFET10が使用されて、ヘッダ付表面実装形樹脂封止パッケージを備えたパワートランジスタ(以下、パワートランジスタという。)が製造される。以下、パワートランジスタの製造方法を説明する。この説明によってパワートランジスタの構成が明らかにされる。
【0018】
このパワートランジスタの製造方法においては、図3に示された多連リードフレーム40が使用される。図3に示された多連リードフレーム40は、鉄−ニッケル合金や燐青銅または銅合金等の導電性が良好な材料からなる薄板が用いられて、打抜きプレス加工またはエッチング加工等の手段により一体成形されている。この多連リードフレーム40には複数の単位リードフレーム41が一方向に一列に並設されている。但し、図3では、一つのパワートランジスタ分(一単位分)のみが図示されている。
【0019】
単位リードフレーム41は位置決め孔42aが開設されている外枠42を一対備えており、両外枠42、42は所定の間隔で平行になるように配されて一連にそれぞれ延設されている。隣合う単位リードフレーム41、41間には一対のセクション枠43、43が両外枠42、42の間に互いに平行に配されて一体的に架設されている。これら外枠、セクション枠によって形成される略長方形の枠体(フレーム)内に単位リードフレーム41が構成されている。単位リードフレーム41において、両外枠42、42の間にはダム部材44がセクション枠43と平行に一体的に架設されている。ダム部材44の内側端辺における一端部にはゲート用インナリード45がダム部材44と直角に一体的に突設されており、ゲート用インナリード45には矩形の平板形状のゲート用接続部片45aが一体的に形成されている。ダム部材44の内側端辺における残りの部分にはソース用インナリード46が複数本(図示例では三本)、長さ方向に等ピッチをもってそれぞれ突設されており、ソース用インナリード46群間には広い面積を有する長方形の平板形状のソース用接続部片46aが一体的に形成されている。図示しないが、ゲート用接続部片45aとソース用接続部片46aの一主面の表面には錫(Sn)や金(Au)等を用いたメッキ処理が、パワーMOSFET10に突設されたバンプによる機械的かつ電気的接続作用が適正に実施されるように被着されている。
【0020】
ダム部材44の外側端辺におけるゲート用インナリード45と対向する位置には、ゲート用アウタリード47がゲート用インナリード45の延長になるように突設されている。ダム部材44の外側端辺における各ソース用インナリード46と対向する位置のそれぞれには、各ソース用アウタリード48が各ソース用インナリード46の延長になるようにそれぞれ突設されている。そして、隣合うアウタリード同士および両外枠42、42との間には、後述する樹脂封止体の成形に際して図6に示すレジン(モールド用樹脂)の流れを堰き止めるためのダム44aがそれぞれ形成されている。一対の外枠42、42とソース用接続部片46aの両短辺との間には、一対の吊りリード49、49が架設されている。
【0021】
以上のように構成されたリードフレームにはパワーMOSFET10が、インナリードボンディング工程において図4に示されているようにボンディングされる。この際、パワーMOSFET10のゲート用開口部33にはバンプ38が、ソース用開口部34のそれぞれには各バンプ39が予め突設される。これらバンプ38、39は金(Au)線が使用されたスタッドバンプボンディング(SBB)法によって形成される。すなわち、ネイルヘッド(熱圧着)式ワイヤボンディング装置またはネイルヘッド超音波(熱圧着)式ワイヤボンディング装置によって、ゲート用開口部33の底面であるゲート用電極パッド28の上やソース用開口部34の底面であるソース用電極パッド31の上にワイヤ先端のボールが圧着(第一ボンディング)された後に、ボールとワイヤとの接続部位においてワイヤが引き千切られることによって、バンプ38、39が突設される。
【0022】
インナリードボンディングに際しては、多連リードフレーム40はボンディング装置(図示せず)によって一方向に歩進送りされ、歩進送りされる多連リードフレーム40の途中に配設されたインナリードボンディングステージにおいて、パワーMOSFET10は単位リードフレーム41に下方から対向されるとともに、各バンプ38および39が各インナリード45および46の接続部片45a、46aにそれぞれ整合されてボンディング工具により熱圧着される。すなわち、各バンプ38、39が各接続部片45a、46aに加熱下で押接されると、バンプ38、39が各接続部片45a、46aに熱圧着によって接続する。したがって、ゲート用バンプ38によってゲート用電極パッド28とゲート用インナリード45とが機械的かつ電気的に接続され、ソース用バンプ39によってソース用電極パッド31とソース用インナリード46とが機械的かつ電気的に接続された状態になる。これらの機械的接続によってパワーMOSFET10が単位リードフレーム41に機械的に接続された状態すなわち固定的に組み付けられた状態になる。ここで、ソース用バンプ39は熱圧着によって若干だけ押し潰されることにより、ソース用開口部34はバンプ39によって塞がれた状態になるので、耐湿性が向上する。
【0023】
以上のようにして多連リードフレーム40にインナリードボンディングされたパワーMOSFET10のドレイン用電極パッド37には、図5に示されているように、ヘッダ50が機械的かつ電気的に接続される。ヘッダ50は銅系材料(銅または銅合金)等の導電性および熱伝導性の良好な材料が用いられて図5に示されているようにパワーMOSFET10よりも大きい略正方形の平板形状に形成されている。そして、Agペースト等の導電性および熱伝導性の良好な接着材がヘッダ50の上面(半導体ペレット側の接合面)50aに塗布された後に、パワーMOSFET10のドレイン用電極パッド37が当接されて接着される。これにより、パワーMOSFET10のドレイン用電極パッド37とヘッダ50とを機械的かつ電気的に接続するドレイン用接続部51が、この接着材層によって形成された状態になる。
【0024】
以上のように組み立てられたヘッダ付きパワーMOSFET10と多連リードフレーム40との組立体52には、樹脂封止体成形工程においてエポキシ樹脂等の絶縁性樹脂からなる樹脂封止体53が、図6に示されたトランスファ成形装置60を使用されて各単位リードフレーム41について同時に成形される。
【0025】
図6に示されたトランスファ成形装置60はシリンダ装置等(図示せず)によって互いに型締めされる一対の上型61と下型62とを備えており、上型61と下型62との合わせ面には上型キャビティー凹部63aと、下型キャビティー凹部63bとが互いに協働してキャビティー63を形成するように複数組(一組のみが図示されている。)没設されている。上型61の合わせ面にはポット64が開設されており、ポット64にはシリンダ装置(図示せず)により進退されるプランジャ65が成形材料としてのモールド樹脂すなわちレジン70を送給し得るように挿入されている。下型62の合わせ面にはカル66がポット64との対向位置に配されて没設されている。カル66にはレジン70をキャビティー63に注入するためのゲート67の一端部が接続されており、ゲート67の他端部は下型キャビティー凹部63bに接続されている。下型キャビティー凹部63bのゲート67と対向する対辺にはスルーゲート68が接続されており、スルーゲート68は隣接した下型キャビティー凹部63bの対向辺に接続されている。スルーゲート68は上流側のキャビティー63に充填されたレジン70を流通(スルー)させて下流側のキャビティー63に充填して行くように構成されている。下型62の合わせ面には逃げ凹所69が単位リードフレーム41の厚みを逃げ得るように、多連リードフレーム40の外形よりも若干大きめの長方形で、その厚さと略等しい寸法の一定深さに没設されている。
【0026】
以上のように構成されたトランスファ成形装置60による樹脂封止体53の成形作業に際して、組立体52は下型62に没設された逃げ凹所69内に、パワーMOSFET10が下型キャビティー凹部63b内にそれぞれ収容されるように配されてセットされる。
【0027】
上型61と下型62とが型締めされると、単位リードフレーム41における両外枠42、42、両セクション枠43、43およびダム部材44が上型61と下型62との合わせ面によって強く押さえられた状態になるために、図6に示されているように、ヘッダ50の下面50bは下型キャビティー凹部63bの底面上に密着される。すなわち、両外枠42、42、両セクション枠43、43およびダム部材44が押さえられることによって全周が保持された状態になるため、ヘッダ50の下面50bはインナリード46、46群の弾性力によって下型キャビティー凹部63bの底面に強く押接された状態になる。
【0028】
その後、ポット64からプランジャ65によってレジン70がゲート67およびスルーゲート68を通じて各キャビティー63に順次送給されて充填されて行く。この際、ヘッダ50の下面50bは下型キャビティー凹部63bの底面に密着された状態になっていることにより、レジン70がヘッダ50の下面50bに漏洩することが防止されるため、ヘッダ50の下面の外周縁に薄いレジンばり(レジンフラッシュ)が発生するのを防止することができる。
【0029】
充填後、レジン70が熱硬化されて樹脂封止体53が成形されると、上型61および下型62は型開きされるとともに、エジェクタ・ピン(図示せず)により樹脂封止体53が離型される。
【0030】
図7は樹脂封止体成形後の多連リードフレーム40と樹脂封止体53との成形品54を示している。この成形品54の樹脂封止体53の内部にはパワーMOSFET10、インナリード45、46群と共に、パワーMOSFET10の第二主面10bに結合されたヘッダ50の一部(側面)も樹脂封止された状態になっている。この状態において、ヘッダ50はそのパワーMOSFET10側の接合面50aと反対側の主面である下面50bが樹脂封止体53の表面から露出した状態になっている。すなわち、ヘッダ50の接合面50aと反対側には樹脂封止体53から露出した露出面50bが形成されている。アウタリード47、48群は樹脂封止体53の長辺側の両側側面から直角に突出した状態になっている。
【0031】
以上のように樹脂封止体53を成形された成形品54は半田メッキ処理が施された後に、リードフレーム切断成形工程において、外枠42、セクション枠43、ダム44aを切り落とされるとともに、アウタリード47、48がガル・ウイング形状に屈曲される。これにより、図8に示されたパワートランジスタ55が製造されたことになる。
【0032】
すなわち、図8に示されているパワートランジスタ55のパッケージ56は、パワーMOSFET10と複数本のインナリード45、46とヘッダ50の一部とを樹脂封止した樹脂封止体53および複数本のアウタリード47、48を備えている。樹脂封止体53は長方形の平盤形状に形成されており、アウタリード47、48は樹脂封止体53の長辺側の一つの側面に等間隔に並べられてガル・ウイング形状に屈曲されている。樹脂封止体53の内部において、パワーMOSFET10のゲート用電極パッド28はゲート用インナリード45にゲート用バンプ38によって、パワーMOSFET10のソース用電極パッド31はソース用インナリード46にソース用バンプ39によって、パワーMOSFET10の第二主面10bに形成されたドレイン用電極パッド37はヘッダ50にドレイン用接続部51によってそれぞれ機械的かつ電気的に接続されている。ヘッダ50の下面50bは樹脂封止体53の下面において露出した状態で露出面50bとなっており、ヘッダ50のこの露出面50bの外周縁にはレジンばりは発生していない。
【0033】
以上のように製造されて構成されたパワートランジスタ55は、プリント配線基板71に図9に示されているように表面実装される。すなわち、パワートランジスタ55のゲート用アウタリード47はプリント配線基板71の本体72に形成されたゲート用ランド73に、ソース用アウタリード48はソース用ランド74に、ドレイン用電極パッド37が接続されたヘッダ50はドレイン用ランド75にそれぞれ整合されてリフロー半田付けされる。このようにパワートランジスタ55はプリント配線基板71に表面実装されるため、外部抵抗分は大幅に低減されることになる。また、ヘッダ50がプリント配線基板71のドレイン用ランド75に半田付けされるため、外部抵抗分が大幅に低減されるばかりでなく、パワーMOSFET10の発熱が熱伝導によってプリント配線基板71に放出されることにより、放熱性能が大幅に向上される。
【0034】
前記実施の形態によれば、次の効果が得られる。
【0035】
1) ソース用電極パッドの外部端子を構成するソース用開口部をパワーMOSFETの第一主面に全体的に敷設されたソース用電極パッドに可及的に均等に点在するように配列することにより、ソース用電極パッドの外部端子は位置や方位にかかわらず電流を均等に拾うことができるので、パワーMOSFETのオン抵抗を小さく抑制することができる。
【0036】
2) ソース用電極パッドの外部端子を構成するソース用開口部を円形に形成することにより、バンプがソース用電極パッドに熱圧着された際に、ソース用開口部をバンプによって塞ぐことができるので、パワーMOSFETの耐湿性能を向上させることができる。
【0037】
3) ゲート用電極パッドを周辺部配線と中間部配線とによって全てのゲートに電気的に接続することにより、全面的に構成されたソースとドレインとの間を全体的に一括して制御することができるので、パワーMOSFETの出力を高めることができる。
【0038】
4) ゲート用電極パッドおよびソース用電極パッドとゲート用インナリードおよびソース用インナリードとをバンプによって電気的に接続することにより、これらをワイヤによって電気的に接続する場合に比べて、オン抵抗をより一層抑制することができる。
【0039】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0040】
例えば、パワーMOSFETは図10(a)および(b)に示されているように、構成することができる。図10(a)に示されたパワーMOSFET10Aにおいては、ゲート電極パッド28には二本の中間部配線30、30が接続され、二本の中間部配線30、30の脇にはソース用電極パッド31がそれぞれ敷設されているとともに、保護膜32には十二個のソース用開口部34が均等に配置されてソース用電極パッド31を露出させるように開設されている。図10(b)に示されたパワーMOSFET10Bにおいては、ゲート用電極パッド28には三本の中間部配線30、30が接続され、三本の中間部配線30、30、30の脇にはソース用電極パッド31がそれぞれ敷設されているとともに、保護膜32には十六個のソース用開口部34が均等に配置されてソース用電極パッド31を露出させるように開設されている。
【0041】
なお、これらのパワーMOSFET10Aおよび10Bのパッケージングに使用される多連リードフレーム40やヘッダ50は、前記実施の形態に係るものを共用し得るように設定することが望ましい。
【0042】
また、パワーMOSFETはパワートランジスタにパッケージングして使用するに限らず、電子機器や電気機器のプリント配線基板に直接的に実装して使用してもよい。
【0043】
バンプ(ゲート用バンプ38やソース用バンプ39)はパワーMOSFET側に配設するに限らず、インナリード側に配設してもよい。また、バンプはSSB法によって形成するに限らず、メッキ法等によって形成してもよい。さらに、バンプは金によって形成するに限らず、半田等によって形成してもよい。
【0044】
パワーMOSFETとヘッダとは、銀ペースト等の導電性接着材によって接続するに限らず、半田付けによって接続してもよいし、金−錫共晶層等によって接続してもよい。但し、パワーMOSFETのヘッダへの導電性および放熱性を配慮して、導電性および熱伝導性の良好な材料を選定することが望ましい。
【0045】
広い面積を有するインナリードにはソース用電極パッドを接続するに限らず、ドレイン用電極パッドを接続してもよく、ヘッダにはドレイン用電極パッドを接続するに限らず、ソース用電極パッドを接続してもよい。
【0046】
ヘッダはパワーMOSFETへインナリードボンディング後に接続するに限らず、インナリードボンディング前またはインナリードボンディングと同時に接続してもよい。
【0047】
ヘッダの形状、大きさ、構造等は、要求される放熱性能、パワーMOSFETの性能、大きさ、形状、構造等々の諸条件に対応して選定することが望ましい。また、ヘッダを形成する材料としては銅系材料を使用するに限らず、アルミニウム系等の熱伝導性の良好な他の金属材料を使用することができる。さらに、ヘッダは省略してもよい。
【0048】
本発明は、IGBT(Insulating Gate Bipolar Transistor)や、高出力のバイポーラトランジスタの高出力の半導体装置全般に適用することができる。
【0049】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【0050】
半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面に、電極パッドを全体的に敷設するとともに、この電極パッドを被覆する保護膜を被着し、この保護膜には前記電極パッドを露出させる複数個の開口部を全体的に点在させることにより、例えば、ソースが半導体ペレットの略全面に形成されている場合であっても、半導体ペレットの全面に点在された開口部によってソース電流を拾うことができるので、オン抵抗を小さく抑制することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるパワーMOSFETを示しており、(a)は平面図、(b)は(a)のb−b線に沿う断面図である。
【図2】各層の平面図であり、(a)はゲート層、(b)はコンタクトホール層、(c)はアルミニウム層、(d)は保護膜層をそれぞれ示している。
【図3】本発明の一実施の形態であるパワートランジスタの製造方法に使用される多連リードフレームを示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図4】インナリードボンディング後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図5】ヘッダボンディング後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図6】樹脂封止体成形工程を示しており、(a)は一部省略側面断面図、(b)は一部省略正面断面図である。
【図7】樹脂封止体成形後を示しており、(a)は一部省略平面断面図、(b)は(a)のb−b線に沿う断面図である。
【図8】パワートランジスタを示しており、(a)は一部切断平面図、(b)は正面断面図である。
【図9】パワートランジスタの実装後を示しており、(a)は一部省略平面図、(b)は一部切断正面図である。
【図10】(a)は本発明の第二の実施の形態であるパワーMOSFETを示す平面図、(b)は本発明の第三の実施の形態であるパワーMOSFETを示す平面図である。
【符号の説明】
10、10A、10B…パワーMOSFET(半導体装置)、10a…第一主面、10b…第二主面、11…ペレット(シリコン半導体ペレット)、12…サブストレート、13…エピタキシャル層、14…ウエル、15…フィールド、16…チャネル、17…ゲート(ポリシリコンゲート)、18…トレンチ、19…ゲート酸化膜、20…ポリシリコン層、21…ソース、22…絶縁膜(シリコン酸化膜)、23…ゲート用コンタクトホール、24…ソース用コンタクトホール、25…アルミニウム層、28…ゲート用電極パッド、29…周辺部配線、30…中間部配線、31…ソース用電極パッド、32…保護膜、33…ゲート用開口部、34…ソース用開口部、35、36…ソース測定用開口部、37…ドレイン用電極パッド、38…ゲート用バンプ、39…ソース用バンプ、40…多連リードフレーム、41…単位リードフレーム、42…外枠、42a…位置決め孔、43…セクション枠、44…ダム部材、44a…ダム、45…ゲート用インナリード、45a…ゲート用接続部片、46…ソース用インナリード、46a…ソース用接続部片、47、48…アウタリード、49…吊りリード、50…ヘッダ、51…ドレイン用接続部、52…組立体、53…樹脂封止体、54…成形品、55…パワートランジスタ(半導体装置)、56…パッケージ、60…トランスファ成形装置、61…上型、62…下型、63…キャビティー、63a…上型キャビティー凹部、63b…下型キャビティー凹部、64…ポット、65…プランジャ、66…カル、67…ゲート、68…スルーゲート、69…凹所、70…レジン、71…プリント配線基板、72…本体、73…ゲート用ランド、74…ソース用ランド、75…ドレイン用ランド。
【発明の属する技術分野】
本発明は、半導体装置、特に、高出力の半導体装置における出力端子の構造に関し、例えば、高出力のMOSFET(Metal−Oxide−Semiconductor Field EffectTransistor 。金属酸化膜半導体電界効果トランジスタ)に適用して有効な技術に関する。
【0002】
【従来の技術】
高出力の半導体装置の一例として、パワーMOSFETと呼ばれるトランジスタがあり、このパワーMOSFETは電池駆動装置の電源やスイッチ、自動車電装品、モータ駆動用制御装置等の電子機器や電気機器のあらゆる分野に使用されている。従来のこの種のパワーMOSFETとしては、パワーMOSFET回路が平板形状に形成されたペレットの第一主面に形成されており、この第一主面にはソース用電極パッドが細長く形成されているとともに、このソース用電極にはソース用インナリードに接続された複数本のソース用ワイヤがボンディングされているものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平10−261756号公報
【0004】
【発明が解決しようとする課題】
前記したパワーMOSFETにおいては、ソースが半導体ペレットの略全面に形成されている場合には、ソース用電極パッドのソース用ワイヤが接続した位置から離れたソースに対しては電流の流れに損失が発生するので、オン抵抗が大きくなるという問題点がある。
【0005】
本発明の目的は、オン抵抗を抑制することができる半導体装置を提供することにある。
【0006】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【0008】
すなわち、半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面には、電極パッドが全体的に敷設されているとともに、この電極パッドを被覆する保護膜が被着されており、この保護膜には前記電極パッドを露出させる複数個の開口部が全体的に点在されていることを特徴とする。
【0009】
前記した手段によれば、例えば、ソースが半導体ペレットの略全面に形成されている場合であっても、半導体ペレットの全面に点在された開口部によってソース電流を拾うことができるので、オン抵抗を小さく抑制することができる。
【0010】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に即して説明する。
【0011】
本実施の形態において、本発明に係る半導体装置は、構造的には図1および図2に示されたパワーMOSFETとして構成されており、等価回路的にはディプレッション形nチャネルのパワーMOSFETとして構成されている。
【0012】
図1および図2に示されたパワーMOSFET10は、パワーMOSFETの製造方法の所謂前工程においてウエハ状態にてパワーMOSFET回路を適宜に作り込んだ後に、小さい長方形の薄板形状に分断(ダイシング)することにより製造したものである。パワーMOSFET10はシリコン半導体ペレット(以下、ペレットという。)11を備えており、図1(b)に示されているように、ペレット11のサブストレート(n+)12の第一主面10a側である上部にはエピタキシャル層(n−)13が全体的に形成されている。エピタキシャル層13の上部における端部にはウエル(p−)14が形成されており、ウエル14の上面にはフィールド15が形成されている。エピタキシャル層13のウエル14の内側にはチャネル(p−)16が形成されており、チャネル16にはトレンチ(溝)構造のポリシリコンゲート(以下、ゲートという。)17が多数本、図2(a)に示されているように、ペレット11の長方形の長い方の中心線の両脇にそれぞれ一列ずつ分配されて一本同士が平行に並ぶように整列されている。ゲート17はアスペクト比の大きいトレンチ18と、トレンチ18の表面に形成されたゲート酸化膜19と、ゲート酸化膜19の上にトレンチ18を埋めるように形成されたポリシリコン層20とによって構成されている。チャネル16の上部における隣り合うゲート17、17間のそれぞれにはソース21がnpn接合層によって形成されている。
【0013】
ペレット11の上には絶縁膜(シリコン酸化膜)22がゲート17およびソース21を被覆するように形成されている。図2(b)に示されているように、絶縁膜22におけるペレット11の一端部(以下、左端部とする。)にはゲート用コンタクトホール23が一個、ゲート17に貫通するように開設されており、絶縁膜22における各ソース21に対向する部位にはソース用コンタクトホール24がソース21にそれぞれ貫通するように開設されている。絶縁膜22の上にはアルミニウム層25が全体的に形成されており、図2(c)に示されているように、アルミニウム層25にはゲート用電極パッド28と、周辺部配線29と、中間部配線30と、ソース用電極パッド31とがパターニングされている。ゲート用電極パッド28はゲート用コンタクトホール23に対応する位置に配置されており、アルミニウム層25のアルミニウムがゲート用コンタクトホール23に充填することによってゲート17に電気的に接続されている。周辺部配線29および中間部配線30はゲート用電極パッド28に電気的に接続されている。ソース用電極パッド31は周辺部配線29および中間部配線30の内側に全面的に敷設されており、アルミニウム層25のアルミニウムがソース用コンタクトホール24に充填することによってソース21にそれぞれ電気的に接続されている。
【0014】
アルミニウム層25の上にはPIQ(ポリイミド系樹脂)によって形成された保護膜32が全体に被着されている。図1(a)および図2(d)に示されているように、保護膜32のゲート用電極パッド28の対向する位置には正方形のゲート用開口部33がゲート用電極パッド28の上面を露出させるように開設されており、このゲート用開口部33によってゲート用外部端子が構成されている。また、保護膜32には円形のソース用開口部34が複数個(本実施の形態においては、八個)、アルミニウム層25に全体的に敷設されたソース用電極パッド31に可及的に均等に点在するように配列されて、ソース用電極パッド31の上面をそれぞれ露出させるように開設されており、これらソース用開口部34によってソース用外部端子が構成されている。各ソース用開口部34の円形はゲート用開口部33の正方形の内接円になるように設定されている。
【0015】
さらに、保護膜32には一対のソース測定用開口部35、36がソース用電極パッド31の左右両端部にそれぞれ配置されて、ソース用電極パッド31の上面を露出させるように開設されており、一方はS端子用のソース測定用開口部35として設定され、他方はF端子用ソース測定用開口部36として設定されている。この一対のソース測定用開口部35、36は製造後にパワーMOSFET10の電気的特性試験をウエハの段階で実施する際に使用される。すなわち、テスタのS端子プローブおよびF端子プローブが両ソース測定用開口部35、36に接触される。S端子プローブおよびF端子プローブが両ソース測定用開口部35、36に接触されると、ソース用電極パッド31の表面に痕跡が形成されるが、両ソース測定用開口部35、36内の電極パッド31の表面は外部端子として使用されないので、ソースの電気的接続に影響が及ぶことはない。ちなみに、ゲート用開口部33は正方形に形成されているために、ゲート用のプローブを正方形のゲート用開口部33のコーナー部に接触させることにより、ゲート用電極パッド28の表面の中央部に接触による痕跡が形成されるのを防止することができる。
【0016】
ペレット11の下面にはアルミニウム層からなるドレイン用電極パッド37が全面に被着されている。したがって、パワーMOSFET10の出力電流はパワーMOSFET10の上面の略全面に敷設されたソース用電極パッド31と、下面の全面に被着されたドレイン用電極パッド37との間を全面的に流れることになるので、パワーMOSFET10は高出力に対応することができる。この際に、ソース用電極パッド31の外部端子を構成するソース用開口部34は、アルミニウム層25に全体的に敷設されたソース用電極パッド31に可及的に均等に点在するように配列されていることにより、どの位置やどの方位においても均等に電流を拾うことができるので、オン抵抗を小さく抑制することができる。ここで、ゲート用電極パッド28のゲート用開口部33はパワーMOSFET10の左端部に一個だけ配置されているが、周辺部配線29と中間部配線30とによって全てのゲート17に電気的に接続されているので、全面的に構成されたソースとドレインとの間を全体的に一括して制御することができる。
【0017】
前記構成に係るパワーMOSFET10は、次のようにパッケージングされる。すなわち、パワーMOSFET10が使用されて、ヘッダ付表面実装形樹脂封止パッケージを備えたパワートランジスタ(以下、パワートランジスタという。)が製造される。以下、パワートランジスタの製造方法を説明する。この説明によってパワートランジスタの構成が明らかにされる。
【0018】
このパワートランジスタの製造方法においては、図3に示された多連リードフレーム40が使用される。図3に示された多連リードフレーム40は、鉄−ニッケル合金や燐青銅または銅合金等の導電性が良好な材料からなる薄板が用いられて、打抜きプレス加工またはエッチング加工等の手段により一体成形されている。この多連リードフレーム40には複数の単位リードフレーム41が一方向に一列に並設されている。但し、図3では、一つのパワートランジスタ分(一単位分)のみが図示されている。
【0019】
単位リードフレーム41は位置決め孔42aが開設されている外枠42を一対備えており、両外枠42、42は所定の間隔で平行になるように配されて一連にそれぞれ延設されている。隣合う単位リードフレーム41、41間には一対のセクション枠43、43が両外枠42、42の間に互いに平行に配されて一体的に架設されている。これら外枠、セクション枠によって形成される略長方形の枠体(フレーム)内に単位リードフレーム41が構成されている。単位リードフレーム41において、両外枠42、42の間にはダム部材44がセクション枠43と平行に一体的に架設されている。ダム部材44の内側端辺における一端部にはゲート用インナリード45がダム部材44と直角に一体的に突設されており、ゲート用インナリード45には矩形の平板形状のゲート用接続部片45aが一体的に形成されている。ダム部材44の内側端辺における残りの部分にはソース用インナリード46が複数本(図示例では三本)、長さ方向に等ピッチをもってそれぞれ突設されており、ソース用インナリード46群間には広い面積を有する長方形の平板形状のソース用接続部片46aが一体的に形成されている。図示しないが、ゲート用接続部片45aとソース用接続部片46aの一主面の表面には錫(Sn)や金(Au)等を用いたメッキ処理が、パワーMOSFET10に突設されたバンプによる機械的かつ電気的接続作用が適正に実施されるように被着されている。
【0020】
ダム部材44の外側端辺におけるゲート用インナリード45と対向する位置には、ゲート用アウタリード47がゲート用インナリード45の延長になるように突設されている。ダム部材44の外側端辺における各ソース用インナリード46と対向する位置のそれぞれには、各ソース用アウタリード48が各ソース用インナリード46の延長になるようにそれぞれ突設されている。そして、隣合うアウタリード同士および両外枠42、42との間には、後述する樹脂封止体の成形に際して図6に示すレジン(モールド用樹脂)の流れを堰き止めるためのダム44aがそれぞれ形成されている。一対の外枠42、42とソース用接続部片46aの両短辺との間には、一対の吊りリード49、49が架設されている。
【0021】
以上のように構成されたリードフレームにはパワーMOSFET10が、インナリードボンディング工程において図4に示されているようにボンディングされる。この際、パワーMOSFET10のゲート用開口部33にはバンプ38が、ソース用開口部34のそれぞれには各バンプ39が予め突設される。これらバンプ38、39は金(Au)線が使用されたスタッドバンプボンディング(SBB)法によって形成される。すなわち、ネイルヘッド(熱圧着)式ワイヤボンディング装置またはネイルヘッド超音波(熱圧着)式ワイヤボンディング装置によって、ゲート用開口部33の底面であるゲート用電極パッド28の上やソース用開口部34の底面であるソース用電極パッド31の上にワイヤ先端のボールが圧着(第一ボンディング)された後に、ボールとワイヤとの接続部位においてワイヤが引き千切られることによって、バンプ38、39が突設される。
【0022】
インナリードボンディングに際しては、多連リードフレーム40はボンディング装置(図示せず)によって一方向に歩進送りされ、歩進送りされる多連リードフレーム40の途中に配設されたインナリードボンディングステージにおいて、パワーMOSFET10は単位リードフレーム41に下方から対向されるとともに、各バンプ38および39が各インナリード45および46の接続部片45a、46aにそれぞれ整合されてボンディング工具により熱圧着される。すなわち、各バンプ38、39が各接続部片45a、46aに加熱下で押接されると、バンプ38、39が各接続部片45a、46aに熱圧着によって接続する。したがって、ゲート用バンプ38によってゲート用電極パッド28とゲート用インナリード45とが機械的かつ電気的に接続され、ソース用バンプ39によってソース用電極パッド31とソース用インナリード46とが機械的かつ電気的に接続された状態になる。これらの機械的接続によってパワーMOSFET10が単位リードフレーム41に機械的に接続された状態すなわち固定的に組み付けられた状態になる。ここで、ソース用バンプ39は熱圧着によって若干だけ押し潰されることにより、ソース用開口部34はバンプ39によって塞がれた状態になるので、耐湿性が向上する。
【0023】
以上のようにして多連リードフレーム40にインナリードボンディングされたパワーMOSFET10のドレイン用電極パッド37には、図5に示されているように、ヘッダ50が機械的かつ電気的に接続される。ヘッダ50は銅系材料(銅または銅合金)等の導電性および熱伝導性の良好な材料が用いられて図5に示されているようにパワーMOSFET10よりも大きい略正方形の平板形状に形成されている。そして、Agペースト等の導電性および熱伝導性の良好な接着材がヘッダ50の上面(半導体ペレット側の接合面)50aに塗布された後に、パワーMOSFET10のドレイン用電極パッド37が当接されて接着される。これにより、パワーMOSFET10のドレイン用電極パッド37とヘッダ50とを機械的かつ電気的に接続するドレイン用接続部51が、この接着材層によって形成された状態になる。
【0024】
以上のように組み立てられたヘッダ付きパワーMOSFET10と多連リードフレーム40との組立体52には、樹脂封止体成形工程においてエポキシ樹脂等の絶縁性樹脂からなる樹脂封止体53が、図6に示されたトランスファ成形装置60を使用されて各単位リードフレーム41について同時に成形される。
【0025】
図6に示されたトランスファ成形装置60はシリンダ装置等(図示せず)によって互いに型締めされる一対の上型61と下型62とを備えており、上型61と下型62との合わせ面には上型キャビティー凹部63aと、下型キャビティー凹部63bとが互いに協働してキャビティー63を形成するように複数組(一組のみが図示されている。)没設されている。上型61の合わせ面にはポット64が開設されており、ポット64にはシリンダ装置(図示せず)により進退されるプランジャ65が成形材料としてのモールド樹脂すなわちレジン70を送給し得るように挿入されている。下型62の合わせ面にはカル66がポット64との対向位置に配されて没設されている。カル66にはレジン70をキャビティー63に注入するためのゲート67の一端部が接続されており、ゲート67の他端部は下型キャビティー凹部63bに接続されている。下型キャビティー凹部63bのゲート67と対向する対辺にはスルーゲート68が接続されており、スルーゲート68は隣接した下型キャビティー凹部63bの対向辺に接続されている。スルーゲート68は上流側のキャビティー63に充填されたレジン70を流通(スルー)させて下流側のキャビティー63に充填して行くように構成されている。下型62の合わせ面には逃げ凹所69が単位リードフレーム41の厚みを逃げ得るように、多連リードフレーム40の外形よりも若干大きめの長方形で、その厚さと略等しい寸法の一定深さに没設されている。
【0026】
以上のように構成されたトランスファ成形装置60による樹脂封止体53の成形作業に際して、組立体52は下型62に没設された逃げ凹所69内に、パワーMOSFET10が下型キャビティー凹部63b内にそれぞれ収容されるように配されてセットされる。
【0027】
上型61と下型62とが型締めされると、単位リードフレーム41における両外枠42、42、両セクション枠43、43およびダム部材44が上型61と下型62との合わせ面によって強く押さえられた状態になるために、図6に示されているように、ヘッダ50の下面50bは下型キャビティー凹部63bの底面上に密着される。すなわち、両外枠42、42、両セクション枠43、43およびダム部材44が押さえられることによって全周が保持された状態になるため、ヘッダ50の下面50bはインナリード46、46群の弾性力によって下型キャビティー凹部63bの底面に強く押接された状態になる。
【0028】
その後、ポット64からプランジャ65によってレジン70がゲート67およびスルーゲート68を通じて各キャビティー63に順次送給されて充填されて行く。この際、ヘッダ50の下面50bは下型キャビティー凹部63bの底面に密着された状態になっていることにより、レジン70がヘッダ50の下面50bに漏洩することが防止されるため、ヘッダ50の下面の外周縁に薄いレジンばり(レジンフラッシュ)が発生するのを防止することができる。
【0029】
充填後、レジン70が熱硬化されて樹脂封止体53が成形されると、上型61および下型62は型開きされるとともに、エジェクタ・ピン(図示せず)により樹脂封止体53が離型される。
【0030】
図7は樹脂封止体成形後の多連リードフレーム40と樹脂封止体53との成形品54を示している。この成形品54の樹脂封止体53の内部にはパワーMOSFET10、インナリード45、46群と共に、パワーMOSFET10の第二主面10bに結合されたヘッダ50の一部(側面)も樹脂封止された状態になっている。この状態において、ヘッダ50はそのパワーMOSFET10側の接合面50aと反対側の主面である下面50bが樹脂封止体53の表面から露出した状態になっている。すなわち、ヘッダ50の接合面50aと反対側には樹脂封止体53から露出した露出面50bが形成されている。アウタリード47、48群は樹脂封止体53の長辺側の両側側面から直角に突出した状態になっている。
【0031】
以上のように樹脂封止体53を成形された成形品54は半田メッキ処理が施された後に、リードフレーム切断成形工程において、外枠42、セクション枠43、ダム44aを切り落とされるとともに、アウタリード47、48がガル・ウイング形状に屈曲される。これにより、図8に示されたパワートランジスタ55が製造されたことになる。
【0032】
すなわち、図8に示されているパワートランジスタ55のパッケージ56は、パワーMOSFET10と複数本のインナリード45、46とヘッダ50の一部とを樹脂封止した樹脂封止体53および複数本のアウタリード47、48を備えている。樹脂封止体53は長方形の平盤形状に形成されており、アウタリード47、48は樹脂封止体53の長辺側の一つの側面に等間隔に並べられてガル・ウイング形状に屈曲されている。樹脂封止体53の内部において、パワーMOSFET10のゲート用電極パッド28はゲート用インナリード45にゲート用バンプ38によって、パワーMOSFET10のソース用電極パッド31はソース用インナリード46にソース用バンプ39によって、パワーMOSFET10の第二主面10bに形成されたドレイン用電極パッド37はヘッダ50にドレイン用接続部51によってそれぞれ機械的かつ電気的に接続されている。ヘッダ50の下面50bは樹脂封止体53の下面において露出した状態で露出面50bとなっており、ヘッダ50のこの露出面50bの外周縁にはレジンばりは発生していない。
【0033】
以上のように製造されて構成されたパワートランジスタ55は、プリント配線基板71に図9に示されているように表面実装される。すなわち、パワートランジスタ55のゲート用アウタリード47はプリント配線基板71の本体72に形成されたゲート用ランド73に、ソース用アウタリード48はソース用ランド74に、ドレイン用電極パッド37が接続されたヘッダ50はドレイン用ランド75にそれぞれ整合されてリフロー半田付けされる。このようにパワートランジスタ55はプリント配線基板71に表面実装されるため、外部抵抗分は大幅に低減されることになる。また、ヘッダ50がプリント配線基板71のドレイン用ランド75に半田付けされるため、外部抵抗分が大幅に低減されるばかりでなく、パワーMOSFET10の発熱が熱伝導によってプリント配線基板71に放出されることにより、放熱性能が大幅に向上される。
【0034】
前記実施の形態によれば、次の効果が得られる。
【0035】
1) ソース用電極パッドの外部端子を構成するソース用開口部をパワーMOSFETの第一主面に全体的に敷設されたソース用電極パッドに可及的に均等に点在するように配列することにより、ソース用電極パッドの外部端子は位置や方位にかかわらず電流を均等に拾うことができるので、パワーMOSFETのオン抵抗を小さく抑制することができる。
【0036】
2) ソース用電極パッドの外部端子を構成するソース用開口部を円形に形成することにより、バンプがソース用電極パッドに熱圧着された際に、ソース用開口部をバンプによって塞ぐことができるので、パワーMOSFETの耐湿性能を向上させることができる。
【0037】
3) ゲート用電極パッドを周辺部配線と中間部配線とによって全てのゲートに電気的に接続することにより、全面的に構成されたソースとドレインとの間を全体的に一括して制御することができるので、パワーMOSFETの出力を高めることができる。
【0038】
4) ゲート用電極パッドおよびソース用電極パッドとゲート用インナリードおよびソース用インナリードとをバンプによって電気的に接続することにより、これらをワイヤによって電気的に接続する場合に比べて、オン抵抗をより一層抑制することができる。
【0039】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0040】
例えば、パワーMOSFETは図10(a)および(b)に示されているように、構成することができる。図10(a)に示されたパワーMOSFET10Aにおいては、ゲート電極パッド28には二本の中間部配線30、30が接続され、二本の中間部配線30、30の脇にはソース用電極パッド31がそれぞれ敷設されているとともに、保護膜32には十二個のソース用開口部34が均等に配置されてソース用電極パッド31を露出させるように開設されている。図10(b)に示されたパワーMOSFET10Bにおいては、ゲート用電極パッド28には三本の中間部配線30、30が接続され、三本の中間部配線30、30、30の脇にはソース用電極パッド31がそれぞれ敷設されているとともに、保護膜32には十六個のソース用開口部34が均等に配置されてソース用電極パッド31を露出させるように開設されている。
【0041】
なお、これらのパワーMOSFET10Aおよび10Bのパッケージングに使用される多連リードフレーム40やヘッダ50は、前記実施の形態に係るものを共用し得るように設定することが望ましい。
【0042】
また、パワーMOSFETはパワートランジスタにパッケージングして使用するに限らず、電子機器や電気機器のプリント配線基板に直接的に実装して使用してもよい。
【0043】
バンプ(ゲート用バンプ38やソース用バンプ39)はパワーMOSFET側に配設するに限らず、インナリード側に配設してもよい。また、バンプはSSB法によって形成するに限らず、メッキ法等によって形成してもよい。さらに、バンプは金によって形成するに限らず、半田等によって形成してもよい。
【0044】
パワーMOSFETとヘッダとは、銀ペースト等の導電性接着材によって接続するに限らず、半田付けによって接続してもよいし、金−錫共晶層等によって接続してもよい。但し、パワーMOSFETのヘッダへの導電性および放熱性を配慮して、導電性および熱伝導性の良好な材料を選定することが望ましい。
【0045】
広い面積を有するインナリードにはソース用電極パッドを接続するに限らず、ドレイン用電極パッドを接続してもよく、ヘッダにはドレイン用電極パッドを接続するに限らず、ソース用電極パッドを接続してもよい。
【0046】
ヘッダはパワーMOSFETへインナリードボンディング後に接続するに限らず、インナリードボンディング前またはインナリードボンディングと同時に接続してもよい。
【0047】
ヘッダの形状、大きさ、構造等は、要求される放熱性能、パワーMOSFETの性能、大きさ、形状、構造等々の諸条件に対応して選定することが望ましい。また、ヘッダを形成する材料としては銅系材料を使用するに限らず、アルミニウム系等の熱伝導性の良好な他の金属材料を使用することができる。さらに、ヘッダは省略してもよい。
【0048】
本発明は、IGBT(Insulating Gate Bipolar Transistor)や、高出力のバイポーラトランジスタの高出力の半導体装置全般に適用することができる。
【0049】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【0050】
半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面に、電極パッドを全体的に敷設するとともに、この電極パッドを被覆する保護膜を被着し、この保護膜には前記電極パッドを露出させる複数個の開口部を全体的に点在させることにより、例えば、ソースが半導体ペレットの略全面に形成されている場合であっても、半導体ペレットの全面に点在された開口部によってソース電流を拾うことができるので、オン抵抗を小さく抑制することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるパワーMOSFETを示しており、(a)は平面図、(b)は(a)のb−b線に沿う断面図である。
【図2】各層の平面図であり、(a)はゲート層、(b)はコンタクトホール層、(c)はアルミニウム層、(d)は保護膜層をそれぞれ示している。
【図3】本発明の一実施の形態であるパワートランジスタの製造方法に使用される多連リードフレームを示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図4】インナリードボンディング後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図5】ヘッダボンディング後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図6】樹脂封止体成形工程を示しており、(a)は一部省略側面断面図、(b)は一部省略正面断面図である。
【図7】樹脂封止体成形後を示しており、(a)は一部省略平面断面図、(b)は(a)のb−b線に沿う断面図である。
【図8】パワートランジスタを示しており、(a)は一部切断平面図、(b)は正面断面図である。
【図9】パワートランジスタの実装後を示しており、(a)は一部省略平面図、(b)は一部切断正面図である。
【図10】(a)は本発明の第二の実施の形態であるパワーMOSFETを示す平面図、(b)は本発明の第三の実施の形態であるパワーMOSFETを示す平面図である。
【符号の説明】
10、10A、10B…パワーMOSFET(半導体装置)、10a…第一主面、10b…第二主面、11…ペレット(シリコン半導体ペレット)、12…サブストレート、13…エピタキシャル層、14…ウエル、15…フィールド、16…チャネル、17…ゲート(ポリシリコンゲート)、18…トレンチ、19…ゲート酸化膜、20…ポリシリコン層、21…ソース、22…絶縁膜(シリコン酸化膜)、23…ゲート用コンタクトホール、24…ソース用コンタクトホール、25…アルミニウム層、28…ゲート用電極パッド、29…周辺部配線、30…中間部配線、31…ソース用電極パッド、32…保護膜、33…ゲート用開口部、34…ソース用開口部、35、36…ソース測定用開口部、37…ドレイン用電極パッド、38…ゲート用バンプ、39…ソース用バンプ、40…多連リードフレーム、41…単位リードフレーム、42…外枠、42a…位置決め孔、43…セクション枠、44…ダム部材、44a…ダム、45…ゲート用インナリード、45a…ゲート用接続部片、46…ソース用インナリード、46a…ソース用接続部片、47、48…アウタリード、49…吊りリード、50…ヘッダ、51…ドレイン用接続部、52…組立体、53…樹脂封止体、54…成形品、55…パワートランジスタ(半導体装置)、56…パッケージ、60…トランスファ成形装置、61…上型、62…下型、63…キャビティー、63a…上型キャビティー凹部、63b…下型キャビティー凹部、64…ポット、65…プランジャ、66…カル、67…ゲート、68…スルーゲート、69…凹所、70…レジン、71…プリント配線基板、72…本体、73…ゲート用ランド、74…ソース用ランド、75…ドレイン用ランド。
Claims (5)
- 半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面には、電極パッドが全体的に敷設されているとともに、この電極パッドを被覆する保護膜が被着されており、この保護膜には前記電極パッドを露出させる複数個の開口部が全体的に点在されていることを特徴とする半導体装置。
- 前記半導体ペレットの第一主面にはパワーMOSFET回路が作り込まれており、この第一主面にはソース用電極パッドまたはドレイン用電極が形成されているとともに、前記保護膜には前記複数個のソース用電極パッドまたはドレイン用電極を露出させる開口部が全体的に点在されていることを特徴とする請求項1に記載の半導体装置。
- 前記開口部にはソース用インナリードまたはドレイン用インナリードが突起状端子からそれぞれ形成された複数個の接続部によって機械的かつ電気的に接続されていることを特徴とする請求項2に記載の半導体装置。
- 前記開口部は円形に形成されていることを特徴とする請求項1、2または3に記載の半導体装置。
- 前記半導体ペレットの第一主面と反対側の第二主面にはヘッダが機械的かつ電気的に接続されていることを特徴とする請求項1、2、3または4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002337754A JP2004172448A (ja) | 2002-11-21 | 2002-11-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002337754A JP2004172448A (ja) | 2002-11-21 | 2002-11-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004172448A true JP2004172448A (ja) | 2004-06-17 |
Family
ID=32701174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002337754A Pending JP2004172448A (ja) | 2002-11-21 | 2002-11-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004172448A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245182A (ja) * | 2005-03-02 | 2006-09-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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-
2002
- 2002-11-21 JP JP2002337754A patent/JP2004172448A/ja active Pending
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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