JPH11191561A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 実装したときの有効面積率を向上し且つ半田
フィレットの形成が良好な半導体装置の製造方法を提供
する。 【解決手段】 少なくともアイランド３３とリード端子
３４を有するリードフレーム３０を準備する。リードフ
レーム３０の枠体部３２にはあらかじめ合わせマーク３
７を形成する。半導体チップ３９ダイボンド、ワイヤボ
ンドし、全ての半導体チップ３９を共通に樹脂４１でモ
ールドする。裏面側からＶ字型あるいはＵ字型のスリッ
ト孔４２ａを形成し、リード端子３４の表面の一部を露
出する。露出表面に金属メッキ層４５を形成した後、枠
体３２の合わせマーク３７を利用して、半導体チップ３
９の周囲を囲むように樹脂４１を切断して、個々の半導
体装置に分割する。
フィレットの形成が良好な半導体装置の製造方法を提供
する。 【解決手段】 少なくともアイランド３３とリード端子
３４を有するリードフレーム３０を準備する。リードフ
レーム３０の枠体部３２にはあらかじめ合わせマーク３
７を形成する。半導体チップ３９ダイボンド、ワイヤボ
ンドし、全ての半導体チップ３９を共通に樹脂４１でモ
ールドする。裏面側からＶ字型あるいはＵ字型のスリッ
ト孔４２ａを形成し、リード端子３４の表面の一部を露
出する。露出表面に金属メッキ層４５を形成した後、枠
体３２の合わせマーク３７を利用して、半導体チップ３
９の周囲を囲むように樹脂４１を切断して、個々の半導
体装置に分割する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、実装面積を縮小して実装効率を向上できる半導体
装置に関する。
特に、実装面積を縮小して実装効率を向上できる半導体
装置に関する。
【０００２】
【従来の技術】ＩＣ、ディスクリート素子等の半導体素
子を製造する際には、図１０（Ａ）に示すような封止技
術が主に用いられる。即ち、半導体チップ１をアイラン
ド２上に実装（ダイボンド）し、半導体チップ１の周辺
に配置したリード端子３とトランジスタ素子のベース電
極、エミッタ電極とをそれぞれボンディングワイヤー４
で電気的に接続（ワイヤボンド）し、半導体チップ１を
エポキシ樹脂等の熱硬化型樹脂４によるトランスファー
モールドによって、半導体チップ１とリード端子３の一
部を完全に被覆保護したものである。樹脂５の外部に導
出されたリード端子３はＺ字型に折り曲げられて表面実
装用途に適したものとしてある。
子を製造する際には、図１０（Ａ）に示すような封止技
術が主に用いられる。即ち、半導体チップ１をアイラン
ド２上に実装（ダイボンド）し、半導体チップ１の周辺
に配置したリード端子３とトランジスタ素子のベース電
極、エミッタ電極とをそれぞれボンディングワイヤー４
で電気的に接続（ワイヤボンド）し、半導体チップ１を
エポキシ樹脂等の熱硬化型樹脂４によるトランスファー
モールドによって、半導体チップ１とリード端子３の一
部を完全に被覆保護したものである。樹脂５の外部に導
出されたリード端子３はＺ字型に折り曲げられて表面実
装用途に適したものとしてある。
【０００３】例えばＮＰＮ型トランジスタ素子を形成し
た半導体チップ１を封止した場合は、アイランド２をコ
レクタ電極として３端子構造の半導体装置が提供され
る。尚、６は半導体チップ１を固着するための半田など
の接着剤である。上記の半導体装置の製造工程にあって
は、アイランド２とリード端子３は、銅素材または鉄素
材からなるフープ状あるいは短冊状のリードフレームの
状態で供給され、該リードフレームには例えば半導体装
置２０個分のアイランド２とリード端子３が形成されて
いる。
た半導体チップ１を封止した場合は、アイランド２をコ
レクタ電極として３端子構造の半導体装置が提供され
る。尚、６は半導体チップ１を固着するための半田など
の接着剤である。上記の半導体装置の製造工程にあって
は、アイランド２とリード端子３は、銅素材または鉄素
材からなるフープ状あるいは短冊状のリードフレームの
状態で供給され、該リードフレームには例えば半導体装
置２０個分のアイランド２とリード端子３が形成されて
いる。
【０００４】また、上記の製造工程のトランスファーモ
ールドにあっては、図１０（Ｂ）を参照して、上金型７
及び下金型８によって個々の半導体装置の外形形状に合
致した空間であるキャビティ９を構成し、該キャビティ
の内部にダイボンド及びワイヤボンドを施したリードフ
レームを設置し、この状態でキャビティ９内に樹脂を注
入することによりトランスファーモールドが行われる。
更に、樹脂封止した後に前記リードフレームからリード
部分他を切断することで半導体装置を個々の素子に分離
している。
ールドにあっては、図１０（Ｂ）を参照して、上金型７
及び下金型８によって個々の半導体装置の外形形状に合
致した空間であるキャビティ９を構成し、該キャビティ
の内部にダイボンド及びワイヤボンドを施したリードフ
レームを設置し、この状態でキャビティ９内に樹脂を注
入することによりトランスファーモールドが行われる。
更に、樹脂封止した後に前記リードフレームからリード
部分他を切断することで半導体装置を個々の素子に分離
している。
【０００５】
【発明が解決しようとする課題】第１の課題：樹脂モー
ルドされた半導体装置は、通常、ガラスエポキシ基板等
のプリント基板に実装され、同じくプリント基板上に実
装された他の素子と電気的に接続することにより、所望
の回路網を構成する。この時、リード端子３が樹脂５の
外部に導出された半導体装置では、リード端子３の先端
から先端までの距離１０（図１０（Ｂ）図示）を実装面
積として占有するので、実装面積が大きいという欠点が
ある。
ルドされた半導体装置は、通常、ガラスエポキシ基板等
のプリント基板に実装され、同じくプリント基板上に実
装された他の素子と電気的に接続することにより、所望
の回路網を構成する。この時、リード端子３が樹脂５の
外部に導出された半導体装置では、リード端子３の先端
から先端までの距離１０（図１０（Ｂ）図示）を実装面
積として占有するので、実装面積が大きいという欠点が
ある。
【０００６】第２の課題：金型内に設置したときのリー
ドフレームとキャビティ９との位置合わせ精度はプラス
・マイナス５０μ程度が限界である。このため、アイラ
ンド２の大きさは前記合わせ精度を考慮した大きさに設
計しなければならない。従って、合わせ精度の問題は、
パッケージの外形寸法に対するアイランド２の寸法を小
さくし、これがパッケージの外形寸法に対して収納可能
な半導体チップ１の最大寸法に制限を与えていた。
ドフレームとキャビティ９との位置合わせ精度はプラス
・マイナス５０μ程度が限界である。このため、アイラ
ンド２の大きさは前記合わせ精度を考慮した大きさに設
計しなければならない。従って、合わせ精度の問題は、
パッケージの外形寸法に対するアイランド２の寸法を小
さくし、これがパッケージの外形寸法に対して収納可能
な半導体チップ１の最大寸法に制限を与えていた。
【０００７】第３の課題：半導体装置を実装基板上に実
装するときは、前記実装基板上に形成したプリント配線
とリード端子３とを半田で固着するが、この時半田がど
の程度まで盛り上がるか（半田フィレットがどこまで盛
り上がるか）によって半導体装置の固着強度が大きく左
右される。半導体装置を微細化した場合であっても、こ
の固着強度は維持しなければならないという課題があ
る。
装するときは、前記実装基板上に形成したプリント配線
とリード端子３とを半田で固着するが、この時半田がど
の程度まで盛り上がるか（半田フィレットがどこまで盛
り上がるか）によって半導体装置の固着強度が大きく左
右される。半導体装置を微細化した場合であっても、こ
の固着強度は維持しなければならないという課題があ
る。
【０００８】
【課題を解決するための手段】本発明は、半導体チップ
を固着する為のアイランドと、該アイランドに先端を近
接する複数本のリード端子とを有するリードフレームを
準備する工程と、前記アイランドの上に半導体チップを
固着し、前記半導体チップの電極と前記リード端子とを
電気的に接続する工程と、前記半導体チップを含めて、
複数の半導体チップを絶縁樹脂層で封止する工程と、前
記リード端子の裏面側の少なくとも一部に、断面側壁が
傾斜したスリット孔を形成する工程と、前記スリット孔
の側壁の表面に金属メッキ層を施す工程と、前記金属メ
ッキ層を残すようにして、前記リード端子を切断する工
程と、を具備するものである。
を固着する為のアイランドと、該アイランドに先端を近
接する複数本のリード端子とを有するリードフレームを
準備する工程と、前記アイランドの上に半導体チップを
固着し、前記半導体チップの電極と前記リード端子とを
電気的に接続する工程と、前記半導体チップを含めて、
複数の半導体チップを絶縁樹脂層で封止する工程と、前
記リード端子の裏面側の少なくとも一部に、断面側壁が
傾斜したスリット孔を形成する工程と、前記スリット孔
の側壁の表面に金属メッキ層を施す工程と、前記金属メ
ッキ層を残すようにして、前記リード端子を切断する工
程と、を具備するものである。
【０００９】
【発明の実施の形態】以下に本発明の製造方法を詳細に
説明する。 第１工程：（図１） 先ず、リードフレーム３０を準備する。図１（Ａ）はリ
ードフレーム３０の平面図であり、図１（Ｂ）は図１
（Ａ）のＡＡ断面図である。
説明する。 第１工程：（図１） 先ず、リードフレーム３０を準備する。図１（Ａ）はリ
ードフレーム３０の平面図であり、図１（Ｂ）は図１
（Ａ）のＡＡ断面図である。
【００１０】本発明で用いられるリードフレーム３０
は、半導体チップを搭載するための多数の素子搭載部３
１、３１Ａ．．．．が行・列方向（又はそれらの一方方
向にのみ）に複数個繰り返しパターンで配置されてお
り、該多数個の素子搭載部３１は、それらの周囲を取り
囲む様に配置した枠体部３２によって保持されている。
素子搭載部３１は、半導体チップを固着するアイランド
３３と、外部接続用電極となる複数のリード端子３４を
少なくとも具備する。アイランド３３は連結バー３５に
よって互いに連結され、同じく連結バー３５によって枠
体部３２に連結されている。リード端子３４はアイラン
ド３３に連結されている。この時、特定のアイランド３
３に対しては、その隣に隣接するアイランド３３Ａに連
結保持されたリード端子３４が対応して１つの素子搭載
部３１を構成する。アイランド３３とリード端子３４と
の連結部分近傍のリード端子３４には、部分的に線幅を
細く加工した凹部３６を形成している。この様に素子搭
載部３１を行・列方向に複数配置することで、１本の短
冊状のリードフレーム３０に例えば１００個の素子搭載
部３１を配置する。
は、半導体チップを搭載するための多数の素子搭載部３
１、３１Ａ．．．．が行・列方向（又はそれらの一方方
向にのみ）に複数個繰り返しパターンで配置されてお
り、該多数個の素子搭載部３１は、それらの周囲を取り
囲む様に配置した枠体部３２によって保持されている。
素子搭載部３１は、半導体チップを固着するアイランド
３３と、外部接続用電極となる複数のリード端子３４を
少なくとも具備する。アイランド３３は連結バー３５に
よって互いに連結され、同じく連結バー３５によって枠
体部３２に連結されている。リード端子３４はアイラン
ド３３に連結されている。この時、特定のアイランド３
３に対しては、その隣に隣接するアイランド３３Ａに連
結保持されたリード端子３４が対応して１つの素子搭載
部３１を構成する。アイランド３３とリード端子３４と
の連結部分近傍のリード端子３４には、部分的に線幅を
細く加工した凹部３６を形成している。この様に素子搭
載部３１を行・列方向に複数配置することで、１本の短
冊状のリードフレーム３０に例えば１００個の素子搭載
部３１を配置する。
【００１１】素子搭載部３１群を取り囲む枠体部３２に
は、複数個の合わせマーク３７を形成する。合わせマー
ク３７は、貫通孔またはスタンピングによって部分的に
凹ませたもの等、製造工程における自動認識機能が働く
ものであればよい。また、形状も正方形、長方形、矩
形、円形等があげられる。そして、素子搭載部３１毎に
１個、または複数個毎に１個等間隔で配置する。
は、複数個の合わせマーク３７を形成する。合わせマー
ク３７は、貫通孔またはスタンピングによって部分的に
凹ませたもの等、製造工程における自動認識機能が働く
ものであればよい。また、形状も正方形、長方形、矩
形、円形等があげられる。そして、素子搭載部３１毎に
１個、または複数個毎に１個等間隔で配置する。
【００１２】上記のリードフレーム３０は、例えば、約
０．２ｍｍ厚の銅系の金属材料で形成された帯状あるい
は矩形状のリードフレーム用金属薄板を用意し、このリ
ードフレーム用金属薄板をエッチング加工またはスタン
ピング加工によって図示したパターンに開口することに
より得ることができる。尚、リードフレーム３０の板厚
は必要に応じて適宜に設定することができる。
０．２ｍｍ厚の銅系の金属材料で形成された帯状あるい
は矩形状のリードフレーム用金属薄板を用意し、このリ
ードフレーム用金属薄板をエッチング加工またはスタン
ピング加工によって図示したパターンに開口することに
より得ることができる。尚、リードフレーム３０の板厚
は必要に応じて適宜に設定することができる。
【００１３】第２工程：（図２） 次に、リードフレーム３０に対してダイボンド工程とワ
イヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ
線断面図である。各アイランド３３、３３Ａの一主面上
にＡｇペースト、半田等の導電ペースト３８を塗布し、
その導電ペースト３８を介して各アイランド３３、３３
Ａ上に半導体チップ３９を固着する。各アイランド表面
に金メッキを行い、そのメッキ上に半導体チップを共晶
接続することも可能である。
イヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ
線断面図である。各アイランド３３、３３Ａの一主面上
にＡｇペースト、半田等の導電ペースト３８を塗布し、
その導電ペースト３８を介して各アイランド３３、３３
Ａ上に半導体チップ３９を固着する。各アイランド表面
に金メッキを行い、そのメッキ上に半導体チップを共晶
接続することも可能である。
【００１４】更に、半導体チップ３９の表面に形成され
たボンディングパッドと、これに対応するリード端子３
４とをワイヤ４０でワイヤボンディングする。ワイヤ４
０は例えば直径が２０μの金線から成る。ここで、ワイ
ヤ４０は各アイランド３３上に固着した半導体チップ３
９の表面電極と、その隣に隣接した他のアイランド３３
Ａから延在するリード端子３４とを接続する。
たボンディングパッドと、これに対応するリード端子３
４とをワイヤ４０でワイヤボンディングする。ワイヤ４
０は例えば直径が２０μの金線から成る。ここで、ワイ
ヤ４０は各アイランド３３上に固着した半導体チップ３
９の表面電極と、その隣に隣接した他のアイランド３３
Ａから延在するリード端子３４とを接続する。
【００１５】半導体チップ３９が固着されたアイランド
３３の裏面は、係る半導体チップ３９の外部接続用の電
極として用いることができる。アイランド３３の裏面を
接続用端子の１つとして用いる形態は、半導体チップ３
９として例えばトランジスタ、パワーＭＯＳＦＥＴ等
の、電流経路が垂直方向になる半導体デバイス素子に適
している。
３３の裏面は、係る半導体チップ３９の外部接続用の電
極として用いることができる。アイランド３３の裏面を
接続用端子の１つとして用いる形態は、半導体チップ３
９として例えばトランジスタ、パワーＭＯＳＦＥＴ等
の、電流経路が垂直方向になる半導体デバイス素子に適
している。
【００１６】半導体チップ３９を固着するために塗布し
た導電性ペースト３８は、図２（Ａ）から明らかなよう
に、半導体チップ３９が固着されるアイランド３３上に
選択的に塗布形成する。リード端子３４上に導電性ペー
スト３８が付着すると、ワイヤボンディングを行う場合
に、ボンディング装置のキャピラリーの先端部分に導電
性ペーストがつまりボンディング不良が生じ生産性が低
下する恐れがあるためである。この様な問題がない場合
には、導電性ペーストを素子搭載部３１全面に塗布して
も良い。
た導電性ペースト３８は、図２（Ａ）から明らかなよう
に、半導体チップ３９が固着されるアイランド３３上に
選択的に塗布形成する。リード端子３４上に導電性ペー
スト３８が付着すると、ワイヤボンディングを行う場合
に、ボンディング装置のキャピラリーの先端部分に導電
性ペーストがつまりボンディング不良が生じ生産性が低
下する恐れがあるためである。この様な問題がない場合
には、導電性ペーストを素子搭載部３１全面に塗布して
も良い。
【００１７】第３工程：（図３） 次に、全体を樹脂モールドする。図３（Ｂ）は図３
（Ａ）のＡＡ線断面図である。リードフレーム３０上に
エポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成
し、各素子搭載部３１、３１Ａ．．、半導体チップ３９
及びワイヤ４０を封止保護する。樹脂４１は、各半導体
チップ３９．．．を個別にパッケージングするものでは
なく、全ての半導体チップ３９を共通に被うように形成
する。また、リードフレーム３０の裏面側にも０．０５
ｍｍ程度の厚みで樹脂４１を被着する。これで、アイラ
ンド３３とリード端子３４は完全に樹脂４１内部に埋設
されることになる。
（Ａ）のＡＡ線断面図である。リードフレーム３０上に
エポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成
し、各素子搭載部３１、３１Ａ．．、半導体チップ３９
及びワイヤ４０を封止保護する。樹脂４１は、各半導体
チップ３９．．．を個別にパッケージングするものでは
なく、全ての半導体チップ３９を共通に被うように形成
する。また、リードフレーム３０の裏面側にも０．０５
ｍｍ程度の厚みで樹脂４１を被着する。これで、アイラ
ンド３３とリード端子３４は完全に樹脂４１内部に埋設
されることになる。
【００１８】この樹脂層４１は、射出成形用の上下金型
が形成する空間（キャビティ）内にリードフレーム３０
を設置し、該空間内にエポキシ樹脂を充填、成形する事
によって形成する。あるいは、枠体３２に高さ数ｍｍ、
幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれ
た領域を満たすように液状の樹脂を充填し、これを熱処
理で硬化したものであっても良い。
が形成する空間（キャビティ）内にリードフレーム３０
を設置し、該空間内にエポキシ樹脂を充填、成形する事
によって形成する。あるいは、枠体３２に高さ数ｍｍ、
幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれ
た領域を満たすように液状の樹脂を充填し、これを熱処
理で硬化したものであっても良い。
【００１９】第４工程：（図４） 次に、リードフレーム３０の裏面側の樹脂４１を部分的
に除去してスリット孔４２を形成する。図４（Ｂ）は図
４（Ａ）のＡＡ線断面図である。スリット孔４１は、後
で外部接続端子を構成する為に形成するものである。約
０．５ｍｍの幅を有し、ダイシング装置のブレードによ
って樹脂４２を切削することにより形成した。前記ブレ
ードには様々な板厚のものが準備されており、用いるブ
レードの板厚に応じて、１回であるいは複数回繰り返す
ことで所望の幅に形成する。この時、樹脂４１を切削す
ると同時にリード端子３４の裏面側も約０．０５ｍｍ程
切削して、リードフレーム３０の金属表面を露出させ
る。このスリット孔４２は、各リード端子３４にくさび
状に形成した「凹部３６」の付近に形成する。この時、
凹部３６は樹脂４１で被覆されて目視できないので、あ
らかじめ形成した合わせマーク３７を位置基準として用
いる。
に除去してスリット孔４２を形成する。図４（Ｂ）は図
４（Ａ）のＡＡ線断面図である。スリット孔４１は、後
で外部接続端子を構成する為に形成するものである。約
０．５ｍｍの幅を有し、ダイシング装置のブレードによ
って樹脂４２を切削することにより形成した。前記ブレ
ードには様々な板厚のものが準備されており、用いるブ
レードの板厚に応じて、１回であるいは複数回繰り返す
ことで所望の幅に形成する。この時、樹脂４１を切削す
ると同時にリード端子３４の裏面側も約０．０５ｍｍ程
切削して、リードフレーム３０の金属表面を露出させ
る。このスリット孔４２は、各リード端子３４にくさび
状に形成した「凹部３６」の付近に形成する。この時、
凹部３６は樹脂４１で被覆されて目視できないので、あ
らかじめ形成した合わせマーク３７を位置基準として用
いる。
【００２０】第５工程：（図５（Ａ）） 第４工程で形成したスリット孔４２に沿って、第２のス
リット孔４２ａを形成する。第２のスリット孔４２ａの
形成には、例えば切削面が山形の形状を持つ、板厚が
０．４ｍｍ程度のダイシングブレード４３を用い、スリ
ット孔４２から更に０．１ｍｍ程度深く掘り下げること
によって第２のスリット孔４２ａの断面形状をＶ字型に
形成する。
リット孔４２ａを形成する。第２のスリット孔４２ａの
形成には、例えば切削面が山形の形状を持つ、板厚が
０．４ｍｍ程度のダイシングブレード４３を用い、スリ
ット孔４２から更に０．１ｍｍ程度深く掘り下げること
によって第２のスリット孔４２ａの断面形状をＶ字型に
形成する。
【００２１】第２のスリット孔４２ａの形成に用いたダ
イシングブレード４３が端面山形の形状を持つのに対
し、スリット孔４２の形成には端面が直角の平坦面をも
つものを用いた。平坦面のダイシングブレードは、山形
のものよりは摩耗による寿命を長くすることができる。
この様にダイシングを２回に分けることで、摩耗の激し
い山形のダイシングブレード４３の消耗を低減してい
る。尚、断面形状はＵ字型でも良い。また、１回のダイ
シング工程でＶ字型の第２のスリット孔４２ａを直接形
成しても良い。更に、板厚の薄いダイシングブレードを
用い、少なくとも３回のダイシング工程で１本のスリッ
ト孔４２を形成すると共に、スリット孔４２の中心部で
切削深さを深くするような制御を行って大略Ｖ字型また
はＵ字型の溝を形成してもよい。更に、選択なエッチン
グ加工によっても形成が可能である。この様に第２のス
リット孔４２ａをＶ字型またはＵ字型に形成することに
よって、スリット孔４２ａの側壁を傾斜させることがで
きる。
イシングブレード４３が端面山形の形状を持つのに対
し、スリット孔４２の形成には端面が直角の平坦面をも
つものを用いた。平坦面のダイシングブレードは、山形
のものよりは摩耗による寿命を長くすることができる。
この様にダイシングを２回に分けることで、摩耗の激し
い山形のダイシングブレード４３の消耗を低減してい
る。尚、断面形状はＵ字型でも良い。また、１回のダイ
シング工程でＶ字型の第２のスリット孔４２ａを直接形
成しても良い。更に、板厚の薄いダイシングブレードを
用い、少なくとも３回のダイシング工程で１本のスリッ
ト孔４２を形成すると共に、スリット孔４２の中心部で
切削深さを深くするような制御を行って大略Ｖ字型また
はＵ字型の溝を形成してもよい。更に、選択なエッチン
グ加工によっても形成が可能である。この様に第２のス
リット孔４２ａをＶ字型またはＵ字型に形成することに
よって、スリット孔４２ａの側壁を傾斜させることがで
きる。
【００２２】第６工程：（図５（Ｂ）） スリット孔４２、４２ａを形成したことにより露出させ
たリード端子３４の表面に半田メッキ等のメッキ層４５
を形成する。このメッキ層４５は、リードフレーム３０
を電極の一方とする電解メッキ法により行われる。スリ
ット孔４２、４２ａはリード端子３４の板厚の全部を切
断していないので、アイランド３３とリード端子３４は
未だ電気的な導通が保たれている。更に各アイランド３
３が連結バー３５によって枠体３２に共通接続されてい
る。このように露出した金属表面のすべてが電気的に導
通しているので、一回のメッキ工程でメッキ層４５を形
成することができる。
たリード端子３４の表面に半田メッキ等のメッキ層４５
を形成する。このメッキ層４５は、リードフレーム３０
を電極の一方とする電解メッキ法により行われる。スリ
ット孔４２、４２ａはリード端子３４の板厚の全部を切
断していないので、アイランド３３とリード端子３４は
未だ電気的な導通が保たれている。更に各アイランド３
３が連結バー３５によって枠体３２に共通接続されてい
る。このように露出した金属表面のすべてが電気的に導
通しているので、一回のメッキ工程でメッキ層４５を形
成することができる。
【００２３】第７工程：（図６） 次に、素子搭載部３１毎に樹脂層４１を切断して各々の
素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。即ち、ア
イランド３３とこの上に固着された半導体チップ３９に
接続されたリード端子３４を囲む領域（同図の切断ライ
ン４６）で切断することにより、素子搭載部３１毎に分
割した半導体装置を形成する。切断にはダイシング装置
が用いられ、ダイシング装置のブレード４７によって樹
脂層４１とリードフレーム３０とを同時に切断する。ス
リット孔４２が位置する箇所では、少なくともスリット
孔４２ａの傾斜した側壁に付着したメッキ層４５を残す
ように形成する。この様に残存させたメッキ層４５は、
半導体装置をプリント基板上に実装する際に利用され
る。また、切断したリード端子３４の他方はアイランド
３３に連続する突起部３３ａとして残存し、切断した連
結バー３５はアイランド３３に連続する突起部３３ｂと
して残存する。切断されたリード端子３４及び突起部３
３ａ、３３ｂの切断面は、樹脂層４１の切断面と同一平
面を形成し、該同一平面に露出する。ダイシング工程に
おいては裏面側（スリット孔４２を設けた側）にブルー
シート（たとえば、商品名：ＵＶシート、リンテック株
式会社製）を貼り付け、前記ダイシングブレード４７が
ブルーシートの表面に到達するような切削深さで切断す
る。この時に、あらかじめ形成した合わせマーク３７を
ダイシング装置側で自動認識し、これを位置基準として
用いてダイシングする。本実施の形態では、合わせマー
ク３７を長方形の形状とし、該長方形の長辺を基準位置
とした。更に、ダイシングブレードの板厚は第２のスリ
ット孔４２ａの幅よりも薄い（例えば、幅０．１ｍｍ）
ものを用い、スリット孔４２の中心線に沿って、ダイシ
ングブレード４７がリード端子３３の凹部３６上を通過
するようにダイシングした。これで、切断後のリード端
子３３の先端部が先細りの形状となり、樹脂４１から容
易には抜け落ちない形状に加工できる。
素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。即ち、ア
イランド３３とこの上に固着された半導体チップ３９に
接続されたリード端子３４を囲む領域（同図の切断ライ
ン４６）で切断することにより、素子搭載部３１毎に分
割した半導体装置を形成する。切断にはダイシング装置
が用いられ、ダイシング装置のブレード４７によって樹
脂層４１とリードフレーム３０とを同時に切断する。ス
リット孔４２が位置する箇所では、少なくともスリット
孔４２ａの傾斜した側壁に付着したメッキ層４５を残す
ように形成する。この様に残存させたメッキ層４５は、
半導体装置をプリント基板上に実装する際に利用され
る。また、切断したリード端子３４の他方はアイランド
３３に連続する突起部３３ａとして残存し、切断した連
結バー３５はアイランド３３に連続する突起部３３ｂと
して残存する。切断されたリード端子３４及び突起部３
３ａ、３３ｂの切断面は、樹脂層４１の切断面と同一平
面を形成し、該同一平面に露出する。ダイシング工程に
おいては裏面側（スリット孔４２を設けた側）にブルー
シート（たとえば、商品名：ＵＶシート、リンテック株
式会社製）を貼り付け、前記ダイシングブレード４７が
ブルーシートの表面に到達するような切削深さで切断す
る。この時に、あらかじめ形成した合わせマーク３７を
ダイシング装置側で自動認識し、これを位置基準として
用いてダイシングする。本実施の形態では、合わせマー
ク３７を長方形の形状とし、該長方形の長辺を基準位置
とした。更に、ダイシングブレードの板厚は第２のスリ
ット孔４２ａの幅よりも薄い（例えば、幅０．１ｍｍ）
ものを用い、スリット孔４２の中心線に沿って、ダイシ
ングブレード４７がリード端子３３の凹部３６上を通過
するようにダイシングした。これで、切断後のリード端
子３３の先端部が先細りの形状となり、樹脂４１から容
易には抜け落ちない形状に加工できる。
【００２４】図７は斯かる製造方法によって形成した完
成後の半導体装置を示す、（Ａ）側面図、（Ｂ）裏面
図、（Ｃ）側面図である。半導体チップ３９とボンディ
ングワイヤ４０を含めて、アイランド３３とリード端子
３４が樹脂４１でモールドされて、大略直方体のパッケ
ージ形状を形成する。樹脂４１は熱硬化性エポキシ樹脂
である。アイランド３３とリード端子３４は、厚さが約
０．２ｍｍの銅系の金属材料から成る。樹脂４１の外形
寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×
０．６ｍｍである。
成後の半導体装置を示す、（Ａ）側面図、（Ｂ）裏面
図、（Ｃ）側面図である。半導体チップ３９とボンディ
ングワイヤ４０を含めて、アイランド３３とリード端子
３４が樹脂４１でモールドされて、大略直方体のパッケ
ージ形状を形成する。樹脂４１は熱硬化性エポキシ樹脂
である。アイランド３３とリード端子３４は、厚さが約
０．２ｍｍの銅系の金属材料から成る。樹脂４１の外形
寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×
０．６ｍｍである。
【００２５】直方体のパッケージ外形を形成する６面の
うち、少なくとも側面４１ａ、４１ｂ、４１ｃ、４１ｄ
は樹脂４１を切断した（第７工程参照）切断面で構成さ
れる。該切断面に沿ってリード端子３４の切断面が露出
する。アイランド３３には切断されたリード端子３４の
名残である突起部３３ａと連結部３５の名残である突起
部３３ｂを有し、これらの突起部３３ａ、３３ｂの切断
面も露出する。
うち、少なくとも側面４１ａ、４１ｂ、４１ｃ、４１ｄ
は樹脂４１を切断した（第７工程参照）切断面で構成さ
れる。該切断面に沿ってリード端子３４の切断面が露出
する。アイランド３３には切断されたリード端子３４の
名残である突起部３３ａと連結部３５の名残である突起
部３３ｂを有し、これらの突起部３３ａ、３３ｂの切断
面も露出する。
【００２６】図８は斯かる装置を裏面側からみたときの
斜視図である。側面４１ｂ、４１ｄの裏面側には第４、
第５工程で形成したスリット孔４２、４２ａの名残であ
る段差部４８を有し、該段差部４８の表面にアイランド
３３の突出部３３ａの裏面側と、リード端子３４の裏面
側の一部が露出する。リード端子３４の先端は、スリッ
ト孔４２ａの側壁が残ることによって傾斜している。更
に、段差部４８に露出したアイランド３３とリード端子
３４の表面は第６工程で形成した金属メッキ層４３で被
覆される。尚、リード端子３４の露出部分とアイランド
３３の露出部との間は、樹脂４１で被覆される。
斜視図である。側面４１ｂ、４１ｄの裏面側には第４、
第５工程で形成したスリット孔４２、４２ａの名残であ
る段差部４８を有し、該段差部４８の表面にアイランド
３３の突出部３３ａの裏面側と、リード端子３４の裏面
側の一部が露出する。リード端子３４の先端は、スリッ
ト孔４２ａの側壁が残ることによって傾斜している。更
に、段差部４８に露出したアイランド３３とリード端子
３４の表面は第６工程で形成した金属メッキ層４３で被
覆される。尚、リード端子３４の露出部分とアイランド
３３の露出部との間は、樹脂４１で被覆される。
【００２７】この装置をプリント基板上に実装した状態
の断面図を図９に示す。実装基板２４上に形成した素子
間接続用のプリント配線２５に対して段差部４８に露出
したリード端子３４とアイランド３３の突起部３３ａと
を位置合わせし、半田２６等によって両者を接続する。
この時、リード端子３４の先端にはスリット孔４２、４
２ａの側壁に対応する部分まで上記の第６工程で形成し
た金属メッキ層４３が形成されており、これが半田の塗
れ性を良好にし、半田２６を高く盛り上げて半田フィレ
ットを形成する。第７工程で切断した部分のリード端子
３４端面にはメッキ層４３が被覆しないので、そこまで
は半田が盛り上がらない。
の断面図を図９に示す。実装基板２４上に形成した素子
間接続用のプリント配線２５に対して段差部４８に露出
したリード端子３４とアイランド３３の突起部３３ａと
を位置合わせし、半田２６等によって両者を接続する。
この時、リード端子３４の先端にはスリット孔４２、４
２ａの側壁に対応する部分まで上記の第６工程で形成し
た金属メッキ層４３が形成されており、これが半田の塗
れ性を良好にし、半田２６を高く盛り上げて半田フィレ
ットを形成する。第７工程で切断した部分のリード端子
３４端面にはメッキ層４３が被覆しないので、そこまで
は半田が盛り上がらない。
【００２８】以上の方法によって製造された半導体装置
は、以下のメリットを有する。本発明の製造方法によっ
て製造した半導体装置は、金属製リード端子がパッケー
ジから突出しないので、実装面積を半導体装置の大きさ
と同じ程度の大きさにすることができる。従って、半導
体装置の実装面積に対する能動部分（半導体チップ３９
のチップサイズを意味する）の比である実装有効面積
を、図１０に示したものに比べて大幅に向上できる。こ
れにより、実装基板上に実装したときの実装面積のデッ
ドスペースを小さくすることができ、実装基板の小型化
に寄与することができる。
は、以下のメリットを有する。本発明の製造方法によっ
て製造した半導体装置は、金属製リード端子がパッケー
ジから突出しないので、実装面積を半導体装置の大きさ
と同じ程度の大きさにすることができる。従って、半導
体装置の実装面積に対する能動部分（半導体チップ３９
のチップサイズを意味する）の比である実装有効面積
を、図１０に示したものに比べて大幅に向上できる。こ
れにより、実装基板上に実装したときの実装面積のデッ
ドスペースを小さくすることができ、実装基板の小型化
に寄与することができる。
【００２９】分割された半導体装置の各外部接続用電極
の表面には、スリット孔４２、４２ａを設けたことによ
りメッキ層４３が残されているので、実装基板上に半田
固着した際に該半田２６が切断面の上部まで（スリット
孔４２、４２ａの側壁に相当する部分）容易に盛り上が
って半田フィレットを形成する。従って半田接合力が向
上し熱ストレス等の応力による劣化を防止することがで
きる。また、端面が傾斜していることにより、半田２６
が回り込みやすい構造であり、これも接着強度を上げる
効果がある。
の表面には、スリット孔４２、４２ａを設けたことによ
りメッキ層４３が残されているので、実装基板上に半田
固着した際に該半田２６が切断面の上部まで（スリット
孔４２、４２ａの側壁に相当する部分）容易に盛り上が
って半田フィレットを形成する。従って半田接合力が向
上し熱ストレス等の応力による劣化を防止することがで
きる。また、端面が傾斜していることにより、半田２６
が回り込みやすい構造であり、これも接着強度を上げる
効果がある。
【００３０】この装置のアイランド３３や外部接続用リ
ード端子３４は、段差部４８に露出し、段差部４８と段
差部４８との間の領域は樹脂４１によって被覆されるの
で露出しない。従って実装基板２４上に実装した際に半
田２６と半田２６との距離を比較的大きく設計でき、半
田ブリッジによる外部接続端子間の短絡事故を防止でき
る。
ード端子３４は、段差部４８に露出し、段差部４８と段
差部４８との間の領域は樹脂４１によって被覆されるの
で露出しない。従って実装基板２４上に実装した際に半
田２６と半田２６との距離を比較的大きく設計でき、半
田ブリッジによる外部接続端子間の短絡事故を防止でき
る。
【００３１】分割された半導体装置のリード端子３４の
終端は、図７（Ｂ）に示すように、半導体装置の終端付
近で先細りに形成されるために、リード端子３４が樹脂
層４１の側面から抜け落ちることを防止している。尚く
さび形状以外にも、コの字型に凹ませた形状でも良い。
多数個の素子をまとめてパッケージングするので、個々
にパッケージングする場合に比べて無駄にする材料を少
なくでき。材料費の低減につながるパッケージの外形を
ダイシング装置のブレードで切断することにより構成し
たので、リードフレーム３０のパターンに対する樹脂４
１外形の位置あわせ精度を向上できる。即ち、トランス
ファーモールド技術によるモールド金型とリードフレー
ム３０との合わせ精度がプラス・マイナス５０μ程度で
あるのに対して、ダイシング装置によるダイシングブレ
ードとリードフレーム３０との合わせ精度はプラス・マ
イナス１０μ程度に小さくできる。合わせ精度を小さく
できることは、アイランド３３の面積を増大して、搭載
可能な半導体チップ３９のチップ面積を増大できること
を意味し、これも上記有効実装面積効率を向上させる。
この時、あらかじめリードフレーム３０の外枠３２に位
置あわせマーク３７を形成しておき、該マーク３７を使
用してダイシングを行うことにより、上記ダイシング装
置の合わせ精度を活用でき、樹脂４１外形とアイランド
３３などとの間隔を狭めることができるのである。
終端は、図７（Ｂ）に示すように、半導体装置の終端付
近で先細りに形成されるために、リード端子３４が樹脂
層４１の側面から抜け落ちることを防止している。尚く
さび形状以外にも、コの字型に凹ませた形状でも良い。
多数個の素子をまとめてパッケージングするので、個々
にパッケージングする場合に比べて無駄にする材料を少
なくでき。材料費の低減につながるパッケージの外形を
ダイシング装置のブレードで切断することにより構成し
たので、リードフレーム３０のパターンに対する樹脂４
１外形の位置あわせ精度を向上できる。即ち、トランス
ファーモールド技術によるモールド金型とリードフレー
ム３０との合わせ精度がプラス・マイナス５０μ程度で
あるのに対して、ダイシング装置によるダイシングブレ
ードとリードフレーム３０との合わせ精度はプラス・マ
イナス１０μ程度に小さくできる。合わせ精度を小さく
できることは、アイランド３３の面積を増大して、搭載
可能な半導体チップ３９のチップ面積を増大できること
を意味し、これも上記有効実装面積効率を向上させる。
この時、あらかじめリードフレーム３０の外枠３２に位
置あわせマーク３７を形成しておき、該マーク３７を使
用してダイシングを行うことにより、上記ダイシング装
置の合わせ精度を活用でき、樹脂４１外形とアイランド
３３などとの間隔を狭めることができるのである。
【００３２】尚、上述した実施形態では、３端子用のリ
ードフレームを用いて説明をしたが、リード端子を３本
以上具備するような装置にも適用が可能である。また、
上述した実施形態では、各アイランドに１つの半導体チ
ップ３９を固着したが、１つのアイランドに、例えばト
ランジスタを複数個固着すること、及び、トタンジスタ
と縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も
可能である。
ードフレームを用いて説明をしたが、リード端子を３本
以上具備するような装置にも適用が可能である。また、
上述した実施形態では、各アイランドに１つの半導体チ
ップ３９を固着したが、１つのアイランドに、例えばト
ランジスタを複数個固着すること、及び、トタンジスタ
と縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も
可能である。
【００３３】さらに、本実施形態では、半導体チップ３
９にトランジスタを形成したが、例えば、パワーＭＯＳ
ＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導
体チップであっても、本発明に応用できることは説明す
るまでもない。加えて、リード端子の本数を増大するこ
とでＢＩＰ、ＭＯＳ型等の集積回路等にも応用すること
ができる。
９にトランジスタを形成したが、例えば、パワーＭＯＳ
ＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導
体チップであっても、本発明に応用できることは説明す
るまでもない。加えて、リード端子の本数を増大するこ
とでＢＩＰ、ＭＯＳ型等の集積回路等にも応用すること
ができる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
リード端子３４がパッケージから突出しない半導体装置
を得ることができる。従って、半導体装置を実装したと
きのデッドスペースを削減し、高密度実装に適した半導
体装置を得ることができる。外部接続端子と外部接続端
子との間を樹脂層４１で被覆した構造にできるので、装
置を実装したときの半田ブリッジ等による端子間短絡の
事故を防止できる。
リード端子３４がパッケージから突出しない半導体装置
を得ることができる。従って、半導体装置を実装したと
きのデッドスペースを削減し、高密度実装に適した半導
体装置を得ることができる。外部接続端子と外部接続端
子との間を樹脂層４１で被覆した構造にできるので、装
置を実装したときの半田ブリッジ等による端子間短絡の
事故を防止できる。
【００３５】パッケージの外形をダイシングブレードに
よる切断面で構成することにより、アイランド３３と樹
脂４１の端面との寸法精度を向上できる。従って、アイ
ランド３３の面積を増大して、収納可能な半導体チップ
３９のチップサイズを増大できる。リードフレーム３０
のパターン全体を樹脂４１で埋設したにもかかわらず、
あらかじめ枠体３２に合わせマーク３７を形成してお
き、これを位置基準としてダイシングするようにしたの
で、ダイシング装置の合わせ精度を最大限に活用するこ
とができる。
よる切断面で構成することにより、アイランド３３と樹
脂４１の端面との寸法精度を向上できる。従って、アイ
ランド３３の面積を増大して、収納可能な半導体チップ
３９のチップサイズを増大できる。リードフレーム３０
のパターン全体を樹脂４１で埋設したにもかかわらず、
あらかじめ枠体３２に合わせマーク３７を形成してお
き、これを位置基準としてダイシングするようにしたの
で、ダイシング装置の合わせ精度を最大限に活用するこ
とができる。
【００３６】ダイシングで切断するリード端子に、あら
かじめＶ字型またはＵ字型のスリット孔４２ａを形成
し、この表面に金属メッキ層４５を形成して、切断後も
金属メッキ層４５を残すようにしたので、実装時に半田
２６がリード端子３４の端部で容易に盛り上がり、これ
が半導体装置の固着強度を増大する。
かじめＶ字型またはＵ字型のスリット孔４２ａを形成
し、この表面に金属メッキ層４５を形成して、切断後も
金属メッキ層４５を残すようにしたので、実装時に半田
２６がリード端子３４の端部で容易に盛り上がり、これ
が半導体装置の固着強度を増大する。
【図１】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図２】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図３】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図４】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図５】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図６】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図７】本発明の半導体装置を説明する為の（Ａ）断面
図、（Ｂ）裏面図、（Ｃ）側面図である。
図、（Ｂ）裏面図、（Ｃ）側面図である。
【図８】本発明の半導体装置を裏面側からみた斜視図で
ある。
ある。
【図９】本発明の半導体装置を実装したときの状態を説
明する断面図である。
明する断面図である。
【図１０】従来の半導体装置を説明する図である。
Claims (4)
- 【請求項１】 半導体チップを固着する為のアイランド
と、該アイランドに先端を近接する複数本のリード端子
とを有するリードフレームを準備する工程と、前記アイ
ランドの上に半導体チップを固着し、前記半導体チップ
の電極と前記リード端子とを電気的に接続する工程と、 前記半導体チップを含めて、複数の半導体チップを絶縁
樹脂層で封止する工程と、 前記リード端子の裏面側の少なくとも一部に、断面側壁
が傾斜したスリット孔を形成する工程と、 前記スリット孔の側壁の表面に金属メッキ層を施す工程
と、 前記金属メッキ層を残すようにして、前記リード端子を
切断する工程と、を具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記リード端子を切断すると同時に前記
樹脂層を切断してパッケージ外形をなす事を特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記樹脂層を形成する工程がトランスフ
ァーモールドであることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 前記スリット孔が断面Ｖ字型あるいはＵ
字型であることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35974997A JP3877409B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35974997A JP3877409B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006243624A Division JP4383436B2 (ja) | 2006-09-08 | 2006-09-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191561A true JPH11191561A (ja) | 1999-07-13 |
| JP3877409B2 JP3877409B2 (ja) | 2007-02-07 |
Family
ID=18466107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35974997A Expired - Lifetime JP3877409B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3877409B2 (ja) |
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- 1997-12-26 JP JP35974997A patent/JP3877409B2/ja not_active Expired - Lifetime
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| US10163850B2 (en) | 2009-06-18 | 2018-12-25 | Rohm Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3877409B2 (ja) | 2007-02-07 |
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| JP2005229010A (ja) | 半導体装置及びその製造方法 |
Legal Events
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061031 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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