JP3877448B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にパッケージ外形を縮小して実装面積を低減でき、更には製造に伴う材料の無駄を削減できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ１回の封止工程で複数個の半導体装置が同時に封止されている。
【０００３】
図８は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ１が固着されたリードフレーム２を、上下金型３Ａ、３Ｂで形成したキャビティ４の内部に設置し、キャビティ４内にエポキシ樹脂を注入することにより、半導体チップ１の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム２を各半導体チップ１毎に切断して、個別の半導体装置が製造される（例えば特開平０５−１２９４７３号）。
【０００４】
この時、図９に示すように、金型３の表面には多数個のキャビティ４ａ〜４ｄと、樹脂を注入するための樹脂源５と、ランナー６、及びランナー６から各キャビティ４ａ〜４ｄに樹脂を流し込むためのゲート７とが設けられている。これらは全て金型３表面に設けた溝である。短冊状のリードフレームであれば、１本のリードフレームに例えば１０個の半導体チップ１が搭載されており、１本のリードフレームに対応して、１０個のキャビティ４と１０本のゲート７、及び１本のランナー６が設けられる。そして、金型３表面には例えばリードフレーム２０本分のキャビティ４が設けられる。
【０００５】
図１０は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ１がリードフレームのアイランド８上に半田等のろう材９によって固着実装され、半導体チップ１の電極パッドとリード１０とがワイヤ１１で接続され、半導体チップ１の周辺部分が上記キャビティの形状に合致した樹脂１２で被覆され、樹脂１２の外部にリード端子１０の先端部分が導出されたものである。
【０００６】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子１０を樹脂１２から突出させるので、リード端子１０の先端部までの距離を実装面積として考慮しなくてはならず、樹脂１２の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【０００７】
また、トランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー６とゲート７においても樹脂が硬化し、このランナー６等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート７を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、前述した従来の欠点に課題に鑑みて成されたものであり、
第１の絶縁基板と第２の絶縁基板とが貼着されており、前記第２の絶縁基板は前記第１の絶縁基板と同じか或いはそれよりも大の板厚であり、前記第１の絶縁基板はその表面にアイランド部を有し、前記第２の絶縁基板は内部電極と前記アイランド部を露出する貫通孔とを有し、前記第１の絶縁基板はその裏面に前記アイランド部または前記内部電極とスルーホールを介して設けられた外部電極を有し、前記アイランド部および前記内部電極は半田との濡れ性が高いメッキ層を有した絶縁基板を準備する工程と、
前記アイランド部上に半導体チップを固着すると共に前記半導体チップと前記内部電極とを電気的に接続する工程と、
前記半導体チップを樹脂層で被覆する工程と、
前記チップ搭載領域および内部電極を囲むように、前記樹脂層と前記絶縁基板とをダイシングにより切断する工程とを含み、
前記アイランド部、前記内部電極および前記外部電極は、前記ダイシングにより切断された側面よりも内側に配置され、前記絶縁基板および前記樹脂層のみがダイシングにより切断されることで解決するものである。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１０】
第１工程：図１、図２参照
まずは、例えば装置１００個分に相当する大判基板３２を準備する。この大判基板３２は、例えば第１と第２の絶縁基板２１ａ、２１ｂの２枚を貼着したものである。第１の絶縁基板２１ａは板厚（図２：ｔ１）が５０〜１００μのセラミックやガラスエポキシ等からなる基板であり、第２の絶縁基板１１ｂは板厚（図２：ｔ２）が１００〜２５０μのセラミックやガラスエポキシ等からなる基板である。第１の基板２１ａがそれだけでは機械的強度を維持するのに不足する板厚（１００μ以下）を有するのに対して、第２の基板２１ｂは第１の絶縁基板２１ａと同じか、或いは機械的強度が十分なる板厚（１００μ以上）を有する。
【００１１】
第２の絶縁基板２１ｂには、半導体チップが２〜１０個分、例えば４個分を搭載するに足りる大きさを有する貫通孔３３が設けられており、貫通孔３３の内部に第１の絶縁基板２１ａが露出する。従って、貫通孔３３の部分では板厚が局所的に薄い（ｔ１）のに対し、その他の領域では厚い板厚（ｔ１＋ｔ２＝ｔ３）を具備する。そして、貫通孔３３は縦横に規則的に複数個配置され、第２の絶縁基板２１ｂが格子状のパターンで延在することになる。
【００１２】
図２に大判基板３２の拡大平面図（Ａ）と断面図（Ｂ）を示した。第２の絶縁基板２１ｂの貫通孔３３に露出した第１の絶縁基板２１ａの表面には、金メッキ層によりアイランド部２４ａが形成されており、裏面には同じく金メッキ層によって外部電極２５ａが形成されている。第１の絶縁基板２１ａにはこれを貫通するスルーホールが設けられており、該スルーホールの内部がタングステン、Ａｇ−Ｐｄ、Ａｕ等の導電材料によって埋設されてアイランド部２４と外部電極２５ａとが電気的に接続されている。第２の絶縁基板２１ｂの表面には金メッキ層により内部電極２４ｂ、２４ｃが描画され、第１の絶縁基板２１ａの裏面にはこれらに対応する箇所に金メッキパターンが描画されて外部電極２５を形成している。内部電極２４ｂ、２４ｃ下部の第１の絶縁基板２１ａと第２の絶縁基板２１ｂにはこれらを貫通するスルーホールが設けられ、該スルーホールの内部がタングステン、Ａｇ−Ｐｄ、Ａｕ等の導電材料によって埋設されて内部電極２４ｂ、２４ｃと外部電極２５、２５とが各々電気的に接続されている。
【００１３】
同図において、線で囲んだ領域３４が１つの半導体装置として後に切り出されることになる。
【００１４】
第２工程：図３参照
斯かる状態の大判基板３２に対して、半導体チップ２２をダイボンドする。まずは貫通孔３３内部のアイランド部２４ａ上に接着剤２７を供給し、アイランド部２４ａ上に半導体チップ２２を搬送し、固着する。そして、半導体チップ２２上に形成したボンディングパッド２８と内部電極２４ｂ、２４ｃとをボンディングワイヤ２９でワイヤボンドする。
【００１５】
尚、本工程以降に行うダイシング工程により、ダイシングライン３４で囲んだ領域を１つの半導体装置として切り出す。
【００１６】
第３工程：図４参照
ダイボンドした半導体チップ２２の全部を被覆するように、大判基板３２の上に樹脂層２３を形成してモールドする。モールドは、樹脂をポッティングによって供給して硬化させるか、或いは大判基板３２一枚に対して１つのキャビティを有する上下金型によってモールドする。この樹脂層２３は半導体チップ２２を個別に被覆するものではなく、複数の半導体チップ２２を連続した樹脂で一括して被覆する。例えば一枚の大判基板３２に１００個の半導体チップ２２を搭載した場合は、１００個全てのチップを一括して被覆する。ポッティングであれば無駄になる樹脂の量は極めて少ない。また、金型を用いたトランスファーモールドであっても、装置１００個分に１本のゲートを設ければよいので、無駄にする量は少ない。
【００１７】
第４工程：図５参照
幅が１００〜３００μのダイシングブレード３５により、ダイシングライン３４に沿って樹脂層２３と第１と第２の絶縁基板２１ａ、２１ｂを同時に切断し、個々の半導体装置に分離する。個々の半導体装置の側面は本工程のダイシングによって形成されており、切断面には第１と第２の絶縁基板２１ａ、２１ｂの外周端面が露出し且つ樹脂層２３と同一平面を形成する。
【００１８】
以上に説明した製造方法は、以下のメリットを有する。
【００１９】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき。材料費の低減につながる。
【００２０】
モールド金型とリードフレームとの位置合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置の位置あわせ精度はプラス・マイナス１０μ程度と精度が高い。従って樹脂外形をダイシングで形成することにより、従来より外形寸法の小さなパッケージを得ることができる。
【００２１】
大判基板３２の略全体が比較的厚い板厚（ｔ３）を有するので、製造工程において大判基板３２の割れ、欠け等を防止し、その取り扱いを容易にする。一般的なセラミック基板は、その板厚が１００μを下回ると機械的強度が不足し始めるので、本発明では、第１の絶縁基板２１ａだけを強度が不足しがちな板厚（ｔ１）とし、第２の絶縁基板２１ｂの板厚（ｔ２）によって補強することにより、半導体チップ２２を搭載する部分だけが薄い大判基板３２を形成した。具体的には、第１の絶縁基板２１ａに対して第１の絶縁基板２１ａの板厚と同じか或いはそれ以上の板厚を持つ第２の絶縁基板２１ｂを貼着して全体の板厚を１５０μ以上、例えば３００μとする。これにより、大判基板３２としては厚い板厚（ｔ３）を有し局所的に薄い板厚（ｔ１）を持つだけにとどまるので、製造を行う上では十分な機械的強度を持たせることが可能になるのである。尚、樹脂層２３でモールドした後は、樹脂層２３が機械的強度を保つ。
【００２２】
しかも、第１の絶縁基板２１ａが約２０ｍｍ×２０ｍｍの面積を超えて延在すると同じく割れが生じやすくなるので、局所的に薄い部分を点在させ、板厚の厚い部分を格子状に延在させることで強度を保った。
【００２３】
これらにより、アイランド部２４ａの板厚（ｔ１）だけを薄くできるので、半導体装置全体の高さを低く押さえることができる。本願発明者は、本願手法によって、縦×横×高さが、１．０ｍｍ×０．５ｍｍ×０．５ｍｍの小型パッケージトランジスタを実現することができた。
【００２４】
図６、図７に、上記製造方法によって形成した半導体装置を示した。図６（Ａ）は本発明の半導体装置を示す断面図、図６（Ｂ）はその平面図、図７（Ａ）は装置を上方から見たときの斜視図、図７（Ｂ）は装置を下方から見たときの斜視図である。
【００２５】
図６、図７を参照して、この半導体装置は、第１と第２の絶縁基板２１ａ、２１ｂを貼着した絶縁基板２１と、第１の絶縁基板２１ａ上に固着した、トランジスタ素子などを形成した半導体チップ２２と、半導体チップ２２を含めて全体を封止する樹脂層２３とを有する。
【００２６】
半導体チップ２２は第１の絶縁基板２１ａのアイランド部２４ａにＡｇペーストなどの接着剤２７でダイボンドされており、半導体チップ２２表面の電極パッド２８と第２の絶縁基板２１ｂ表面に形成した内部電極２４ｂ、２４ｃとが金ワイヤ２９によって各々ワイヤボンドされている。この結果、外部電極２５ａがコレクタ電極となり、外部電極２５ｂ、２５ｃがベースとエミッタの電極となる。そして、ダイボンド、ワイヤボンドが成された絶縁基板２１の上を、エポキシ系の絶縁樹脂層２３が被覆して半導体チップ２２を封止し、且つ略直方体のパッケージ形状を形成している。
【００２７】
パッケージ外形のうち、少なくとも４つの側面２３ａ〜２３ｄは金型表面によらず切断面によって構成されている。第１の絶縁基板２１ａの外周端面３０及び第２の絶縁基板２１ｂの外周端面３１の１つは樹脂層２３表面に露出しており、樹脂層２３の側面２３ａ、２３ｂ、２３ｃ、２３ｄと連続する同一平面を成している。これらは、樹脂層２３と各絶縁基板２１ａ、２１ｂとが、同時に切断工程、例えばダイシングブレードによって切断されることによって形成されている。
【００２８】
第２の絶縁基板２１ｂは、半導体チップ２２の１つの側辺に対応する側面２３ｄに沿って、一定の幅で延在している。その端部は側面２３ｄに隣接する側面２３ｂ、２３ｃに接しており、側面２３ｂ、２３ｃには第２の絶縁基板２１ｂの外周端面３１の２辺が露出する。第２の絶縁基板２１ｂの外周端面３１の、残る１つは樹脂層２３に埋没している。
【００２９】
而して、本発明の半導体装置は、外部電極２５ａ、２５ｂ、２５ｃがパッケージの外形寸法より突出しない構造であるので、リードフレームを用いた半導体装置よりも更に小型化でき、更には実装したときの占有面積を低減し、高密度実装を実現できるものである。
【００３０】
更に、絶縁基板２１の表面に形成したアイランド部２４ａと内部電極２４ｂ、２４ｃの金メッキ層は、樹脂層２３の側面２３ａ〜２３ｄには達せず、絶縁基板２１の全周にわたって、その端から３０〜７０μの距離だけ後退されている。また、第１の絶縁基板２１ａの裏面に形成した外部電極２５ａ、２５ｂ、２５ｃも、第１の絶縁基板２１ａの外周端面３０から後退されている。この構成は、２つの利点を生む。
【００３１】
利点の１つは、側面２３ａ、２３ｂ、２３ｃ、２３ｄをダイシングブレードで切断したときに得られる。即ち、導電材料として優れた性質を持つ金メッキ層は、同時に優れた延性を持つ素材である。そのため、金メッキ層をダイシングブレードで切断すると、ブレードによって金メッキ層が引き延ばされてバリが生じ、これが外観不良となるのである。ダイシングブレードに接触させないことで、この様な事故を防止できる。
【００３２】
利点の２つは、上記の半導体装置をプリント基板上に実装したときに得られる。即ち、上記の半導体装置を実装するときは、プリント基板上に形成した導電パターンに第１の絶縁基板２１ａの外部電極２５ａ、２５ｂ、２５ｃを位置あわせして設置し、両者をはんだ付けすることによって固着するのであるが、金は半田に対して塗れ性が極めて高いという特質を持つ。そのため、パッケージの側面２３ａ〜２３ｄに金メッキ層が露出して半田と接触すると、半田が絶縁基板２１と樹脂層２３との界面に進入して、樹脂剥がれや電気的短絡という事故を引き起こすのである。パッケージの側面に金メッキ層を露出させないことで、この様な事故を防止できる。
【００３３】
而して、半導体チップ２２を搭載する箇所を部分的に薄くすることにより、半導体装置の全体高さ（図６のｔ４）を低く抑えることが可能である。
【００３４】
更に、板厚を厚くする箇所として、内部電極２４ｂ、２４ｃを設けた箇所を厚くすることにより、半導体チップ２２上の電極パッド２８と内部電極２４ｂ、２４ｃとの高さを近似させることができる。これによって、ワイヤボンド工程においてワイヤのボンダビリティを改善し、ワイヤ２９の「たれ」などによる半導体チップ２３との接触事故などを避けることができる。
【００３５】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００３６】
更に、多数個の半導体チップ２２を連続した樹脂層２３で一括モールドするので、装置１個あたりに消費する樹脂の量を節約でき、無駄を少なくすることができる。
【００３７】
更に、第１の絶縁基板２１ａを薄くし、第２の絶縁基板２１ｂを厚く形成することで、半導体チップ搭載部分だけを薄くできるので、装置外形の高さ（ｔ３）を抑えて小型パッケージを実現できる。
【００３８】
更に、板厚が薄い部分を点在させ、板厚が厚い部分を格子状に配置することによって、製造上の大判基板３２の取り扱いを容易にし、その割れ、欠けを防止できる利点を有する。
【００３９】
更に、板厚が厚い箇所に内部電極２４ｂ、２４ｃを配置することでワイヤボンドのボンダビリティを改善できる利点を有する。
【図面の簡単な説明】
【図１】本発明を説明するための斜視図である、
【図２】本発明を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための斜視図である、
【図５】本発明を説明するための斜視図である、
【図６】本発明を説明する為の（Ａ）断面図、（Ｂ）平面図である。
【図７】本発明を説明する為の斜視図である。
【図８】従来例を説明する断面図である。
【図９】従来例を説明する平面図である。
【図１０】従来例を説明する断面図である。
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にパッケージ外形を縮小して実装面積を低減でき、更には製造に伴う材料の無駄を削減できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ１回の封止工程で複数個の半導体装置が同時に封止されている。
【０００３】
図８は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ１が固着されたリードフレーム２を、上下金型３Ａ、３Ｂで形成したキャビティ４の内部に設置し、キャビティ４内にエポキシ樹脂を注入することにより、半導体チップ１の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム２を各半導体チップ１毎に切断して、個別の半導体装置が製造される（例えば特開平０５−１２９４７３号）。
【０００４】
この時、図９に示すように、金型３の表面には多数個のキャビティ４ａ〜４ｄと、樹脂を注入するための樹脂源５と、ランナー６、及びランナー６から各キャビティ４ａ〜４ｄに樹脂を流し込むためのゲート７とが設けられている。これらは全て金型３表面に設けた溝である。短冊状のリードフレームであれば、１本のリードフレームに例えば１０個の半導体チップ１が搭載されており、１本のリードフレームに対応して、１０個のキャビティ４と１０本のゲート７、及び１本のランナー６が設けられる。そして、金型３表面には例えばリードフレーム２０本分のキャビティ４が設けられる。
【０００５】
図１０は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ１がリードフレームのアイランド８上に半田等のろう材９によって固着実装され、半導体チップ１の電極パッドとリード１０とがワイヤ１１で接続され、半導体チップ１の周辺部分が上記キャビティの形状に合致した樹脂１２で被覆され、樹脂１２の外部にリード端子１０の先端部分が導出されたものである。
【０００６】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子１０を樹脂１２から突出させるので、リード端子１０の先端部までの距離を実装面積として考慮しなくてはならず、樹脂１２の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【０００７】
また、トランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー６とゲート７においても樹脂が硬化し、このランナー６等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート７を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、前述した従来の欠点に課題に鑑みて成されたものであり、
第１の絶縁基板と第２の絶縁基板とが貼着されており、前記第２の絶縁基板は前記第１の絶縁基板と同じか或いはそれよりも大の板厚であり、前記第１の絶縁基板はその表面にアイランド部を有し、前記第２の絶縁基板は内部電極と前記アイランド部を露出する貫通孔とを有し、前記第１の絶縁基板はその裏面に前記アイランド部または前記内部電極とスルーホールを介して設けられた外部電極を有し、前記アイランド部および前記内部電極は半田との濡れ性が高いメッキ層を有した絶縁基板を準備する工程と、
前記アイランド部上に半導体チップを固着すると共に前記半導体チップと前記内部電極とを電気的に接続する工程と、
前記半導体チップを樹脂層で被覆する工程と、
前記チップ搭載領域および内部電極を囲むように、前記樹脂層と前記絶縁基板とをダイシングにより切断する工程とを含み、
前記アイランド部、前記内部電極および前記外部電極は、前記ダイシングにより切断された側面よりも内側に配置され、前記絶縁基板および前記樹脂層のみがダイシングにより切断されることで解決するものである。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１０】
第１工程：図１、図２参照
まずは、例えば装置１００個分に相当する大判基板３２を準備する。この大判基板３２は、例えば第１と第２の絶縁基板２１ａ、２１ｂの２枚を貼着したものである。第１の絶縁基板２１ａは板厚（図２：ｔ１）が５０〜１００μのセラミックやガラスエポキシ等からなる基板であり、第２の絶縁基板１１ｂは板厚（図２：ｔ２）が１００〜２５０μのセラミックやガラスエポキシ等からなる基板である。第１の基板２１ａがそれだけでは機械的強度を維持するのに不足する板厚（１００μ以下）を有するのに対して、第２の基板２１ｂは第１の絶縁基板２１ａと同じか、或いは機械的強度が十分なる板厚（１００μ以上）を有する。
【００１１】
第２の絶縁基板２１ｂには、半導体チップが２〜１０個分、例えば４個分を搭載するに足りる大きさを有する貫通孔３３が設けられており、貫通孔３３の内部に第１の絶縁基板２１ａが露出する。従って、貫通孔３３の部分では板厚が局所的に薄い（ｔ１）のに対し、その他の領域では厚い板厚（ｔ１＋ｔ２＝ｔ３）を具備する。そして、貫通孔３３は縦横に規則的に複数個配置され、第２の絶縁基板２１ｂが格子状のパターンで延在することになる。
【００１２】
図２に大判基板３２の拡大平面図（Ａ）と断面図（Ｂ）を示した。第２の絶縁基板２１ｂの貫通孔３３に露出した第１の絶縁基板２１ａの表面には、金メッキ層によりアイランド部２４ａが形成されており、裏面には同じく金メッキ層によって外部電極２５ａが形成されている。第１の絶縁基板２１ａにはこれを貫通するスルーホールが設けられており、該スルーホールの内部がタングステン、Ａｇ−Ｐｄ、Ａｕ等の導電材料によって埋設されてアイランド部２４と外部電極２５ａとが電気的に接続されている。第２の絶縁基板２１ｂの表面には金メッキ層により内部電極２４ｂ、２４ｃが描画され、第１の絶縁基板２１ａの裏面にはこれらに対応する箇所に金メッキパターンが描画されて外部電極２５を形成している。内部電極２４ｂ、２４ｃ下部の第１の絶縁基板２１ａと第２の絶縁基板２１ｂにはこれらを貫通するスルーホールが設けられ、該スルーホールの内部がタングステン、Ａｇ−Ｐｄ、Ａｕ等の導電材料によって埋設されて内部電極２４ｂ、２４ｃと外部電極２５、２５とが各々電気的に接続されている。
【００１３】
同図において、線で囲んだ領域３４が１つの半導体装置として後に切り出されることになる。
【００１４】
第２工程：図３参照
斯かる状態の大判基板３２に対して、半導体チップ２２をダイボンドする。まずは貫通孔３３内部のアイランド部２４ａ上に接着剤２７を供給し、アイランド部２４ａ上に半導体チップ２２を搬送し、固着する。そして、半導体チップ２２上に形成したボンディングパッド２８と内部電極２４ｂ、２４ｃとをボンディングワイヤ２９でワイヤボンドする。
【００１５】
尚、本工程以降に行うダイシング工程により、ダイシングライン３４で囲んだ領域を１つの半導体装置として切り出す。
【００１６】
第３工程：図４参照
ダイボンドした半導体チップ２２の全部を被覆するように、大判基板３２の上に樹脂層２３を形成してモールドする。モールドは、樹脂をポッティングによって供給して硬化させるか、或いは大判基板３２一枚に対して１つのキャビティを有する上下金型によってモールドする。この樹脂層２３は半導体チップ２２を個別に被覆するものではなく、複数の半導体チップ２２を連続した樹脂で一括して被覆する。例えば一枚の大判基板３２に１００個の半導体チップ２２を搭載した場合は、１００個全てのチップを一括して被覆する。ポッティングであれば無駄になる樹脂の量は極めて少ない。また、金型を用いたトランスファーモールドであっても、装置１００個分に１本のゲートを設ければよいので、無駄にする量は少ない。
【００１７】
第４工程：図５参照
幅が１００〜３００μのダイシングブレード３５により、ダイシングライン３４に沿って樹脂層２３と第１と第２の絶縁基板２１ａ、２１ｂを同時に切断し、個々の半導体装置に分離する。個々の半導体装置の側面は本工程のダイシングによって形成されており、切断面には第１と第２の絶縁基板２１ａ、２１ｂの外周端面が露出し且つ樹脂層２３と同一平面を形成する。
【００１８】
以上に説明した製造方法は、以下のメリットを有する。
【００１９】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき。材料費の低減につながる。
【００２０】
モールド金型とリードフレームとの位置合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置の位置あわせ精度はプラス・マイナス１０μ程度と精度が高い。従って樹脂外形をダイシングで形成することにより、従来より外形寸法の小さなパッケージを得ることができる。
【００２１】
大判基板３２の略全体が比較的厚い板厚（ｔ３）を有するので、製造工程において大判基板３２の割れ、欠け等を防止し、その取り扱いを容易にする。一般的なセラミック基板は、その板厚が１００μを下回ると機械的強度が不足し始めるので、本発明では、第１の絶縁基板２１ａだけを強度が不足しがちな板厚（ｔ１）とし、第２の絶縁基板２１ｂの板厚（ｔ２）によって補強することにより、半導体チップ２２を搭載する部分だけが薄い大判基板３２を形成した。具体的には、第１の絶縁基板２１ａに対して第１の絶縁基板２１ａの板厚と同じか或いはそれ以上の板厚を持つ第２の絶縁基板２１ｂを貼着して全体の板厚を１５０μ以上、例えば３００μとする。これにより、大判基板３２としては厚い板厚（ｔ３）を有し局所的に薄い板厚（ｔ１）を持つだけにとどまるので、製造を行う上では十分な機械的強度を持たせることが可能になるのである。尚、樹脂層２３でモールドした後は、樹脂層２３が機械的強度を保つ。
【００２２】
しかも、第１の絶縁基板２１ａが約２０ｍｍ×２０ｍｍの面積を超えて延在すると同じく割れが生じやすくなるので、局所的に薄い部分を点在させ、板厚の厚い部分を格子状に延在させることで強度を保った。
【００２３】
これらにより、アイランド部２４ａの板厚（ｔ１）だけを薄くできるので、半導体装置全体の高さを低く押さえることができる。本願発明者は、本願手法によって、縦×横×高さが、１．０ｍｍ×０．５ｍｍ×０．５ｍｍの小型パッケージトランジスタを実現することができた。
【００２４】
図６、図７に、上記製造方法によって形成した半導体装置を示した。図６（Ａ）は本発明の半導体装置を示す断面図、図６（Ｂ）はその平面図、図７（Ａ）は装置を上方から見たときの斜視図、図７（Ｂ）は装置を下方から見たときの斜視図である。
【００２５】
図６、図７を参照して、この半導体装置は、第１と第２の絶縁基板２１ａ、２１ｂを貼着した絶縁基板２１と、第１の絶縁基板２１ａ上に固着した、トランジスタ素子などを形成した半導体チップ２２と、半導体チップ２２を含めて全体を封止する樹脂層２３とを有する。
【００２６】
半導体チップ２２は第１の絶縁基板２１ａのアイランド部２４ａにＡｇペーストなどの接着剤２７でダイボンドされており、半導体チップ２２表面の電極パッド２８と第２の絶縁基板２１ｂ表面に形成した内部電極２４ｂ、２４ｃとが金ワイヤ２９によって各々ワイヤボンドされている。この結果、外部電極２５ａがコレクタ電極となり、外部電極２５ｂ、２５ｃがベースとエミッタの電極となる。そして、ダイボンド、ワイヤボンドが成された絶縁基板２１の上を、エポキシ系の絶縁樹脂層２３が被覆して半導体チップ２２を封止し、且つ略直方体のパッケージ形状を形成している。
【００２７】
パッケージ外形のうち、少なくとも４つの側面２３ａ〜２３ｄは金型表面によらず切断面によって構成されている。第１の絶縁基板２１ａの外周端面３０及び第２の絶縁基板２１ｂの外周端面３１の１つは樹脂層２３表面に露出しており、樹脂層２３の側面２３ａ、２３ｂ、２３ｃ、２３ｄと連続する同一平面を成している。これらは、樹脂層２３と各絶縁基板２１ａ、２１ｂとが、同時に切断工程、例えばダイシングブレードによって切断されることによって形成されている。
【００２８】
第２の絶縁基板２１ｂは、半導体チップ２２の１つの側辺に対応する側面２３ｄに沿って、一定の幅で延在している。その端部は側面２３ｄに隣接する側面２３ｂ、２３ｃに接しており、側面２３ｂ、２３ｃには第２の絶縁基板２１ｂの外周端面３１の２辺が露出する。第２の絶縁基板２１ｂの外周端面３１の、残る１つは樹脂層２３に埋没している。
【００２９】
而して、本発明の半導体装置は、外部電極２５ａ、２５ｂ、２５ｃがパッケージの外形寸法より突出しない構造であるので、リードフレームを用いた半導体装置よりも更に小型化でき、更には実装したときの占有面積を低減し、高密度実装を実現できるものである。
【００３０】
更に、絶縁基板２１の表面に形成したアイランド部２４ａと内部電極２４ｂ、２４ｃの金メッキ層は、樹脂層２３の側面２３ａ〜２３ｄには達せず、絶縁基板２１の全周にわたって、その端から３０〜７０μの距離だけ後退されている。また、第１の絶縁基板２１ａの裏面に形成した外部電極２５ａ、２５ｂ、２５ｃも、第１の絶縁基板２１ａの外周端面３０から後退されている。この構成は、２つの利点を生む。
【００３１】
利点の１つは、側面２３ａ、２３ｂ、２３ｃ、２３ｄをダイシングブレードで切断したときに得られる。即ち、導電材料として優れた性質を持つ金メッキ層は、同時に優れた延性を持つ素材である。そのため、金メッキ層をダイシングブレードで切断すると、ブレードによって金メッキ層が引き延ばされてバリが生じ、これが外観不良となるのである。ダイシングブレードに接触させないことで、この様な事故を防止できる。
【００３２】
利点の２つは、上記の半導体装置をプリント基板上に実装したときに得られる。即ち、上記の半導体装置を実装するときは、プリント基板上に形成した導電パターンに第１の絶縁基板２１ａの外部電極２５ａ、２５ｂ、２５ｃを位置あわせして設置し、両者をはんだ付けすることによって固着するのであるが、金は半田に対して塗れ性が極めて高いという特質を持つ。そのため、パッケージの側面２３ａ〜２３ｄに金メッキ層が露出して半田と接触すると、半田が絶縁基板２１と樹脂層２３との界面に進入して、樹脂剥がれや電気的短絡という事故を引き起こすのである。パッケージの側面に金メッキ層を露出させないことで、この様な事故を防止できる。
【００３３】
而して、半導体チップ２２を搭載する箇所を部分的に薄くすることにより、半導体装置の全体高さ（図６のｔ４）を低く抑えることが可能である。
【００３４】
更に、板厚を厚くする箇所として、内部電極２４ｂ、２４ｃを設けた箇所を厚くすることにより、半導体チップ２２上の電極パッド２８と内部電極２４ｂ、２４ｃとの高さを近似させることができる。これによって、ワイヤボンド工程においてワイヤのボンダビリティを改善し、ワイヤ２９の「たれ」などによる半導体チップ２３との接触事故などを避けることができる。
【００３５】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００３６】
更に、多数個の半導体チップ２２を連続した樹脂層２３で一括モールドするので、装置１個あたりに消費する樹脂の量を節約でき、無駄を少なくすることができる。
【００３７】
更に、第１の絶縁基板２１ａを薄くし、第２の絶縁基板２１ｂを厚く形成することで、半導体チップ搭載部分だけを薄くできるので、装置外形の高さ（ｔ３）を抑えて小型パッケージを実現できる。
【００３８】
更に、板厚が薄い部分を点在させ、板厚が厚い部分を格子状に配置することによって、製造上の大判基板３２の取り扱いを容易にし、その割れ、欠けを防止できる利点を有する。
【００３９】
更に、板厚が厚い箇所に内部電極２４ｂ、２４ｃを配置することでワイヤボンドのボンダビリティを改善できる利点を有する。
【図面の簡単な説明】
【図１】本発明を説明するための斜視図である、
【図２】本発明を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明を説明する為の（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための斜視図である、
【図５】本発明を説明するための斜視図である、
【図６】本発明を説明する為の（Ａ）断面図、（Ｂ）平面図である。
【図７】本発明を説明する為の斜視図である。
【図８】従来例を説明する断面図である。
【図９】従来例を説明する平面図である。
【図１０】従来例を説明する断面図である。
Claims (2)
- 第１の絶縁基板と第２の絶縁基板とが貼着されており、前記第２の絶縁基板は前記第１の絶縁基板と同じか或いはそれよりも大の板厚であり、前記第１の絶縁基板はその表面にアイランド部を有し、前記第２の絶縁基板は内部電極と前記アイランド部を露出する貫通孔とを有し、前記第１の絶縁基板はその裏面に前記アイランド部または前記内部電極とスルーホールを介して設けられた外部電極を有し、前記アイランド部および前記内部電極は半田との濡れ性が高いメッキ層を有した絶縁基板を準備する工程と、
前記アイランド部上に半導体チップを固着すると共に前記半導体チップと前記内部電極とを電気的に接続する工程と、
前記半導体チップを樹脂層で被覆する工程と、
前記チップ搭載領域および内部電極を囲むように、前記樹脂層と前記絶縁基板とをダイシングにより切断する工程とを含み、
前記アイランド部、前記内部電極および前記外部電極は、前記ダイシングにより切断された側面よりも内側に配置され、前記絶縁基板および前記樹脂層のみがダイシングにより切断されることを特徴とする半導体装置の製造方法。 - 前記メッキ層は、金メッキにより構成される請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP27352998A JP3877448B2 (ja) | 1998-09-28 | 1998-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2000106377A JP2000106377A (ja) | 2000-04-11 |
| JP3877448B2 true JP3877448B2 (ja) | 2007-02-07 |
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ID=17529125
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| JP (1) | JP3877448B2 (ja) |
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|
| A977 | Report on retrieval |
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| RD01 | Notification of change of attorney |
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