JP3819607B2 - 半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特にパッケージ外形を縮小して実装面積を低減でき、更には製造に伴う材料の無駄を削減できる半導体装置とその製造方法に関する。
【0002】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ1回の封止工程で複数個の半導体装置が同時に封止されている。
【0003】
図8は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ1が固着されたリードフレーム2を、上下金型3A、3Bで形成したキャビティ4の内部に設置し、キャビティ4内にエポキシ樹脂を注入することにより、半導体チップ1の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム2を各半導体チップ1毎に切断して、個別の半導体装置が製造される(例えば特開平05−129473号)。
【0004】
この時、図9に示すように、金型3の表面には多数個のキャビティ4a〜4dと、樹脂を注入するための樹脂源5と、ランナー6、及びランナー6から各キャビティ4a〜4dに樹脂を流し込むためのゲート7とが設けられている。これらは全て金型3表面に設けた溝である。短冊状のリードフレームであれば、1本のリードフレームに例えば10個の半導体チップ1が搭載されており、1本のリードフレームに対応して、10個のキャビティ4と10本のゲート7、及び1本のランナー6が設けられる。そして、金型3表面には例えばリードフレーム20本分のキャビティ4が設けられる。
【0005】
図10は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ1がリードフレームのアイランド8上に半田等のろう材9によって固着実装され、半導体チップ1の電極パッドとリード10とがワイヤ11で接続され、半導体チップ1の周辺部分が上記キャビティの形状に合致した樹脂12で被覆され、樹脂12の外部にリード端子10の先端部分が導出されたものである。
【0006】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子10を樹脂12から突出させるので、リード端子10の先端部までの距離を実装面積として考慮しなくてはならず、樹脂12の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【0007】
また、トランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー6とゲート7においても樹脂が硬化し、このランナー6等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート7を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【0008】
【課題を解決するための手段】
本発明は上述した従来の欠点に鑑みて成されたものであり、厚肉部と薄肉部とからなる絶縁基板と、前記薄肉部の上に固着した半導体チップと、前記厚肉部の表面に描画した導電パターンと、前記半導体チップの電極と前記導電パターンとを接続する手段と、前記半導体チップを含めて前記絶縁基板の上部を被覆する絶縁樹脂とを具備し、
前記絶縁基板の外周端面と前記絶縁樹脂の外周端面とが同一平面であり、これらが前記パッケージ外形の側面を構成し、
前記厚肉部が前記絶縁基板の1辺に沿って設けられ、他の3辺は前記薄肉部が延在することを特徴とするものである。
【0009】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【0010】
図1(A)は本発明の半導体装置を示す断面図、図1(B)はその平面図、図2(A)は装置を上方から見たときの斜視図、図2(B)は装置を下方から見たときの斜視図である。
【0011】
図1、図2を参照して、この半導体装置は、第1と第2の絶縁基板21a、21bを貼着した絶縁基板21と、第1の絶縁基板21a上に固着した、トランジスタ素子などを形成した半導体チップ22と、半導体チップ22を含めて全体を封止する樹脂層23とを有する。
【0012】
第1の絶縁基板21aは板厚(図1:t1)が50〜200μのセラミックやガラスエポキシ等からなる基板であり、その表面には金メッキ層によってアイランド部24aが形成されており、裏面には同じく金メッキ層によって外部電極25aが形成されている。第1の絶縁基板21aにはこれを貫通するスルーホール26aが設けられており、該スルーホール26aの内部がタングステン、Ag−Pd等の導電材料によって埋設されてアイランド部24と外部電極25aとが電気的に接続されている。
【0013】
第2の絶縁基板11bは板厚(図1:t2)が100〜250μのセラミックやガラスエポキシ等からなる基板であり、半導体チップ22を搭載すべき領域を除いた大きさを有し、第1の絶縁基板21aに接着され一体化している。第2の絶縁基板21bの表面には金メッキ層によって内部電極24b、24cが形成されている。その下部の第1の絶縁基板21aと第2の絶縁基板21bにはこれらを貫通するスルーホール26b、26cが設けられ、該スルーホール26b、26cの内部がタングステン、Ag−Pd、Au等の導電材料によって埋設されて内部電極24b、24cと第1の絶縁基板21aの裏面に設けた外部電極25b、25cとが電気的に接続されている。
【0014】
半導体チップ22は第1の絶縁基板21aのアイランド部24aにAgペーストなどの接着剤27でダイボンドされており、半導体チップ22表面の電極パッド28と第2の絶縁基板21b表面に形成した内部電極24b、24cとが金ワイヤ29によって各々ワイヤボンドされている。この結果、外部電極25aがコレクタ電極となり、外部電極25b、25cがベースとエミッタの電極となる。そして、ダイボンド、ワイヤボンドが成された絶縁基板21の上を、エポキシ系の絶縁樹脂層23が被覆して半導体チップ22を封止し、且つ略直方体のパッケージ形状を形成している。
【0015】
パッケージ外形のうち、少なくとも4つの側面23a〜23dは金型表面によらず切断面によって構成されている。第1の絶縁基板21aの外周端面30及び第2の絶縁基板21bの外周端面31の1つは樹脂層23表面に露出しており、樹脂層23の側面23a、23b、23c、23dと連続する同一平面を成している。これらは、樹脂層23と各絶縁基板21a、21bとが、同時に切断工程、例えばダイシングブレードによって切断されることによって形成されている。
【0016】
第2の絶縁基板21bは、半導体チップ22の1つの側辺に対応する側面23dに沿って、一定の幅で延在している。その端部は側面23dに隣接する側面23b、23cに接しており、側面23b、23cには第2の絶縁基板21bの外周端面31の2辺が露出する。第2の絶縁基板21bの外周端面31の、残る1つは樹脂層23に埋没している。
【0017】
而して、本発明の半導体装置は、外部電極25a、25b、25cがパッケージの外形寸法より突出しない構造であるので、リードフレームを用いた半導体装置よりも更に小型化でき、更には実装したときの占有面積を低減し、高密度実装を実現できるものである。
【0018】
更に、絶縁基板21の表面に形成したアイランド部24aと内部電極24b、24cの金メッキ層は、樹脂層23の側面23a〜23dには達せず、絶縁基板21の全周にわたって、その端から30〜70μの距離だけ後退されている。また、第1の絶縁基板21aの裏面に形成した外部電極25a、25b、25cも、第1の絶縁基板21aの外周端面30から後退されている。この構成は、2つの利点を生む。
【0019】
利点の1つは、側面23a、23b、23c、23dをダイシングブレードで切断したときに得られる。即ち、導電材料として優れた性質を持つ金メッキ層は、同時に優れた延性を持つ素材である。そのため、金メッキ層をダイシングブレードで切断すると、ブレードによって金メッキ層が引き延ばされてバリが生じ、これが外観不良となるのである。ダイシングブレードに接触させないことで、この様な事故を防止できる。
【0020】
利点の2つは、上記の半導体装置をプリント基板上に実装したときに得られる。即ち、上記の半導体装置を実装するときは、プリント基板上に形成した導電パターンに第1の絶縁基板21aの外部電極25a、25b、25cを位置あわせして設置し、両者をはんだ付けすることによって固着するのであるが、金は半田に対して塗れ性が極めて高いという特質を持つ。そのため、パッケージの側面23a〜23dに金メッキ層が露出して半田と接触すると、半田が絶縁基板21と樹脂層23との界面に進入して、樹脂剥がれや電気的短絡という事故を引き起こすのである。パッケージの側面に金メッキ層を露出させないことで、この様な事故を防止できる。
【0021】
本発明の半導体装置は、パッケージ外形の側面23a〜23bが切断面によって構成されている。即ち、絶縁基板21を支持基板として半導体チップ22を搭載し、モールドしてからこれらを切断する。そのため、1枚の大判の絶縁基板から切断して上記の半導体装置を得ることになる。
【0022】
而して、本発明の第1の骨子は、半導体チップ21を搭載する箇所の絶縁基板21の板厚が薄く、その他に板厚が厚い部分を具備することにある。上記の例は、2枚の基板を張り合わせることで板厚の差を実現している。即ち、半導体チップ22を搭載する部分を第1の絶縁基板21aの板厚t1で構成し、内部電極24b、24cが位置する箇所では第1と第2の絶縁基板21a、21bの板厚の和(t1+t2)で構成している。この様な板厚の差は、上記の大判の絶縁基板を用いて製造する上で機械的強度を保つため、及び半導体装置を小型化する上で重要な要素である。
【0023】
即ち、半導体チップ22を搭載する箇所を部分的に薄くすることにより、半導体装置の全体高さ(図1のt3)を低く抑えることが可能である。この時、薄い板厚t1として、この基板を製造ラインで流す際に取り扱いが可能な機械的強度を保つ厚みよりは薄い板厚としておく。具体的には、板厚を50〜200μとする。前記大判の絶縁基板全体をこの板厚にすると、基板が割れやすくなって製造上の取り扱いが困難となる。
【0024】
この取り扱いの困難さに対して、半導体チップ22を搭載する箇所を除いて板厚を厚くする(t1+t2)ことにより、全体的な機械的強度を強化する。具体的には、第1の絶縁基板21aの板厚と同じか或いはそれ以上の板厚を持つ第2の絶縁基板21bを貼着して全体の板厚を150μ以上、例えば300μまでとする。従って、前記大判の絶縁基板としては厚い第2の板厚(t1+t2)を有し局所的に薄い第1の板厚(t1)を持つだけにとどまるので、製造を行う上では十分な機械的強度を持たせることが可能になるのである。尚、樹脂層23でモールドした後は、樹脂層23が機械的強度を保つ。
【0025】
更に、板厚を厚くする箇所として、内部電極24b、24cを設けた箇所を厚くすることにより、半導体チップ22上の電極パッド28と内部電極24b、24cとの高さを近似させることができる。これによって、ワイヤボンド工程においてワイヤのボンダビリティを改善し、ワイヤ29の「たれ」などによる半導体チップ23との接触事故などを避けることができる。
【0026】
本発明の第2の骨子は、第2の絶縁基板21aが側面23dにのみ沿って延在することにある。これは、本発明の製品を製造する際に半導体チップ22を搬送する吸着コレットと密接な関係がある。
【0027】
即ち図1を参照して、吸着コレット50とは、内側に角錐状の傾斜面51を持ち、該傾斜面51を半導体チップ22の上側端に線接触させ、図示せぬ真空吸着装置にて吸着コレット50と半導体チップ22との間の空気圧を減じることで半導体チップ22を吸着保持するツールであり、半導体チップ22をアイランド部24a上にダイボンドする工程で使用されるツールである。
【0028】
この吸着コレットは、半導体チップ22を保持する機能上、それよりは大きい寸法を具備し、例えば0.35×0.35mmの半導体チップ22を搬送する吸着コレット50は0.55×0.55mmの外形寸法を具備する。上記ダイボンド時においては、吸着コレット50が第2の絶縁基板21bに衝突するとダイボンドが不可能となるので、半導体チップ22と第2の絶縁基板21bとの間隔52dは、上記衝突を回避できる距離が必要である。
【0029】
従って、半導体チップ22の4つの辺のうち、1つの辺にだけ沿うように限定して第2の絶縁基板21bを配置することにより、半導体チップ22と側面23a、23b、23cとの距離52a、52b、52cを短縮する。例えば、第2の絶縁基板21bが環状に半導体チップ22を取り囲む構成を考えれば、樹脂層23の外形寸法が大きくなることが容易に理解される。また、距離52dと距離52a、52b、52cとの関係は、概ね等しいか、又は距離52dの方が大きい。
【0030】
以下に、上述した半導体装置の製造方法を説明する。
【0031】
第1工程:図3、及び図4(A)(B)参照
まずは図3に示したような、例えば装置100個分に相当する大判基板32を準備する。この基板32は、第1と第2の絶縁基板21a、21bを貼着したものである。第2の絶縁基板21bには、半導体チップ複数個分、例えば4個分毎に相当する貫通孔33が規則的に多数個設けられており、貫通孔33の内部に第1の絶縁基板21aが露出する。従って、貫通孔33の部分では板厚が薄い(t1)のに対し、その他の領域では厚い板厚(t1+t2)を具備する。
【0032】
図4に大判基板32の拡大平面図(A)と断面図(B)を示した。第2の絶縁基板21bの貫通孔33に露出した第1の絶縁基板21aの表面には、金メッキ層によりアイランド24aが形成されている。第2の絶縁基板21bの表面には金メッキ層により内部電極24b、24cが描画されている。第1の絶縁基板21aの裏面には外部電極25に対応する金メッキパターンが描画されている。同図において、ライン34’で囲んだ領域が1つの半導体装置として後に切り出されることになる。
【0033】
第2工程:図5(A)及び図5(B)参照
斯かる状態の大判基板32に対して、半導体チップ22をダイボンドする。まずは貫通孔33内部のアイランド部24a上に接着剤27を供給し、吸着コレット50でアイランド部24a上に半導体チップ22を搬送し、固着する。貫通孔33は吸着コレット50を収納できる大きさを持つ。
【0034】
尚、本工程以降に行うダイシング工程により、ダイシングライン34で囲んだ領域を1つの半導体装置として切り出す。一定幅のダイシングブレード35を用い、ダイシングブレード35の中心線をダイシングライン34に合わせるので、半導体装置の外形53はダイシングライン34よりは内側に位置する。
【0035】
第3工程:図6参照
半導体チップ22上に形成したボンディングパッド28と内部電極24b、24cとをボンディングワイヤ29でワイヤボンドする。
【0036】
第4工程:図7を参照
ダイボンドした半導体チップ22の全部を被覆するように、大判基板32の上に樹脂層23を形成してモールドする。モールドは、樹脂をポッティングによって供給して硬化させるか、或いは大判基板32一枚に対して1つのキャビティを有する上下金型によってモールドする。この樹脂層23は半導体チップ22を個別に被覆するものではなく、複数の半導体チップ22を連続した樹脂で一括して被覆する。例えば一枚の大判基板32に100個の半導体チップ22を搭載した場合は、100個全てのチップを一括して被覆する。ポッティングであれば無駄になる樹脂の量は極めて少ない。また、金型を用いたトランスファーモールドであっても、装置100個分に1本のゲートを設ければよいので、無駄にする量は少ない。
【0037】
第4工程:図6、図7参照
再び図7を参照して、幅が100〜300μのダイシングブレード35により、ダイシングライン34に沿って樹脂層23と第1と第2の絶縁基板21a、21bを同時に切断し、個々の半導体装置に分離する。個々の半導体装置の側面23a〜23bは本工程のダイシングによって形成されており、切断面には第1と第2の絶縁基板21a、21bの外周端面30、31が露出し且つ樹脂層23と同一平面を形成する。
【0038】
以上の方法によって製造された半導体装置は、以下のメリットを有する。
【0039】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき。材料費の低減につながる。
【0040】
モールド金型とリードフレームとの位置合わせ精度がプラス・マイナス50μ程度であるのに対して、ダイシング装置の位置あわせ精度はプラス・マイナス10μ程度と精度が高い。従って樹脂外形をダイシングで形成することにより、従来より外形寸法の小さなパッケージを得ることができる。
【0041】
大判基板32全体が比較的厚い板厚(t1+t2)を有し、アイランド部24aの板厚(t1)だけを薄くしたので、製造工程において大判基板32の割れ、欠け等を防止し、その取り扱いを容易にするほか、半導体チップ22の搭載箇所が凹んでいるので、装置の高さ(t3)を低く抑えて小型パッケージを製造できる利点を有する。本願発明者は、本願手法によって、縦×横×高さが、1.0mm×0.5mm×0.5mmの小型パッケージトランジスタを実現することができた。
【0042】
尚、上記の実施の形態では、薄い板厚と厚い板厚とを2枚の基板を用いて構成したが、例えば1枚の基板で貫通孔33に相当する箇所に有底孔を設けて板厚の差を形成したような基板を用いてもよい。
【0043】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【0044】
更に、多数個の半導体チップ22を連続した樹脂層23で一括モールドするので、装置1個あたりに消費する樹脂の量を節約でき、無駄を少なくすることができる。
【0045】
更に、第1の絶縁基板21aと第2の絶縁基板21bとで板厚の差を作ることにより、装置外形の高さ(t3)を抑えて小型パッケージを実現でき、製造上の大判基板32の取り扱いを容易にし、ワイヤボンドのボンダビリティを改善できる利点を有する。
【0046】
更に、第2の絶縁基板21bが、半導体チップ22全体を囲むことなく、チップの1つの辺に沿って延在する構成としたので、ダイボンド工程における吸着コレット50の干渉を回避して、装置全体の外形寸法を小さくできる利点を有する。
【図面の簡単な説明】
【図1】本発明の半導体装置を示す(A)AA線断面図、(B)平面図である。
【図2】本発明の半導体装置を示す斜視図である。
【図3】本発明の製造方法を説明する斜視図である。
【図4】本発明の製造方法を説明する(A)平面図、(B)断面図である。
【図5】本発明の製造方法を説明する(A)平面図、(B)断面図である。
【図6】本発明の製造方法を説明する(A)平面図、(B)断面図である。
【図7】本発明の製造方法を説明する斜視図である。
【図8】従来例を説明する断面図である。
【図9】従来例を説明する平面図である。
【図10】従来例を説明する断面図である。
Claims (6)
- 第1の板厚(t1)を持つ部分と、機械的強度を保つに十分な厚みの第2の板厚(t1+t2)を持つ部分とを有する絶縁基板と、
前記第1の板厚を持つ部分の上に固着した半導体チップと、
前記第2の板厚を持つ部分の表面に設けられた内部電極と、
前記絶縁基板の裏面に設けられ、前記内部電極と電気的に接続された外部電極と、
前記半導体チップの電極と前記内部電極とを接続する手段と、
前記半導体チップを含めて前記絶縁基板の上部を被覆する絶縁樹脂とを具備し、
前記絶縁基板の外周端面と前記絶縁樹脂の外周端面とが同一平面であり、これらが前記パッケージ外形の側面を構成し、
前記第2の板厚を持つ部分が前記半導体チップの1辺に沿ってのみ、設けられ、
前記t2は、前記t1と同じか或いはそれ以上であることを特徴とする半導体装置。 - 前記絶縁基板は第1と第2との2枚の絶縁基板が貼着されており、前記第1の板厚は前記第1の絶縁基板の板厚であり、前記第2の板厚は前記第1と第2の絶縁基板の板厚の和であることを特徴とする請求項1記載の半導体装置。
- 前記内部電極及び前記外部電極が、前記絶縁基板の外周端部より内側へ後退していることを特徴とする請求項1記載の半導体装置。
- 半導体チップ複数個分に相当し、第1の板厚(t1)を持つ部分が規則的に多数個設けられ、その領域が、機械的強度を保つに十分な厚みの第2の板厚(t1+t2)を持つ部分であって、前記t2は、前記t1と同じか或いはそれ以上であり、前記第2の板厚を持つ部分の表面に複数の内部電極が設けられ、裏面に複数の外部電極が設けられ、前記内部電極と前記外部電極とが電気的に接続された絶縁基板を準備する工程と、
半導体チップを吸着コレットで吸着し、搬送して、前記第1の板厚を持つ部分の上に、前記半導体チップを固着する工程と、
前記半導体チップを固着する工程を複数回繰り返して、前記第1の板厚を持つ部分の上に複数個の半導体チップを固着する工程と、
前記半導体チップの電極と、前記内部電極とを電気的に接続する工程と、
前記絶縁基板の上部を絶縁樹脂で被覆し、前記多数個の半導体チップを共通の樹脂層で封止する工程と、
前記絶縁基板と前記絶縁樹脂とを同時に切断することによって、前記第2の板厚を持つ部分を前記半導体チップの1辺に沿ってのみ、残存させ、個々の半導体装置に分離する工程と、を具備することを特徴とする半導体装置の製造方法。 - 前記絶縁基板は第1と第2との2枚の絶縁基板が貼着されており、前記第1の板厚は前記第1の絶縁基板の板厚であり、前記第2の板厚は前記第1と第2の絶縁基板の板厚の和であることを特徴とする請求項4記載の半導体装置の製造方法。
- 前記分離する工程が、ダイシングブレードによる切断であることを特徴とする請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26191098A JP3819607B2 (ja) | 1998-09-16 | 1998-09-16 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26191098A JP3819607B2 (ja) | 1998-09-16 | 1998-09-16 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000091365A JP2000091365A (ja) | 2000-03-31 |
JP3819607B2 true JP3819607B2 (ja) | 2006-09-13 |
Family
ID=17368449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3819607B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141463A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体モジュール |
JP5913432B2 (ja) * | 2014-05-20 | 2016-04-27 | ローム株式会社 | チップ型発光素子 |
JP7172338B2 (ja) * | 2018-09-19 | 2022-11-16 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1998
- 1998-09-16 JP JP26191098A patent/JP3819607B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000091365A (ja) | 2000-03-31 |
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