JP3462806B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は特に高周波用途の半
導体素子を中空気密パッケージに収納した、半導体装置
の製造方法に関する。
【０００２】
【従来の技術】高周波を扱う半導体チップでは、端子間
容量を減じるために中空のパッケージに収納することが
ある。樹脂封止した場合に比べて空気の誘電率が小さい
ので、高周波特性を向上できる。
【０００３】図７に従来の高周波半導体装置の一例を示
した（例えば、特開平１０−１７３１１７号）。この装
置は、セラミックなどからなるベース基板１、外部接続
用のリード２、同じくセラミックなどからなるキャップ
３からなり、リード２の素子搭載部４表面に半導体チッ
プ５を固着し、半導体チップ５とリード２とをボンディ
ングワイヤ６で接続し、半導体チップ５をキャップ３が
構成する気密空間７内部に封止したものである。
【０００４】斯かる装置を製造するときは、リード２を
リードフレームの状態で供給し、該リードフレームに対
して半導体チップ５をダイボンド、ワイヤボンドし、そ
してリードフレーム下面にベース基板１を貼り付け、そ
してリード２を挟むようにしてキャップ３をベース基板
１に貼り付け、そしてリード２を切断、整形するという
工程を経る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
中空パッケージは、リード２がベース基板１から突出し
た構成を持つので、プリント基板上に実装したときにそ
の実装面積が大きいという欠点があった。
【０００６】また、リードフレームに対してベース基板
１とキャップ３を素子毎に各々貼り付けるので、製造工
程が複雑であり、大量生産には向かないと言う欠点があ
った。
【０００７】
【課題を解決するための手段】本発明は、上述した各事
情に鑑みて成されたものであり、相対向する第１と第２
主面を有し、前記第１主面に多数個の搭載部を形成した
共通基板を準備する工程と、前記搭載部の各々に半導体
素子を固着する工程と、前記各搭載部の複数に跨る蓋体
を固着し、前記半導体素子の各々を中空密閉する工程
と、前記蓋体と前記基板とを前記搭載部毎に分離して、
前記半導体素子の各々が中空密閉された半導体装置を製
造する工程と、を具備することを特徴とするものであ
る。
【０００８】
【発明の実施の形態】以下に、本発明の第１の実施例を
詳細に説明する。
【０００９】第１工程：図１（Ａ）参照 先ず、大判の基板２１を準備する。大判基板２１はセラ
ミックやガラスエポキシ等の絶縁材料からなり、１００
〜５００μｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。符号２３は基板２１の外周近傍を高さ
０．４ｍｍ、幅が０．５ｍｍ程度で取り囲むように設け
られた格子状の柱状部であり、柱状部２３によって基板
２１の中央部分を凹ませた凹部２４を形成している。凹
部２４は、あらかじめ凹部２４に相当する箇所に多数の
開口部を形成した第２基板２１ａを第１基板２１に張り
付けることにより形成され、両者の板厚の和が上記した
板厚である。尚、基板２１と第２基板２１ａとを、一体
化成形したものを用いても良い。
【００１０】凹部２４は、例えば１つの大きさが約０．
８ｍｍ×０．６ｍｍの大きさを持ち、基板２１に縦横に
等間隔で配置されている。凹部２４の第１主面２２ａに
は多数組のアイランド部２６と電極部２７、２８が金メ
ッキなどの導電パターンにより描画されている。アイラ
ンド部２６は凹部２４のほぼ中央を帯状に貫通するよう
な形状で延在し、その両脇にアイランド部２６とは距離
を隔てた位置に電極部２７、２８を配置する。各凹部２
４とその周囲を囲む第２基板２１ｂの柱状部２３の一部
が素子搭載部４１を構成する。
【００１１】第２工程：図１（Ｂ）参照 この様な基板２１を準備した後、各凹部２４毎に、アイ
ランド部２６に半導体チップ２９をダイボンドし、ボン
ディングワイヤ３０をダイボンドする。このときのボン
ディングワイヤ３０ループ高さは、柱状部２３の高さ以
下に収まる高さとする。尚、第１基板２１と第２基板２
１ａとを別体として構成し、第１基板２１のみの状態で
ダイボンド、ワイヤボンドを終えた後に第２基板２１ａ
を張り付ける手順でも良い。
【００１２】第３工程：図２（Ａ）参照 板厚が０．１５〜０．２５ｍｍ程度のセラミック板や有
機系絶縁材料板からなる１枚の板状の蓋体３６を準備
し、これを複数の搭載部４１に跨る柱状部２３の上に接
着して、各凹部２４を蓋体３６で密閉する。接着にはエ
ポキシ系等の接着剤を用いる。これによって半導体チッ
プ２９とボンディングワイヤ３０は完全に気密空間内に
収納される。
【００１３】第４工程：図２（Ｂ）参照 そして、基板２１表面に形成した合わせマークを基準に
して、各搭載部４１毎に分割して個別の装置を得る。分
割にはダイシングブレード４２を用い、基板２１の裏面
側にダイシングシートを貼り付け、基板２１と蓋体３６
とをダイシングライン４３に沿って縦横に一括して切断
する。尚、ダイシングライン４３は柱状部２３の中心に
位置する。また、ダイシングシートを蓋体３６側に貼り
付けても良い。
【００１４】図３は本発明の第２の実施の形態を示す図
である。柱状部２３を蓋体３６に一体化した例である。
【００１５】第１工程：図３（Ａ）参照 先ず、大判の基板２１を準備する。大判基板２１はセラ
ミックやガラスエポキシ等の絶縁材料からなり、０．１
〜０．５ｍｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。第１主面２２ａの表面には多数組のアイ
ランド部２６と電極部２７、２８が金メッキなどの導電
パターンにより描画されている。アイランド２６と電極
部２７、２８の周囲を囲む領域が素子搭載部４１を構成
し、該素子搭載部４１が等間隔で縦横に多数個配置され
る。アイランド部２６は素子搭載部４１ほぼ中央を帯状
に貫通するような形状で延在し、その両脇にアイランド
部２６とは距離を隔てた位置に電極部２７、２８を配置
する。
【００１６】この様な基板２１を準備した後、各素子搭
載部４１毎に、アイランド部２６に半導体チップ２９を
ダイボンドし、ボンディングワイヤ３０をダイボンドす
る。
【００１７】第２工程：図３（Ｂ）参照 板厚が０．１〜０．３ｍｍ程度のセラミック板や有機系
絶縁材料板からなる蓋体３６を準備する。蓋体３６に
は、第１主面２２ａに対向する面に素子搭載部４１を囲
むような凹部２４を具備しており、凹部２４の周囲は柱
状部２３が高さ０．１〜０．２ｍｍ、幅が０．２〜０．
５ｍｍ程度で格子状に取り囲む。凹部２４は例えば１つ
の大きさが約０．８ｍｍ×０．６ｍｍの大きさを持ち、
縦横に等間隔で配置されている。
【００１８】そして、ダイボンド、ワイヤボンドが終了
した基板２１に、素子搭載部４１の各々を凹部２４に収
納するようにして、蓋体３６を接着固定する。接着には
エポキシ系等の接着剤を用いる。これによって、半導体
チップ２９とボンディングワイヤ３０は完全に気密空間
内に収納される。本実施の形態も、平板状の基板２１に
対してダイボンド、ワイヤボンドが出来るので、吸着コ
レットやボンディングツールと柱状部２３との接触がな
く、凹部２４の寸法を縮小できる。
【００１９】第３工程：そして、第１の実施の形態と同
様に、基板２１表面に形成した合わせマークを基準にし
て、各搭載部４１毎に分割して個別の装置を得る（図示
せず）。分割にはダイシングブレード４２を用い、基板
２１の裏面側にダイシングシートを貼り付け、基板２
１、蓋体３６とをダイシングライン４３に沿って縦横に
一括して切断する。尚、ダイシングライン４３は柱状部
２３の中心に位置する。また、ダイシングシートを蓋体
３６側に貼り付けても良い。
【００２０】図４乃至図６は、第１の実施の形態により
製造された、本発明の高周波半導体装置を示す平面図、
断面図、及び裏面側（第２主面２２ｂ側）から観測した
斜視図である。
【００２１】大判基板２１から分離された基板２１ａ
は、平面視で（図１（Ｂ）のように観測して）長辺×短
辺が１．５ｍｍ×２．５ｍｍ程度の矩形形状を有してい
る。
【００２２】基板２１ａのアイランド部２６には例えば
ショットキーバリアダイオードやＭＭＩＣ、ＧａＡｓＦ
ＥＴ素子等の高周波用途の半導体チップ２９がダイボン
ドされている。半導体チップ２９の表面に形成した電極
パッドと電極部２７、２８とが複数のボンディングワイ
ヤ３０で接続されている。アイランド部２６は電極２７
と電極２８との間に帯状に形成されており、例えばＦＥ
Ｔ素子であれば、アイランド部２６をソース電極とし
て、ゲート用の電極２７とドレイン用の電極２８との浮
遊容量を低減している。
【００２３】基板２１の第２主面２２ｂの表面には金メ
ッキなどの導電パターンによって外部接続端子３２、３
３、３３が形成されている。外部接続端子３２、３３、
３３はアイランド部２６、電極２７、２８のパターンに
その形状が近似する。更に電極部３２、３３、３４には
基板２１の第１主面２２ａから第２主面２２ｂを貫通す
るビアホール３５が設けられる。ビアホール３５の内部
はタングステン、銀、銅などの導電材料によって埋設さ
れており、アイランド部２６を外部接続端子３３に、電
極部２７を外部接続端子３２に、電極部２８を外部接続
端子３４に各々電気的に接続する。外部接続端子３２、
３３、３４は、その端部が基板２１の端部から０．１〜
０．２ｍｍ程度後退されている。また、ボンディングワ
イヤ３０と金属細線３１は、各々電極部２７、２８の、
ビアホール３５の直上に接続されているのが好ましい。
外部接続端子３３、３４、３５は、あらかじめ大判基板
２１に形成されている。
【００２４】半導体チップ２９周辺は、ダイシングによ
って切断された柱状部２３が取り囲み、更にその上部を
切断された蓋体３６が密閉する。柱状部２３と基板２１
の第１主面２２ａとが、及び柱状部２３と蓋体３６とが
接着剤３７によって接着される。これによって半導体チ
ップ２９と金属細線３１は凹部２４が構成する気密空間
内に収納される。基板２１、柱状部２３及び蓋体３６の
外周端面は、ダイシングによって切断された平坦な切断
端面となる。
【００２５】上記した電子部品は、実装基板上の電極パ
ターンに対して外部接続電極３２、３３、３４を対向接
着する様にして実装される。このとき、帯状に形成した
電極３２は、電極３３、３４間のシールド機能を果す事
が出来る。
【００２６】斯かる製造方法によって得られる本願の電
子部品は、大判基板２１を用いるので、個別に製造する
手法に比べて製造工程を簡素化でき、中空のパッケージ
を安価に製造できるものである。更に、リードが装置外
形から突出しないので、プリント基板上に実装したとき
の実装面積を低減できる。
【００２７】
【発明の効果】以上に説明したように、本発明によれ
ば、高周波素子に適した中空パッケージを、共通基板２
１から切り出すことで製造するので、製造工程を簡素化
する事が出来る利点を有する。従って装置外形を小型化
し、コストダウンにも寄与できる利点を有する。
【００２８】また、アイランド部２６をストライプ状の
パターンで形成して電極２７、２８間に配置することに
より、例えばＦＥＴ素子を搭載したときの、ゲート・ド
レイン間のシールド機能も容易に実現することが出来
る。
【図面の簡単な説明】
【図１】本発明を説明するための斜視図である。
【図２】本発明を説明するための斜視図である。
【図３】本発明を説明するための斜視図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための斜視図である。
【図７】従来例を説明するための（Ａ）断面図、（Ｂ）
平面図である。
フロントページの続き (56)参考文献 特開 平４−148553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/02 H01L 23/12

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 相対向する第１及び第２の主面を有し、
    絶縁材料より成る共通基板と、 前記共通基板の前記第１主面に形成される導電パターン
    と、 前記共通基板の前記第２主面に前記導電パターンと電気
    的に接続される外部接続端子と、 前記導電パターン上に固着される半導体素子と、 前記半導体素子を覆い前記共通基板との間に気密中空部
    を形成して接着された絶縁材料より成る蓋体とを有し、 前記外部接続端子は、前記第２主面を帯状に貫通する第
    １の外部接続端子と、該第１の外部接続端子の両脇に配
    置される第２の外部接続端子と第３の外部接続端子とか
    ら成ることを特徴とする半導体装置。
  2. 【請求項２】 前記第１の外部接続端子は前記半導体素
    子のソース電極と電気的に接続することを特徴とする請
    求項１に記載の半導体装置。
  3. 【請求項３】 相対向する第１と第２主面を有し、前記
    第１主面に多数個の搭載部を形成した共通基板を準備す
    る工程と、 前記搭載部の各々に、半導体素子を搭載し、前記搭載部
    を帯状に貫通する形状で延在するアイランド部及び前記
    アイランド部の両側に配置された、前記半導体素子の電
    極に接続される電極部とを形成する工程と、 前記第２主面に、前記アイランド部及び前記電極部と電
    気的に接続し、且つ、前記第１主面の前記アイランド部
    及び前記電極部が形成される位置と近似となるように外
    部接続端子を形成する工程と、 前記搭載部の各々に半導体素子を固着する工程と、 前記各搭載部の複数に跨る蓋体を固着し、前記半導体素
    子の各々を中空密閉する工程と、 前記共通基板の前記第２主面または前記蓋体の表面のど
    ちらかにダイシングシートを貼り付ける工程と、 前記蓋体と前記共通基板とを前記搭載部毎にダイシング
    して、前記半導体素子の各々が中空密閉された半導体装
    置を製造する工程と、を具備することを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 前記共通基板に複数のビアホールを形成
    し、前記アイランド部及び前記電極部と前記外部接続端
    子とを電気的に接続させるため前記ビアホールに導電部
    材を埋設させる工程とを有し、 前記ダイシング工程では、前記ビアホール形成領域外の
    前記共通基板を切断することを特徴とする請求項３に記
    載の半導体装置の製造方法。
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