JP2001044313A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 小型化でき且つ安価に製造できる新規な中空
パッケージの製造方法を提供する。 【解決手段】 多数の素子搭載部４１を持つ共通の基板
２１を準備する。素子搭載部４１毎にアイランド部２６
に半導体チップ２９を固着する。基板２１の周囲は柱状
部２３で囲まれて凹部２４を形成し、凹部２４内部に半
導体チップ２９とボンディングワイヤ３０を収納する。
更に凹部２４内部を密閉するように、蓋体３６を接着固
定する。そして、柱状部２３の略中央で蓋体３６、柱状
部２３、および基板２１を一括して切断し、個々の電子
部品を得る。
パッケージの製造方法を提供する。 【解決手段】 多数の素子搭載部４１を持つ共通の基板
２１を準備する。素子搭載部４１毎にアイランド部２６
に半導体チップ２９を固着する。基板２１の周囲は柱状
部２３で囲まれて凹部２４を形成し、凹部２４内部に半
導体チップ２９とボンディングワイヤ３０を収納する。
更に凹部２４内部を密閉するように、蓋体３６を接着固
定する。そして、柱状部２３の略中央で蓋体３６、柱状
部２３、および基板２１を一括して切断し、個々の電子
部品を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、小型化できる半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】図９に従来の中空パッケージを用いた半
導体装置の一例を示した。この電子部品は、セラミック
などからなるベース基板１、外部接続用のリード２、同
じくセラミックなどからなるキャップ３からなり、リー
ド２の素子搭載部４表面に半導体チップ５を固着し、半
導体チップ５とリード２とをボンディングワイヤ６で接
続し、半導体チップ５をキャップ３が構成する気密空間
７内部に封止したものである（例えば、特開平１０−１
７３１１７号）。
導体装置の一例を示した。この電子部品は、セラミック
などからなるベース基板１、外部接続用のリード２、同
じくセラミックなどからなるキャップ３からなり、リー
ド２の素子搭載部４表面に半導体チップ５を固着し、半
導体チップ５とリード２とをボンディングワイヤ６で接
続し、半導体チップ５をキャップ３が構成する気密空間
７内部に封止したものである（例えば、特開平１０−１
７３１１７号）。
【０００３】斯かる部品を製造するときは、リード２を
リードフレームの状態で供給し、該リードフレームに対
して半導体チップ５をダイボンド、ワイヤボンドし、そ
してリードフレーム下面にベース基板１を貼り付け、そ
してリード２を挟むようにしてキャップ３をベース基板
１に貼り付け、そしてリード２を切断、整形するという
工程を経る。
リードフレームの状態で供給し、該リードフレームに対
して半導体チップ５をダイボンド、ワイヤボンドし、そ
してリードフレーム下面にベース基板１を貼り付け、そ
してリード２を挟むようにしてキャップ３をベース基板
１に貼り付け、そしてリード２を切断、整形するという
工程を経る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
電子部品は、リード２がベース基板１から突出した構成
を持つので、プリント基板上に実装したときにその実装
面積が大きいという欠点があった。
電子部品は、リード２がベース基板１から突出した構成
を持つので、プリント基板上に実装したときにその実装
面積が大きいという欠点があった。
【０００５】また、リードフレームに対してベース基板
１とキャップ３を素子毎に各々貼り付けるので、製造工
程が複雑であり、大量生産には向かないと言う欠点があ
った。
１とキャップ３を素子毎に各々貼り付けるので、製造工
程が複雑であり、大量生産には向かないと言う欠点があ
った。
【０００６】
【課題を解決するための手段】本発明は、上述した各事
情に鑑みて成されたものであり、相対向する第１と第２
主面を有し、前記第１主面側に凹部を有する多数の素子
搭載部を形成した共通の大判基板を準備する工程と、前
記素子搭載部に半導体チップを搭載する工程と、前記凹
部を共通の蓋体で閉鎖して前記大判基板の素子形成部毎
に気密空間を形成する工程と、前記蓋体と前記共通基板
とを前記素子搭載部毎に分離して、個々の素子を形成す
る工程と、を具備することを特徴とするものである。
情に鑑みて成されたものであり、相対向する第１と第２
主面を有し、前記第１主面側に凹部を有する多数の素子
搭載部を形成した共通の大判基板を準備する工程と、前
記素子搭載部に半導体チップを搭載する工程と、前記凹
部を共通の蓋体で閉鎖して前記大判基板の素子形成部毎
に気密空間を形成する工程と、前記蓋体と前記共通基板
とを前記素子搭載部毎に分離して、個々の素子を形成す
る工程と、を具備することを特徴とするものである。
【０００７】
【発明の実施の形態】以下に本発明の第１の実施例を詳
細に説明する。
細に説明する。
【０００８】第１工程：図１（Ａ）参照 先ず、大判の基板２１を準備する。大判基板２１はセラ
ミックやガラスエポキシ等の絶縁材料からなり、１００
〜５００μｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。符号２３は高さ０．１〜０．５ｍｍ、幅
が０．２５〜０．５ｍｍ程度の一定幅で設けられた格子
状の柱状部であり、柱状部２３によって基板２１の中央
部分を凹ませた凹部２４を形成している。基板２１と柱
状部２３とは、あらかじめ一体化成形され、柱状部２３
を含めて上記した板厚となっている。尚、基板２１と柱
状部２３とを個別に形成して接着固定したものを準備し
ても良い。
ミックやガラスエポキシ等の絶縁材料からなり、１００
〜５００μｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。符号２３は高さ０．１〜０．５ｍｍ、幅
が０．２５〜０．５ｍｍ程度の一定幅で設けられた格子
状の柱状部であり、柱状部２３によって基板２１の中央
部分を凹ませた凹部２４を形成している。基板２１と柱
状部２３とは、あらかじめ一体化成形され、柱状部２３
を含めて上記した板厚となっている。尚、基板２１と柱
状部２３とを個別に形成して接着固定したものを準備し
ても良い。
【０００９】凹部２４は、例えば１つの大きさが約０．
８ｍｍ×０．６ｍｍの大きさを持ち、基板２１に縦横に
等間隔で配置されている。凹部２４の第１主面２２ａに
は多数組のアイランド部２６と電極部２７、２８が金メ
ッキなどの導電パターンにより描画されている。各凹部
２４とその周囲を囲む第２基板２１ｂの柱状部２３の一
部が素子搭載部４１を構成することになる。
８ｍｍ×０．６ｍｍの大きさを持ち、基板２１に縦横に
等間隔で配置されている。凹部２４の第１主面２２ａに
は多数組のアイランド部２６と電極部２７、２８が金メ
ッキなどの導電パターンにより描画されている。各凹部
２４とその周囲を囲む第２基板２１ｂの柱状部２３の一
部が素子搭載部４１を構成することになる。
【００１０】第２工程：図１（Ｂ）参照 この様な基板２１を準備した後、各凹部２４毎に、アイ
ランド部２６に半導体チップ２９をダイボンドし、ボン
ディングワイヤ３０をワイヤボンドする。このときのボ
ンディングワイヤ３０のループ高さは、柱状部２３の高
さ以下に収まる高さとする。
ランド部２６に半導体チップ２９をダイボンドし、ボン
ディングワイヤ３０をワイヤボンドする。このときのボ
ンディングワイヤ３０のループ高さは、柱状部２３の高
さ以下に収まる高さとする。
【００１１】第３工程：図２（Ａ）参照 板厚が０．１〜０．３ｍｍ程度のセラミック板や有機系
絶縁材料板からなる１枚の板状の蓋体３６を準備し、こ
れを複数の搭載部４１に跨る柱状部２３の上に接着し
て、各凹部２４を蓋体３６で密閉する。接着にはエポキ
シ系等の接着剤を用いる。これによって半導体チップ２
９とボンディングワイヤ３０は完全に気密空間内に収納
される。
絶縁材料板からなる１枚の板状の蓋体３６を準備し、こ
れを複数の搭載部４１に跨る柱状部２３の上に接着し
て、各凹部２４を蓋体３６で密閉する。接着にはエポキ
シ系等の接着剤を用いる。これによって半導体チップ２
９とボンディングワイヤ３０は完全に気密空間内に収納
される。
【００１２】第４工程：図２（Ｂ）参照 そして、基板２１表面に形成した合わせマークを基準に
して、各搭載部４１毎に分割して図３に示したような個
別の装置を得る。分割にはダイシングブレード４２を用
い、基板２１の裏面側にダイシングシートを貼り付け、
基板２１と蓋体３６とをダイシングライン４３に沿って
縦横に一括して切断する。尚、ダイシングライン４３は
柱状部２３の中心に位置する。また、ダイシングシート
を蓋体３６側に貼り付けて第２主面２２ｂ側からダイシ
ングしても良い。
して、各搭載部４１毎に分割して図３に示したような個
別の装置を得る。分割にはダイシングブレード４２を用
い、基板２１の裏面側にダイシングシートを貼り付け、
基板２１と蓋体３６とをダイシングライン４３に沿って
縦横に一括して切断する。尚、ダイシングライン４３は
柱状部２３の中心に位置する。また、ダイシングシート
を蓋体３６側に貼り付けて第２主面２２ｂ側からダイシ
ングしても良い。
【００１３】以下に、本発明の第２の実施例を説明す
る。柱状部２３を個別部品として構成した場合である。
る。柱状部２３を個別部品として構成した場合である。
【００１４】第１工程：図４（Ａ）参照 先ず、平板状の大判の基板２１を準備する。大判基板２
１はセラミックやガラスエポキシ等の絶縁材料からな
り、０．１〜０．５ｍｍの板厚を具備する。大判基板２
１は更に、表面側に第１主面２２ａを、裏面側に第２主
面２２ｂを各々具備する。第１主面２２ａの表面には多
数組のアイランド部２６と電極部２７、２８が金メッキ
などの導電パターンにより描画されている。アイランド
２６と電極部２７、２８の周囲を囲む領域が素子搭載部
４１を構成し、該素子搭載部４１が等間隔で縦横に多数
個配置される。
１はセラミックやガラスエポキシ等の絶縁材料からな
り、０．１〜０．５ｍｍの板厚を具備する。大判基板２
１は更に、表面側に第１主面２２ａを、裏面側に第２主
面２２ｂを各々具備する。第１主面２２ａの表面には多
数組のアイランド部２６と電極部２７、２８が金メッキ
などの導電パターンにより描画されている。アイランド
２６と電極部２７、２８の周囲を囲む領域が素子搭載部
４１を構成し、該素子搭載部４１が等間隔で縦横に多数
個配置される。
【００１５】第２工程：図４（Ｂ）参照 この様な基板２１を準備した後、各素子搭載部４１毎
に、アイランド部２６に半導体チップ２９をダイボンド
し、ボンディングワイヤ３０をワイヤボンドする。
に、アイランド部２６に半導体チップ２９をダイボンド
し、ボンディングワイヤ３０をワイヤボンドする。
【００１６】第３工程：図５（Ａ）参照 ダイボンド、ワイヤボンドが終了した基板２１に対し
て、素子搭載部４１に対応する箇所に凹部２４（貫通
穴）を持つ第２基板２１ｂを第１主面２２ａ表面に接着
固定する。接着にはエポキシ系等の接着剤を用いる。
て、素子搭載部４１に対応する箇所に凹部２４（貫通
穴）を持つ第２基板２１ｂを第１主面２２ａ表面に接着
固定する。接着にはエポキシ系等の接着剤を用いる。
【００１７】凹部２４は例えば１つの大きさが約０．８
ｍｍ×０．６ｍｍの大きさを持ち、第２基板２１ｂに縦
横に等間隔で配置されている。凹部２４と凹部２４との
間には、柱状部２３が高さ０．１〜０．２ｍｍ、幅が
０．２〜０．５ｍｍ程度の一定幅で格子状に取り囲む。
これで凹部２４に半導体チップ２９等が露出し、これで
図１（Ｂ）の状態と等価になる。この手法であれば、平
板状の基板２１に対してダイボンド、ワイヤボンドが出
来るので、吸着コレットやボンディングツールと柱状部
２３との接触がなく、凹部２４の寸法を縮小できる。
ｍｍ×０．６ｍｍの大きさを持ち、第２基板２１ｂに縦
横に等間隔で配置されている。凹部２４と凹部２４との
間には、柱状部２３が高さ０．１〜０．２ｍｍ、幅が
０．２〜０．５ｍｍ程度の一定幅で格子状に取り囲む。
これで凹部２４に半導体チップ２９等が露出し、これで
図１（Ｂ）の状態と等価になる。この手法であれば、平
板状の基板２１に対してダイボンド、ワイヤボンドが出
来るので、吸着コレットやボンディングツールと柱状部
２３との接触がなく、凹部２４の寸法を縮小できる。
【００１８】第４工程：図５（Ｂ）参照 板厚が０．１５〜０．２５ｍｍ程度のセラミック板や有
機系絶縁材料板からなる１枚の板状の蓋体３６を準備
し、これを複数の搭載部４１に跨る柱状部２３の上に接
着して、各凹部２４を蓋体３６で密閉する。接着にはエ
ポキシ系やガラス系の接着剤を用いる。これによって半
導体チップ２９とボンディングワイヤ３０は完全に気密
空間内に収納される。
機系絶縁材料板からなる１枚の板状の蓋体３６を準備
し、これを複数の搭載部４１に跨る柱状部２３の上に接
着して、各凹部２４を蓋体３６で密閉する。接着にはエ
ポキシ系やガラス系の接着剤を用いる。これによって半
導体チップ２９とボンディングワイヤ３０は完全に気密
空間内に収納される。
【００１９】第５工程：図６（Ａ）参照 そして、基板２１表面に形成した合わせマークを基準に
して、各搭載部４１毎に分割して図６（Ｂ）に示したよ
うな個別の装置を得る。分割にはダイシングブレード４
２を用い、基板２１の第２主面２２ｂ側にダイシングシ
ートを貼り付け、基板２１、第２基板２１ｂ、及び蓋体
３６とをダイシングライン４３に沿って縦横に一括して
切断する。尚、ダイシングライン４３は柱状部２３の中
心に位置する。また、第２主面２２ｂ側からダイシング
する構成でも良い。
して、各搭載部４１毎に分割して図６（Ｂ）に示したよ
うな個別の装置を得る。分割にはダイシングブレード４
２を用い、基板２１の第２主面２２ｂ側にダイシングシ
ートを貼り付け、基板２１、第２基板２１ｂ、及び蓋体
３６とをダイシングライン４３に沿って縦横に一括して
切断する。尚、ダイシングライン４３は柱状部２３の中
心に位置する。また、第２主面２２ｂ側からダイシング
する構成でも良い。
【００２０】以下に本発明の第３の実施の形態を説明す
る。柱状部２３を蓋体３６に一体化した例である。
る。柱状部２３を蓋体３６に一体化した例である。
【００２１】第１工程：図７（Ａ）参照 先ず、大判の基板２１を準備する。大判基板２１はセラ
ミックやガラスエポキシ等の絶縁材料からなり、０．１
〜０．５ｍｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。第１主面２２ａの表面には多数組のアイ
ランド部２６と電極部２７、２８が金メッキなどの導電
パターンにより描画されている。アイランド２６と電極
部２７、２８の周囲を囲む領域が素子搭載部４１を構成
し、該素子搭載部４１が等間隔で縦横に多数個配置され
る。
ミックやガラスエポキシ等の絶縁材料からなり、０．１
〜０．５ｍｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。第１主面２２ａの表面には多数組のアイ
ランド部２６と電極部２７、２８が金メッキなどの導電
パターンにより描画されている。アイランド２６と電極
部２７、２８の周囲を囲む領域が素子搭載部４１を構成
し、該素子搭載部４１が等間隔で縦横に多数個配置され
る。
【００２２】第２工程：（図７（Ａ）参照） この様な基板２１を準備した後、各素子搭載部４１毎
に、アイランド部２６に半導体チップ２９をダイボンド
し、ボンディングワイヤ３０をダイボンドする。
に、アイランド部２６に半導体チップ２９をダイボンド
し、ボンディングワイヤ３０をダイボンドする。
【００２３】第３工程：図７（Ｂ）参照 板厚が０．１〜０．３ｍｍ程度のセラミック板や有機系
絶縁材料板からなる蓋体３６を準備する。蓋体３６に
は、第１主面２２ａに対向する面に素子搭載部４１を囲
むような凹部２４を具備しており、凹部２４の周囲は柱
状部２３が高さ０．１〜０．２ｍｍ、幅が０．２〜０．
５ｍｍ程度の一定幅で格子状に取り囲む。凹部２４は例
えば１つの大きさが約０．８ｍｍ×０．６ｍｍの大きさ
を持ち、縦横に等間隔で配置されている。
絶縁材料板からなる蓋体３６を準備する。蓋体３６に
は、第１主面２２ａに対向する面に素子搭載部４１を囲
むような凹部２４を具備しており、凹部２４の周囲は柱
状部２３が高さ０．１〜０．２ｍｍ、幅が０．２〜０．
５ｍｍ程度の一定幅で格子状に取り囲む。凹部２４は例
えば１つの大きさが約０．８ｍｍ×０．６ｍｍの大きさ
を持ち、縦横に等間隔で配置されている。
【００２４】そして、ダイボンド、ワイヤボンドが終了
した基板２１に、素子搭載部４１の各々を凹部２４に収
納するようにして、蓋体３６を接着固定する。接着には
エポキシ系等の接着剤を用いる。これによって、半導体
チップ２９とボンディングワイヤ３０は完全に気密空間
内に収納される。本実施の形態も、平板状の基板２１に
対してダイボンド、ワイヤボンドが出来るので、吸着コ
レットやボンディングツールと柱状部２３との接触がな
く、凹部２４の寸法を縮小できる。
した基板２１に、素子搭載部４１の各々を凹部２４に収
納するようにして、蓋体３６を接着固定する。接着には
エポキシ系等の接着剤を用いる。これによって、半導体
チップ２９とボンディングワイヤ３０は完全に気密空間
内に収納される。本実施の形態も、平板状の基板２１に
対してダイボンド、ワイヤボンドが出来るので、吸着コ
レットやボンディングツールと柱状部２３との接触がな
く、凹部２４の寸法を縮小できる。
【００２５】第４工程：そして、第１と第２の実施の形
態と同様に、基板２１表面に形成した合わせマークを基
準にして、各搭載部４１毎に分割して個別の装置を得る
（図示せず）。分割にはダイシングブレード４２を用
い、基板２１の裏面側にダイシングシートを貼り付け、
基板２１、蓋体３６とをダイシングライン４３に沿って
縦横に一括して切断する。尚、ダイシングライン４３は
柱状部２３の中心に位置する。また、ダイシングシート
を蓋体３６側に貼り付けて第２主面２２ｂ側からダイシ
ングする構成でも良い。
態と同様に、基板２１表面に形成した合わせマークを基
準にして、各搭載部４１毎に分割して個別の装置を得る
（図示せず）。分割にはダイシングブレード４２を用
い、基板２１の裏面側にダイシングシートを貼り付け、
基板２１、蓋体３６とをダイシングライン４３に沿って
縦横に一括して切断する。尚、ダイシングライン４３は
柱状部２３の中心に位置する。また、ダイシングシート
を蓋体３６側に貼り付けて第２主面２２ｂ側からダイシ
ングする構成でも良い。
【００２６】図８は、上記第２の実施の形態によって得
られた電子部品の詳細を示す（Ａ）断面図、（Ｂ）平面
図である。大判基板２１から分離された基板２１ａは、
平面視で（図８（Ｂ）のように観測して）長辺×短辺が
１．５ｍｍ×２．５ｍｍ程度の矩形形状を有している。
られた電子部品の詳細を示す（Ａ）断面図、（Ｂ）平面
図である。大判基板２１から分離された基板２１ａは、
平面視で（図８（Ｂ）のように観測して）長辺×短辺が
１．５ｍｍ×２．５ｍｍ程度の矩形形状を有している。
【００２７】基板２１ａのアイランド部２６には例えば
ショットキーバリアダイオードやＭＯＳＦＥＴ素子等の
半導体チップ２９がダイボンドされている。半導体チッ
プ２９の表面に形成した電極パッドと電極部２７とがボ
ンディングワイヤ３０で接続されている。
ショットキーバリアダイオードやＭＯＳＦＥＴ素子等の
半導体チップ２９がダイボンドされている。半導体チッ
プ２９の表面に形成した電極パッドと電極部２７とがボ
ンディングワイヤ３０で接続されている。
【００２８】基板２１ａの第２主面２２ｂの表面には金
メッキなどの導電パターンによって外部接続端子３２、
３３、３４が形成されている。更に電極部３２、３３、
３４には基板２１の第１主面２２ａから第２主面２２ｂ
を貫通するビアホール３５が設けられる。ビアホール３
５の内部はタングステン、銀、銅などの導電材料によっ
て埋設されており、アイランド部２６を外部接続端子３
２に、電極部２７を外部接続端子３３に、電極部２８を
外部接続端子３４に各々電気的に接続する。外部接続端
子３２、３３、３４は、その端部が基板２１の端部から
０．１〜０．２ｍｍ程度後退されている。また、ボンデ
ィングワイヤ３０と金属細線３１は、各々電極部２７、
２８の、ビアホール３５の直上に接続されているのが好
ましい。外部接続端子３２、３３、３４は、あらかじめ
大判基板２１に形成されている。
メッキなどの導電パターンによって外部接続端子３２、
３３、３４が形成されている。更に電極部３２、３３、
３４には基板２１の第１主面２２ａから第２主面２２ｂ
を貫通するビアホール３５が設けられる。ビアホール３
５の内部はタングステン、銀、銅などの導電材料によっ
て埋設されており、アイランド部２６を外部接続端子３
２に、電極部２７を外部接続端子３３に、電極部２８を
外部接続端子３４に各々電気的に接続する。外部接続端
子３２、３３、３４は、その端部が基板２１の端部から
０．１〜０．２ｍｍ程度後退されている。また、ボンデ
ィングワイヤ３０と金属細線３１は、各々電極部２７、
２８の、ビアホール３５の直上に接続されているのが好
ましい。外部接続端子３２、３３、３４は、あらかじめ
大判基板２１に形成されている。
【００２９】半導体チップ２９周辺は、ダイシングによ
って切断された柱状部２３が取り囲み、更にその上部を
切断された蓋体３６が密閉する。柱状部２３と基板２１
ａの第１主面２２ａとが、及び柱状部２３と蓋体３６と
が接着剤３７によって接着される。これによって半導体
チップ２９と金属細線３１は凹部２４が構成する気密空
間内に収納される。基板２１ａ、柱状部２３及び蓋体３
６の外周端面は、ダイシングによって切断された平坦な
切断端面となる。
って切断された柱状部２３が取り囲み、更にその上部を
切断された蓋体３６が密閉する。柱状部２３と基板２１
ａの第１主面２２ａとが、及び柱状部２３と蓋体３６と
が接着剤３７によって接着される。これによって半導体
チップ２９と金属細線３１は凹部２４が構成する気密空
間内に収納される。基板２１ａ、柱状部２３及び蓋体３
６の外周端面は、ダイシングによって切断された平坦な
切断端面となる。
【００３０】上記した電子部品は、実装基板上の電極パ
ターンに対して外部接続電極３２、３３、３４を対向接
着する様にして実装される。
ターンに対して外部接続電極３２、３３、３４を対向接
着する様にして実装される。
【００３１】斯かる製造方法によって得られる本願の電
子部品は、大判基板２１を用いるので、個別に製造する
手法に比べて製造工程を簡素化でき、中空のパッケージ
を安価に製造できるものである。更に、リードが装置外
形から突出しないので、プリント基板上に実装したとき
の実装面積を低減できる。
子部品は、大判基板２１を用いるので、個別に製造する
手法に比べて製造工程を簡素化でき、中空のパッケージ
を安価に製造できるものである。更に、リードが装置外
形から突出しないので、プリント基板上に実装したとき
の実装面積を低減できる。
【００３２】
【発明の効果】以上に説明したように、本発明によれ
ば、中空のパッケージからなる電子部品を、一括してま
とめて製造できる利点を有する。これにより、製造コス
トを低減し、安価な電子部品を提供できるほか、電子部
品の小型化にも寄与することが出来る。。
ば、中空のパッケージからなる電子部品を、一括してま
とめて製造できる利点を有する。これにより、製造コス
トを低減し、安価な電子部品を提供できるほか、電子部
品の小型化にも寄与することが出来る。。
【００３３】更に、装置外形からリード端子が突出しな
い構造としたので、電子部品の実装面積を大幅に低減で
きる利点を有する。
い構造としたので、電子部品の実装面積を大幅に低減で
きる利点を有する。
【図１】本発明を説明するための斜視図である。
【図２】本発明を説明するための斜視図である。
【図３】本発明を説明するための斜視図である。
【図４】本発明を説明するための斜視図である。
【図５】本発明を説明するための斜視図である。
【図６】本発明を説明するための斜視図である。
【図７】本発明を説明するための斜視図である。
【図８】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
平面図である。
【図９】従来例を説明するための（Ａ）断面図、（Ｂ）
平面図である。
平面図である。
２１ 大判基板 ２３ 柱状部 ２４ 凹部 ２７、２８ 電極部 ２９ 半導体チップ ３６ 蓋体 ４１ 素子搭載部
Claims (3)
- 【請求項１】 相対向する第１と第２主面を有し、前記
第１主面側に凹部を有する多数の素子搭載部を形成した
共通の大判基板を準備する工程と、 前記素子搭載部に半導体チップを搭載する工程と、 前記凹部を共通の蓋体で閉鎖して前記大判基板の素子形
成部毎に気密空間を形成する工程と、 前記蓋体と前記共通基板とを前記素子搭載部毎に分離し
て、個々の素子を形成する工程と、を具備することを特
徴とする半導体装置の製造方法。 - 【請求項２】 相対向する第１と第２主面を有し、前記
第１主面側に多数の素子搭載部を形成した共通の大判基
板を準備する工程と、 前記素子搭載部に半導体チップを搭載する工程と、 前記大判基板の上に前記素子形成部毎に複数の貫通穴を
持つ第２基板を接着して、前記素子搭載部毎に凹部を形
成する工程と、 前記凹部を共通の蓋体で閉鎖して前記大判基板の素子形
成部毎に気密空間を形成する工程と、 前記蓋体と前記共通基板とを前記素子搭載部毎に分離し
て、個々の素子を形成する工程と、を具備することを特
徴とする半導体装置の製造方法。 - 【請求項３】 相対向する第１と第２主面を有し、前記
第１主面側に多数の素子形成部を形成した共通の大判基
板を準備する工程と、 前記素子搭載部に半導体チップを搭載する工程と、 前記大判基板の上に前記素子形成部毎に複数の凹部を持
つ蓋体を接着して、前記素子搭載部毎に気密空間を形成
する工程と、 前記蓋体と前記共通基板とを前記素子搭載部毎に分離し
て、個々の素子を形成する工程と、を具備することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21526299A JP2001044313A (ja) | 1999-07-29 | 1999-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21526299A JP2001044313A (ja) | 1999-07-29 | 1999-07-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044313A true JP2001044313A (ja) | 2001-02-16 |
Family
ID=16669408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21526299A Pending JP2001044313A (ja) | 1999-07-29 | 1999-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101145258B1 (ko) | 2010-01-18 | 2012-05-24 | (주)와이솔 | 반도체 패키지 생산 시스템 및 방법 |
-
1999
- 1999-07-29 JP JP21526299A patent/JP2001044313A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101145258B1 (ko) | 2010-01-18 | 2012-05-24 | (주)와이솔 | 반도체 패키지 생산 시스템 및 방법 |
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