KR20000035739A - 반도체 장치의 제조 방법 - Google Patents

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다니다까유끼
시부야다꼬
효도하루오
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

실장 면적을 축소하고 비용 절감이 가능한 반도체 장치의 제조 방법을 제공함과 함께, 이면 전극을 대칭 형상으로 배치함으로써 실장 시의 폐해도 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
다수의 탑재부(20)를 갖는 기판(21)을 준비한다. 탑재부(20) 마다 반도체 칩(33)을 탑재하고, 수지층(35)으로 피복하고, 탑재부(20)마다 분리하여 개별의 반도체 장치를 형성한다. 절연 기판(22)의 이면측에는, 반도체 칩의 전극과 도통된 외부 전극(31a∼31d)을 배치한다. 외부 전극(31a∼31d)을, 패키지의 중심선(41, 42)에 대해 대칭 형상이 되도록 배치한다.

Description

반도체 장치의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 패키지 외형을 축소하여, 실장 면적을 저감하여 비용 절감이 가능한 반도체 장치의 제조 방법에 관한것이다.
반도체 장치의 제조에 있어서는, 웨이퍼로부터 다이싱하여 분리한 반도체칩을 리드 프레임에 고착하고, 금형과 수지 주입에 의한 트랜스퍼 몰드에 의해 리드 프레임 상에 고착된 반도체칩을 밀봉하고, 밀봉된 반도체칩을 개개의 반도체 장치마다 분리한다고 하는 공정이 행해지고 있다. 이 리드 프레임에는 단책형(短冊狀) 혹은 후프형의 프레임이 이용되고 있고, 어쨌든 1회의 밀봉 공정으로 여러개의 반도체 장치가 동시에 밀봉된다.
도 8은, 트랜스퍼 몰드 공정의 상황을 나타낸 도면이다. 트랜스퍼 몰드 공정에서는, 다이본드, 와이어 본드에 의해 반도체칩(1)이 고착된 리드 프레임(2)을, 상하 금형(3A, 3B)으로 형성한 캐비티(4)의 내부에 설치하고, 캐비티(4) 내에 에폭시 수지를 주입함으로써, 반도체칩(1)의 밀봉이 행해진다. 이러한 트랜스퍼 몰드 공정 후, 리드 프레임(2)을 각 반도체칩(1)마다 절단하여 개별의 반도체 장치가 제조된다(예를 들면, 특개평05-129473호).
이때, 도 9에 도시한 바와 같이, 금형(3B)의 표면에는 다수개의 캐비티(4a∼4f)와, 수지를 주입하기 위한 수지원(5)과, 런너(6), 및 런너(6)로부터 각 캐비티(4a∼4f)에 수지를 유입시키기 위한 게이트(7)가 설치되어 있다. 이들은 전부 금형(3B) 표면에 설치한 홈이다. 단책형의 리드 프레임이면, 1개의 리드 프레임에 예를 들면 10개의 반도체칩(1)이 탑재되어 있고, 1개의 리드 프레임에 대응하여, 10개의 캐비티(4)와 10개의 게이트(7), 및 1개의 런너(6)가 설치되어 있다. 그리고, 금형(3) 표면에는 예를 들면, 리드 프레임 20개분의 캐비티(4)가 설치된다.
도 10은, 상기한 트랜스퍼 몰드에 의해 제조한 반도체 장치를 나타낸 도면이다. 트랜지스터 등의 소자가 형성된 반도체칩(1)이 리드 프레임의 아일런드(8) 상에 땜납 등의 납재(9)에 의해 고착 실장되고, 반도체칩(1)의 전극 패드와 리드(10)가 와이어(11)로 접속되고, 반도체칩(1)의 주변 부분이 상기 캐비티의 형상에 합치된 수지(12)로 피복되고, 수지(12)의 외부에 리드 단자(10)의 선단 부분이 도출된 것이다.
종래의 패키지에서는, 외부 접속용의 리드 단자(10)를 수지(12)로부터 돌출시키므로, 리드 단자(10)의 선단부까지의 거리를 실장 면적으로서 고려하지 않으면 안되어, 수지(12)의 외형 치수보다 실장 면적의 쪽이 꽤 커진다고 하는 결점이 있다.
또한, 종래의 트랜스퍼 몰드 기술에서는, 압력을 계속해서 건 상태에서 경화시키기 때문에, 런너(6)와 게이트(7)에 있어서도 수지가 경화하고, 이 런너(6) 등에 남은 수지는 폐기 처분이 된다. 그 때문에, 상기한 리드 프레임을 이용한 수법에서는, 제조하여야 할 반도체 장치 개개에 게이트(7)를 설치하므로, 수지의 이용 효율이 나빠, 수지의 양에 대해 제조할 수 있는 반도체 장치의 갯수가 적다고 하는 결점이 있었다.
본 발명은, 상술한 각 사정에 감안하여 이루어진 것으로, 다수의 소자 탑재부를 갖는 절연 기판을 준비하고, 상기 소자 탑재부의 각각에 반도체칩을 고착하여, 상기 각각의 반도체칩을 수지층으로 피복하고, 상기 소자 탑재부마다 분리하여 개개의 반도체 장치를 제조하는 반도체 장치의 제조 방법에 있어서,
상기 절연 기판의 이면 표면에 복수의 외부 전극을 형성하고,
상기 외부 전극을 상기 절연 기판의 중심선에 대해 좌우 대칭 형상이 되도록 위치한 것을 특징으로 하는 것이다.
도 1은 본 발명을 설명하기 위한 사시도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 (A) 평면도 (B) 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 (A) 평면도 (B) 단면도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7은 본 발명을 설명하기 위한 (A) 단면도 (B) 평면도.
도 8은 본 발명을 설명하기 위한 (A) 단면도 (B) 평면도.
도 9는 본 발명을 설명하기 위한 평면도.
도 10은 종래 예를 설명하기 위한 단면도.
도 11은 종래 예를 설명하기 위한 평면도.
도 12는 종래 예를 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
21 : 기판
31a∼31d : 외부 전극
33 : 반도체 칩
35 : 수지층
50 : 프린트 기판
52 : 땜납
이하에 본 발명의 실시 형태를 상세히 설명한다.
제1 공정:
우선, 도 1에 도시한 바와 같은, 1개의 반도체 장치에 대응하는 탑재부(20)를 여러개, 예를 들면 100개를 종횡으로 배치한, 대판(大判)의 기판(21)을 준비한다. 기판(21)은, 세라믹이나 유리 에폭시 등으로 이루어지는 절연 기판이고, 이들이 1장 혹은 여러장 중첩되어, 합계의 판두께가 250∼350㎛로 제조 공정에서의 기계적 강도를 유지할 수 있는 판두께를 갖고 있다. 이하는, 제1 절연 기판(22: 판두께 : 약100㎛) 상에 제2 절연 기판(23: 판두께: 약 200㎛)을 중첩시켜서, 대판의 공통 기판을 형성한 예를 설명한다.
대판 기판(21)의 각 탑재부(20)의 표면에는, 텅스텐 등의 금속 페이스트의 인쇄와, 금의 전해 도금에 의한 도전 패턴이 형성되어 있다. 이들은, 각각 금속 페이스트의 인쇄를 종료한 제1과 제2 절연 기판(22, 23)을 접합시켜서, 소성하고, 그리고 전해 도금법에 따라서 금속 페이스트 상에 금도금층을 형성함으로써 얻어진다.
도 2의 (A)는 제1 절연 기판(22)의 표면에 형성한 도전 패턴을 나타낸 평면도, 도 2의 (B)는 제1 절연 기판(22)의 이면측에 형성한 도전 패턴을 나타낸 평면도이다.
점선으로 둘러싼 각 탑재부(20)는, 예를 들면 긴변×짧은 변이 1.0㎜×0.8㎜의 구형 형상을 갖고 있고, 이들은 상호 20∼50㎛의 간격을 이격하여 종횡으로 배치되어 있다. 상기 간격은 후의 공정에서의 다이싱 라인(24)으로 된다. 도전 패턴은, 각 탑재부(20) 내에서 아일런드부(25)와 리드부(26)를 형성하고, 이들 패턴은 각 탑재부(20) 내에서 동일 형상이다. 아일런드부(25)는 반도체칩을 탑재하는 개소이고, 리드부(26)는 반도체칩의 전극 패드와 와이어 접속하는 개소이다. 아일런드부(25)로부터는 2개의 제1 연결부(27)가 연속한 패턴으로 연장된다. 이들 선폭은 아일런드부(25)보다도 좁은 선폭으로, 예를 들면 0.5㎜의 선폭으로 연장한다. 제1 연결부(27)는 다이싱 라인(24)을 넘어 이웃하는 탑재부(20)의 리드부(26)로 연결할 때까지 연장한다. 또한, 리드부(26)로부터는 각각 제2 연결부(28)가, 제1 연결부(27)와는 직행하는 방향으로 연장하고, 다이싱 라인(24)을 넘어 이웃하는 탑재부(20)의 리드부(24)에 연결할 때까지 연장한다. 제2 연결부(28)는 또한, 탑재부(20) 주위를 둘러싸는 공통 연결부(29)에 연결한다. 이와 같이 제1과 제2 연결부(27, 28)가 연장함으로써, 각 탑재부(20)의 아일런드부(25)와 리드부(26)를 전기적으로 공통 접속한다.
도 2의 (B)를 참조하여, 제1 절연 기판(22)에는, 각 탑재부(20)마다 관통 구멍(30)이 설치되어 있다. 관통 구멍(30)의 내부는 텅스텐 등의 도전 재료에 의해 매립되어 있다. 그리고, 각 관통 구멍(30)에 대응하여, 이면측에 외부 전극(31a, 31b, 31c, 31d)을 형성한다. 이들 외부 전극(31a, 31b, 31c, 31d)은 탑재부(20)의 끝으로부터 0.05∼0.1㎜ 정도 후퇴된 패턴으로 형성되어 있다. 전기적으로는, 각 관통 구멍(30)을 통해 공통 연결부(29)에 접속된다.
도 3의 (A)는 제2 절연 기판(23)을 접합시킨 상태를 나타낸 평면도, 도 3의 (B)는 동일하게 단면도이다.
제2 절연 기판(23)에는 아일런드부(25)의 상부를 형성하는 개구부(40)가 설치되고, 리드부(26)에 대응하는 개소에는 동일하게 리드부(32a, 32b)가 설치된다. 제2 절연 기판(23)의 리드부(32a, 32b)의 아래에는 관통 구멍(33)이 설치되고, 각각이 제1 절연 기판(22) 표면의 리드부(26)에 전기 접속한다. 따라서, 리드부(32a, 32b)는 각각 외부 전극(31c, 31d)에 전기 접속된다.
이들 리드부(32a, 32b)도 또한, 각 탑재부(20)의 끝으로부터는 0.05∼0.1㎜ 정도 후퇴된 패턴으로 형성되어 있다. 즉, 다이싱 라인(24)을 횡단하는 것은 선폭이 좁은 제1과 제2 연결부(27, 28)만이다.
그리고, 제1과 제2 절연 기판(22, 23)을 접합시킨 상태로, 도전 패턴을 한쪽의 전극으로 하는 전해 도금에 의해, 도전 패턴 상에 금도금층을 형성한다. 각 도전 패턴은 공통 연결부(29)에 의해 전기 접속되어 있으므로, 전해 도금 수법을 이용하는 것이 가능해진다. 단 제1과 제2 절연 기판(22, 23)의 접합면에는 형성되지 않는다.
제2공정 : 도 4의 (A) 참조
이와 같이 금도금층(34)을 형성한 기판(21)의 각 탑재부(20)마다, 반도체칩(33)을 다이본드, 와이어 본드한다. 반도체칩(33)은 아일런드부(25) 표면에 Ag 페이스트 등의 접착제에 의해 고정하고, 반도체칩(33)의 전극 패드와 리드부(32a, 32b)를 각각 와이어(34)로 접속한다. 반도체칩(33)으로서는, 바이폴라 트랜지스터, 파워 MOSFET 등의 3단자의 능동 소자를 형성하고 있다. 바이폴라 소자를 탑재한 경우에는, 아일런드부(25)에 접속된 외부 전극(31a, 31b)가 콜렉터 단자이며, 리드부(32a, 32b)에 각각 접속된 외부 전극(31c, 31d)이 베이스·에미터 전극이 된다.
제3 공정 : 도 4의 (B) 참조
기판(21)의 상측으로 이송한 디스펜서(도시하지 않음)로부터 소정량의 에폭시계 액체 수지를 적하(포팅)하고, 모든 반도체칩(33)을 공통의 수지층(35)으로 피복한다. 예를 들면 한장의 기판(21)에 100개의 반도체칩(33)을 탑재한 경우에는, 100개 모든 반도체칩(33)을 일괄하여 피복한다. 상기 액체 수지로서 예를 들면 CV576AN(마쓰시타 전공 제조)를 이용하였다. 적하한 액체 수지는 비교적 점성이 높고, 표면 장력을 갖고 있으므로, 그 표면이 만곡한다.
제4공정 : 도 4의 (C) 참조
수지층(35)의 만곡한 표면을, 평탄면에 가공한다. 가공하기 위해서는, 수지가 경화하기 전에 평탄한 성형 부재를 눌러 평탄면에 가공하는 수법과, 적하한 수지층(35)을 100∼200도, 수시간의 열처리(경화)로 경화시킨 후에, 만곡면을 연삭함으로써 평탄면에 가공하는 수법이 생각된다. 연삭에는 다이싱 장치를 이용하여, 다이싱 블레이드에 의해 수지층(35)의 표면이 기판(21)으로부터 일정한 높이로 갖추어지도록, 수지층(35) 표면을 깎는다. 이 공정에서는, 수지층(35)의 막 두께를 0.3∼1.0㎜로 성형한다. 평탄면은, 적어도 가장 외측에 위치하는 반도체칩(33)을 개별 반도체 장치로 분리할 때에, 규격화한 패키지 사이즈의 수지 외형을 구성할 수 있도록, 그 단부까지 확장한다. 상기 블레이드에는 여러가지 판두께의 것이 준비되어 있고, 비교적 두꺼운 블레이드를 이용하여, 절삭을 복수회 반복함으로써 전체를 평탄면에 형성한다.
제5 공정 : 도 4의 (D) 참조
다음에, 탑재부(20)마다 수지층(35)을 절단하여 각각의 반도체 장치로 분리한다. 절단에는 다이싱 장치를 이용하여, 다이싱 블레이드(36)에 의해 다이싱 라인(24)에 따라서 수지층(35)과 기판(21)을 동시에 절단함으로써, 탑재부(20)마다 분할한 반도체 장치를 형성한다. 다이싱 공정에 있어서는 기판(21)의 이면측에 블루 시트(예를 들면, 상품명 UV시트, 린텍 주식회사 제조)를 접착하고, 상기 다이싱 블레이드가 블루 시트의 표면에 도달하는 절삭 깊이로 절단한다. 이 때에는, 기판(21)의 표면에 미리 형성한 위치 정렬 마크를 다이싱 장치측에서 자동 인식하고, 이것을 위치 기준으로서 이용하여 다이싱한다.
도 5는, 상술한 공정에 따라 형성된 각 반도체 장치(33)를 나타낸 도면이다. (A)가 평면도, (B)가 단면도, (C)가 이면도이다.
패키지의 주위(4) 측면은, 수지층(35)과 기판(21)의 절단면에서 형성되고, 패키지의 상면은 평탄화한 수지층(30)의 표면에서 형성되고, 패키지의 하면은 제1 절연 기판(22)의 이면측에서 형성된다.
제2 절연 기판(23)은, 제1 절연 기판(22)의 아일런드부(25)에 대해 높이의 차를 부여한다. 이 높이의 차가, 와이어 본드 시의 본딩 특성을 개선한다. 또한, 제2 절연 기판(23)의 판 두께가, 제조 공정에서의 기계적 강도를 유지하는 역할을 한다. 단 제2 절연 기판(23)이 반도체칩(33)의 전체 둘레를 둘러싸면 패키지 사이즈가 대형화하므로, 패키지의 1 측변에 따르도록 일부에 설치하고 있다. 이것에 따라, 아일런드부(25)는 패키지의 중심이 아니라 좌우 어느쪽이든 1 한쪽에 편재한 위치에 형성되고, 리드부(32a, 32b)는 그 반대측의 편재한 위치에 형성되어 있다.
이 반도체 장치는, 세로×가로×높이가, 예를 들면, 1.0㎜×0. 6㎜×0. 5㎜와 같은 크기를 갖고 있다. 제1 절연 기판(22) 상에는 0.5㎜ 정도의 수지층(35)이 피복하여 반도체칩(33)을 밀봉하고 있다. 반도체칩(33)은 약 150㎛ 정도의 두께를 갖는다. 본딩 와이어(34)는, 가장 높은 개소에서 반도체칩(33)의 표면으로부터 약 150㎛의 높이까지 상승한 루프를 그린다. 아일런드부(25)와 리드부(32a, 32b)는 패키지의 단부면으로부터 후퇴되어 있고, 제1과 제2 접속부(27, 28)의 절단 부분만이 패키지 측면에 노출한다.
도 6에, 외부 전극(31a∼31d)의 상세한 패턴을 나타내었다. 이들은 제1 절연 기판(22)의 이면측의 4코너에, 0.2×0.3㎜ 정도의 크기로 배치되어 있고, 패키지 외형의 중심선(41)에 대해 좌우(상하) 대칭 형상이 되도록 배치되고, 또 중심선(41)에 직행하는 중심선(42)에 대해서도, 좌우(상하) 대칭이 되는 패턴으로 배치되어 있다. 즉, 중심선(33)에 대해 거리 t2, t3, t4는 등거리이고, 중심선(34)에 대해 거리 t4, t5는 등거리이다. 이와 같은 대칭 배치에서는 전극의 극성 판별이 곤란하게 되므로, 수지층(35)의 표면측에 오목부를 형성하거나 인쇄하는 등으로, 극성을 표시하는 마크를 각인하는 것이 바람직하다.
또한, 각 외부 전극(31a∼31d)의 끝은, 패키지의 끝으로부터는 0.05㎜ 정도(도시 t1) 후퇴되어 있다. 금 도금층을 다이싱 블레이드로 절단하는 것은 비교적 폐해가 생기는 일이 많아, 이와 같이 각 영역을 다이싱 라인으로부터 후퇴시키고 또한 필요 최소 한도의 배선으로 전기 접속함으로써, 다이싱 블레이드에 접하는 금도금층을 극력 적게 할 수 있다.
이러한 수법에 의해 형성한 반도체 장치는, 다수개의 소자를 통합하여 수지로 패키징하므로, 개개로 패키징하는 경우에 비교하여, 불필요한 수지 재료를 적게 할 수 있어, 재료비의 저감으로 이어진다. 또한, 리드 프레임을 이용하지 않으므로, 종래의 트랜스퍼 몰드 수법에 비교하여, 패키지 외형을 대폭 소형화할 수 있다. 또한, 외부 접속용의 단자가 기판(21)의 이면에 형성되고, 패키지의 외형으로부터 돌출하지 않으므로, 장치의 실장 면적을 대폭 소형화할 수 있는 것이다.
도 7의 (A) (B)에, 이러한 반도체 장치를 실장한 상태를 나타내었다. 프린트 기판(50) 상에는 외부 전극(31)과 접속하여야 할 프린트 배선(51)이, 외부 전극(31)의 형상과 치수에 합치하는 패턴으로 형성되어 있고, 프린트 배선(51)과 외부 전극(31)을 대향 위치 정렬하여, 땜납(52)에 의해 접착한다. 이 때, 외형 치수가 매우 작고 경량이므로, 용융 땜납의 표면 장력에 의해 패키지가 원하는 위치로부터 어긋날 가능성이 생기는, 예를 들면, 도 8의 (A)에 도시한 바와 같이 패키지가 직립하는 맨하탄 현상이나, 도 8의 (B)에 도시한 바와 같이 패키지가 각도 θ로 회전하는 θ 어긋남 등의 폐해이다. 맨하탄 현상은, 용융 땜납이 패키지의 측면까지를 둘러쌀 때에 발생하기 쉽고, θ 어긋남은 전극 배치가 비대칭일 때에 생기기 쉬운 것이 명백해졌다. 본 발명의 외부 전극(31a∼31d)은, 제1 절연 기판(22)의 이면 표면에 위치하고, 측면에는 노출하고 있지 않으므로, 맨하탄 현상의 발생이 적다. 또한, 외부 전극(31)을 좌우 대칭이 되도록 배치함으로써, 용융 땜납의 장력이 중심(중심선 41, 42의 교점)으로부터 사방 팔방으로 균등하게 가해지므로, θ 어긋남의 발생도 억제할 수 있다.
또한, 상기 실시예는 3단자 소자를 밀봉하여 4개의 외부 전극을 형성한 예로 설명하였지만, 도 9의 (A) (B)에 도시한 바와 같이, 6개, 8개를 배치할 때도 마찬가지로 하여 실시할 수 있다.
이상으로 설명한 바와 같이, 본 발명에 따르면, 리드 프레임을 이용한 반도체 장치보다도 더욱 소형화할 수 있는 패키지 구조를 제공할 수 있는 이점을 갖는다. 이 때, 리드 단자가 돌출하지 않은 구조이므로, 실장할 때의 점유 면적을 저감하여, 고밀도 실장을 실현할 수 있다.
또한, 캐비티를 구성하기 위한 금형(3A, 3B)이 불필요하므로, 대폭적인 비용절감이 가능한 이점을 갖는다.
그리고, 외부 전극(31a∼31d)을 좌우 대칭 형태의 배치로 함으로써, 이러한 소형 패키지를 실장할 때의 폐해를 방지할 수 있는 이점도 갖는다.

Claims (4)

  1. 복수의 탑재부를 갖는 절연 기판을 준비하여, 상기 탑재부의 각각에 반도체칩을 고착하고, 상기 절연 기판 위를 수지층으로 피복하고, 상기 탑재부마다 분리하여 개개의 반도체 장치를 제조하는 반도체 장치의 제조 방법에 있어서,
    상기 절연 기판의 이면 표면에 복수의 외부 전극을 형성하고,
    상기 외부 전극을 상기 절연 기판의 중심선에 대해 좌우 대칭 형상이 되도록 배치한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 외부 전극의 단부가 상기 절연 기판의 끝으로부터는 후퇴되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체칩이 3단자 소자이고, 상기 외부 전극을 4개 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 수지층의 표면에 상기 외부 전극의 극성을 표시하는 극성 표시 마크를 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
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